JP3415248B2 - セルフリフレッシュ回路、半導体記憶装置及びセルフリフレッシュ方法 - Google Patents
セルフリフレッシュ回路、半導体記憶装置及びセルフリフレッシュ方法Info
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- JP3415248B2 JP3415248B2 JP02565394A JP2565394A JP3415248B2 JP 3415248 B2 JP3415248 B2 JP 3415248B2 JP 02565394 A JP02565394 A JP 02565394A JP 2565394 A JP2565394 A JP 2565394A JP 3415248 B2 JP3415248 B2 JP 3415248B2
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- signal
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Description
【０００１】
【産業上の利用分野】本発明はセルフリフレッシュ回
路、半導体記憶装置及びセルフリフレッシュ方法に係
り、詳しくはダイナミック・ランダム・アクセス・メモ
リ（以下、ＤＲＡＭという）のセルフリフレッシュに関
する。
路、半導体記憶装置及びセルフリフレッシュ方法に係
り、詳しくはダイナミック・ランダム・アクセス・メモ
リ（以下、ＤＲＡＭという）のセルフリフレッシュに関
する。
【０００２】近年の半導体技術の進歩により、ＤＲＡＭ
の記憶容量は益々増大し、ＤＲＡＭ自体の消費電流も増
大しつつある。しかし、市場の要求はより消費電流の少
ないものへと傾いている。この市場要求を満たすため、
必要以上に回路を動作させることを避け、消費電流を少
なくする必要がある。特に、ＤＲＡＭを使用したシステ
ムでは、システムが動作していないとき、バックアップ
用のバッテリ電源によりメモリセルのセルフリフレッシ
ュが行われる。このセルフリフレッシュ時の消費電流を
少なくする必要がある。
の記憶容量は益々増大し、ＤＲＡＭ自体の消費電流も増
大しつつある。しかし、市場の要求はより消費電流の少
ないものへと傾いている。この市場要求を満たすため、
必要以上に回路を動作させることを避け、消費電流を少
なくする必要がある。特に、ＤＲＡＭを使用したシステ
ムでは、システムが動作していないとき、バックアップ
用のバッテリ電源によりメモリセルのセルフリフレッシ
ュが行われる。このセルフリフレッシュ時の消費電流を
少なくする必要がある。
【０００３】
【従来の技術】図４には従来のＤＲＡＭの一例が示され
ている。このＤＲＡＭ１は複数のメモリセルアレイＳａ
１〜Ｓａｎ、ロウアドレスバッファ・プリデコーダ５、
コラムアドレスバッファ・プリデコーダ６及びセルフリ
フレッシュ回路７を備えている。各セルアレイＳａ１〜
Ｓａｎは多数のメモリセルよりなる。各セルアレイＳＡ
1 〜ＳＡn へのデータの書き込み又は読み出しは１ビッ
ト単位で同時に行われる。従って、ＤＲＡＭ１にはｎビ
ットのデータがパラレルで書き込まれる。また、ＤＲＡ
Ｍ１からはｎビットのデータがパラレルで読み出され
る。
ている。このＤＲＡＭ１は複数のメモリセルアレイＳａ
１〜Ｓａｎ、ロウアドレスバッファ・プリデコーダ５、
コラムアドレスバッファ・プリデコーダ６及びセルフリ
フレッシュ回路７を備えている。各セルアレイＳａ１〜
Ｓａｎは多数のメモリセルよりなる。各セルアレイＳＡ
1 〜ＳＡn へのデータの書き込み又は読み出しは１ビッ
ト単位で同時に行われる。従って、ＤＲＡＭ１にはｎビ
ットのデータがパラレルで書き込まれる。また、ＤＲＡ
Ｍ１からはｎビットのデータがパラレルで読み出され
る。
【０００４】ＤＲＡＭ１にはシステム電源から高電位及
び低電位電源ＶDD，ＶSSが供給され、ＤＲＡＭ１は両電
源ＶDD及びＶSSに基づいて動作する。また、ＤＲＡＭ１
には前記システム電源と並列にバックアップ用のバッテ
リ（図示略）が接続されている。システム電源が遮断さ
れると、バッテリからＤＲＡＭ１に電源ＶDD，ＶSSが供
給され、ＤＲＡＭ１はこの電源ＶDD，ＶSSに基づいて動
作する。
び低電位電源ＶDD，ＶSSが供給され、ＤＲＡＭ１は両電
源ＶDD及びＶSSに基づいて動作する。また、ＤＲＡＭ１
には前記システム電源と並列にバックアップ用のバッテ
リ（図示略）が接続されている。システム電源が遮断さ
れると、バッテリからＤＲＡＭ１に電源ＶDD，ＶSSが供
給され、ＤＲＡＭ１はこの電源ＶDD，ＶSSに基づいて動
作する。
【０００５】ＤＲＡＭ１には図示しない制御装置からア
ドレス信号ＡＤＤ、ロウアドレスストローブ信号（以
下、単にロウ信号という）バーＲＡＳ及びコラムアドレ
スストローブ信号（以下、単にコラム信号という）バー
ＣＡＳが入力される。システム電源が遮断された後、コ
ラム信号バーＣＡＳ及びロウ信号バーＲＡＳが所定のタ
イミングで入力されると、リフレッシュ回路７によって
セルアレイＳａ１〜Ｓａｎのメモリセルのセルフリフレ
ッシュが行われる。
ドレス信号ＡＤＤ、ロウアドレスストローブ信号（以
下、単にロウ信号という）バーＲＡＳ及びコラムアドレ
スストローブ信号（以下、単にコラム信号という）バー
ＣＡＳが入力される。システム電源が遮断された後、コ
ラム信号バーＣＡＳ及びロウ信号バーＲＡＳが所定のタ
イミングで入力されると、リフレッシュ回路７によって
セルアレイＳａ１〜Ｓａｎのメモリセルのセルフリフレ
ッシュが行われる。
【０００６】セルアレイＳＡ1 〜ＳＡn にはロウデコー
ダ２、センスアンプ３及びコラムデコーダ４がそれぞれ
設けられている。各デコーダ２はバッファ・プリデコー
ダ５に接続されている。各デコーダ４はバッファ・プリ
デコーダ６に接続されている。バッファ・プリデコーダ
６には前記アドレス信号ＡＤＤにおけるコラムアドレス
信号ＣＡが入力されるとともに、コラム信号バーＣＡＳ
が入力される。バッファ・プリデコーダ６はアドレス信
号ＣＡに基づいたプリデコード信号ＤＣＡを各デコーダ
４に出力する。
ダ２、センスアンプ３及びコラムデコーダ４がそれぞれ
設けられている。各デコーダ２はバッファ・プリデコー
ダ５に接続されている。各デコーダ４はバッファ・プリ
デコーダ６に接続されている。バッファ・プリデコーダ
６には前記アドレス信号ＡＤＤにおけるコラムアドレス
信号ＣＡが入力されるとともに、コラム信号バーＣＡＳ
が入力される。バッファ・プリデコーダ６はアドレス信
号ＣＡに基づいたプリデコード信号ＤＣＡを各デコーダ
４に出力する。
【０００７】リフレッシュ回路７は、ＣＢＲ検出回路
８、マルチプレクサ（以下、ＭＰＸという）９，１０、
セルフリフレッシュモード検出回路１１、セルフリフレ
ッシュ用オシレータ１２、ＣＢＲ用カウンタ１３及びセ
ルフリフレッシュ用のオシレータ電源回路１４により構
成されている。
８、マルチプレクサ（以下、ＭＰＸという）９，１０、
セルフリフレッシュモード検出回路１１、セルフリフレ
ッシュ用オシレータ１２、ＣＢＲ用カウンタ１３及びセ
ルフリフレッシュ用のオシレータ電源回路１４により構
成されている。
【０００８】ＭＰＸ９にはロウ信号バーＲＡＳが入力さ
れる。ＭＰＸ９は前記バッファ・プリデコーダ５に接続
されている。ＭＰＸ１０には前記コラム信号バーＣＡＳ
が入力される。モード検出回路１１及びＣＢＲ検出回路
８にはロウ信号バーＲＡＳ及びコラム信号バーＣＡＳが
入力される。オシレータ１２には電源回路１４が接続さ
れている。
れる。ＭＰＸ９は前記バッファ・プリデコーダ５に接続
されている。ＭＰＸ１０には前記コラム信号バーＣＡＳ
が入力される。モード検出回路１１及びＣＢＲ検出回路
８にはロウ信号バーＲＡＳ及びコラム信号バーＣＡＳが
入力される。オシレータ１２には電源回路１４が接続さ
れている。
【０００９】電源回路１４は図５に示すようにＰＭＯＳ
トランジスタ１５及び複数のＮＭＯＳトランジスタ１６
からなる。トランジスタ１５及び複数のトランジスタ１
６は電源ＶDD及びＶSS間に直列に接続されている。トラ
ンジスタ１５のゲートには電源ＶSSが印加され、各トラ
ンジスタ１６のゲートはそのドレインに接続されてい
る。電源回路１４はトランジスタ１５のドレインから電
源ＶDDに基づくオシレータ電源Ｖosc0をオシレータ１２
に出力する。従って、図６に示すように、電源ＶDDが立
ち上がると、電源回路１４のトランジスタ１５，１６が
オンし、オシレータ電源Ｖosc0がほぼ同時に立ち上が
る。
トランジスタ１５及び複数のＮＭＯＳトランジスタ１６
からなる。トランジスタ１５及び複数のトランジスタ１
６は電源ＶDD及びＶSS間に直列に接続されている。トラ
ンジスタ１５のゲートには電源ＶSSが印加され、各トラ
ンジスタ１６のゲートはそのドレインに接続されてい
る。電源回路１４はトランジスタ１５のドレインから電
源ＶDDに基づくオシレータ電源Ｖosc0をオシレータ１２
に出力する。従って、図６に示すように、電源ＶDDが立
ち上がると、電源回路１４のトランジスタ１５，１６が
オンし、オシレータ電源Ｖosc0がほぼ同時に立ち上が
る。
【００１０】さて、ＤＲＡＭ１にシステム電源が供給さ
れた状態において、データの読み出しを行うべく、所定
のタイミングでロウ信号バーＲＡＳ及びコラム信号バー
ＣＡＳがＤＲＡＭ１に入力される。この後、アドレス信
号ＡＤＤがＤＲＡＭ１に入力される。すると、ＭＰＸ１
０はアドレス信号ＡＤＤのロウアドレス信号ＲＡを内部
ロウアドレス信号ＩＲＡとしてバッファ・プリデコーダ
５に出力する。
れた状態において、データの読み出しを行うべく、所定
のタイミングでロウ信号バーＲＡＳ及びコラム信号バー
ＣＡＳがＤＲＡＭ１に入力される。この後、アドレス信
号ＡＤＤがＤＲＡＭ１に入力される。すると、ＭＰＸ１
０はアドレス信号ＡＤＤのロウアドレス信号ＲＡを内部
ロウアドレス信号ＩＲＡとしてバッファ・プリデコーダ
５に出力する。
【００１１】バッファ・プリデコーダ５はアドレス信号
ＩＲＡをプリデコード信号ＤＲＡにデコードし、デコー
ド信号ＤＲＡを各デコーダ２に出力する。各デコーダ２
はデコード信号ＤＲＡを選択信号にデコードしその選択
信号に基づいて各セルアレイＳＡ1 〜ＳＡn の所定のワ
ード線を選択する。
ＩＲＡをプリデコード信号ＤＲＡにデコードし、デコー
ド信号ＤＲＡを各デコーダ２に出力する。各デコーダ２
はデコード信号ＤＲＡを選択信号にデコードしその選択
信号に基づいて各セルアレイＳＡ1 〜ＳＡn の所定のワ
ード線を選択する。
【００１２】一方、バッファ・プリデコーダ６はアドレ
ス信号ＡＤＤのコラムアドレス信号ＣＡをプリデコード
信号ＤＣＡにデコードし、デコード信号ＤＣＡを各デコ
ーダ４に出力する。各デコーダ４はプリデコード信号Ｄ
ＣＡを選択信号にデコードしその選択信号に基づいて各
セルアレイＳＡ1 〜ＳＡn の所定のビット線対を選択す
る。
ス信号ＡＤＤのコラムアドレス信号ＣＡをプリデコード
信号ＤＣＡにデコードし、デコード信号ＤＣＡを各デコ
ーダ４に出力する。各デコーダ４はプリデコード信号Ｄ
ＣＡを選択信号にデコードしその選択信号に基づいて各
セルアレイＳＡ1 〜ＳＡn の所定のビット線対を選択す
る。
【００１３】その結果、各セルアレイＳＡ1 〜ＳＡn で
は、選択されたワード線及びビット線対に接続されてい
るセルが選択される。選択されたセルのデータは対応す
るビット線対を介して読み出される。読み出されたデー
タは各センスアンプ３によって増幅され、図示しない出
力回路に転送される。
は、選択されたワード線及びビット線対に接続されてい
るセルが選択される。選択されたセルのデータは対応す
るビット線対を介して読み出される。読み出されたデー
タは各センスアンプ３によって増幅され、図示しない出
力回路に転送される。
【００１４】さらに、ＤＲＡＭ１にシステム電源が供給
された状態において、ＣＢＲ検出回路８に所定のタイミ
ングでロウ信号バーＲＡＳ及びコラム信号バーＣＡＳが
入力されると、セルアレイＳａ１〜Ｓａｎの通常のリフ
レッシュが行われる。
された状態において、ＣＢＲ検出回路８に所定のタイミ
ングでロウ信号バーＲＡＳ及びコラム信号バーＣＡＳが
入力されると、セルアレイＳａ１〜Ｓａｎの通常のリフ
レッシュが行われる。
【００１５】また、図６に示すように、システム電源に
よって電源ＶDDが立ち上がると、オシレータ電源Ｖosc0
はほぼ同時に立ち上がっている。システム電源が遮断さ
れると、ＤＲＡＭ１への電源ＶDDの供給は前記バッテリ
によって行われ、電源ＶDDは立ち上がった状態に保持さ
れる。そのため、オシレータ電源Ｖosc0も立ち上がった
状態に保持される。
よって電源ＶDDが立ち上がると、オシレータ電源Ｖosc0
はほぼ同時に立ち上がっている。システム電源が遮断さ
れると、ＤＲＡＭ１への電源ＶDDの供給は前記バッテリ
によって行われ、電源ＶDDは立ち上がった状態に保持さ
れる。そのため、オシレータ電源Ｖosc0も立ち上がった
状態に保持される。
【００１６】この後、コラム信号バーＣＡＳが立ち下が
ってからロウ信号バーＲＡＳが立ち下がると、モード検
出回路１１は内部のクロック信号ＣＬＫに基づいて経過
時間を計測する。信号バーＣＡＳ及びバーＲＡＳがロー
レベルのまま１００μｓｅｃ経過すると、モード検出回
路１１はセルフリフレッシュを行うべく、Ｈレベルとな
る検出信号ＲＥをＣＢＲ検出回路８、オシレータ１２及
びＭＰＸ９に出力する。
ってからロウ信号バーＲＡＳが立ち下がると、モード検
出回路１１は内部のクロック信号ＣＬＫに基づいて経過
時間を計測する。信号バーＣＡＳ及びバーＲＡＳがロー
レベルのまま１００μｓｅｃ経過すると、モード検出回
路１１はセルフリフレッシュを行うべく、Ｈレベルとな
る検出信号ＲＥをＣＢＲ検出回路８、オシレータ１２及
びＭＰＸ９に出力する。
【００１７】オシレータ１２はＨレベルの検出信号ＲＥ
が入力されると活性化され、オシレータ電源Ｖosc0に基
づいて内部アドレスを発生させるための所定周波数のク
ロック信号ＡＤＤＣＬＫを出力する。ＭＰＸ９はクロッ
ク信号ＡＤＤＣＬＫを入力し、内部信号バーＲＡＳ１と
してバッファ・プリデコーダ５及びＣＢＲ検出回路８に
出力する。
が入力されると活性化され、オシレータ電源Ｖosc0に基
づいて内部アドレスを発生させるための所定周波数のク
ロック信号ＡＤＤＣＬＫを出力する。ＭＰＸ９はクロッ
ク信号ＡＤＤＣＬＫを入力し、内部信号バーＲＡＳ１と
してバッファ・プリデコーダ５及びＣＢＲ検出回路８に
出力する。
【００１８】そして、内部信号バーＲＡＳ１の立ち下が
りがバッファ・プリデコーダ５に入力されると、バッフ
ァ・プリデコーダ５が活性化される。一方、内部信号バ
ーＲＡＳ１の立ち下がりがＣＢＲ検出回路８に入力され
ると、ＣＢＲ検出回路８はカウントアップ信号ＣＥをカ
ウンタ１３に出力する。
りがバッファ・プリデコーダ５に入力されると、バッフ
ァ・プリデコーダ５が活性化される。一方、内部信号バ
ーＲＡＳ１の立ち下がりがＣＢＲ検出回路８に入力され
ると、ＣＢＲ検出回路８はカウントアップ信号ＣＥをカ
ウンタ１３に出力する。
【００１９】カウンタ１３はカウントアップ信号ＣＥに
基づいてアドレスをアップカウントし、カウント値ＣＶ
をＭＰＸ１０に出力する。ＭＰＸ１０はカウント値ＣＶ
をアドレス信号ＩＲＡとしてバッファ・プリデコーダ５
に出力する。
基づいてアドレスをアップカウントし、カウント値ＣＶ
をＭＰＸ１０に出力する。ＭＰＸ１０はカウント値ＣＶ
をアドレス信号ＩＲＡとしてバッファ・プリデコーダ５
に出力する。
【００２０】すると、バッファ・プリデコーダ５はアド
レス信号ＩＲＡに基づくプリデコード信号ＤＲＡを各デ
コーダ２に出力する。各デコーダ２はデコード信号ＤＲ
Ａを選択信号にデコードしその選択信号に基づいて各セ
ルアレイＳＡ1 〜ＳＡn の所定のワード線を選択する。
選択されたワード線に接続されるセルのデータはセンス
・アンプ３によって増幅され、そのデータは再びセルに
書き込まれる。尚、バッファ・プリデコーダ５は内部信
号バーＲＡＳ１の立ち上がりが入力されると非活性化さ
れる。
レス信号ＩＲＡに基づくプリデコード信号ＤＲＡを各デ
コーダ２に出力する。各デコーダ２はデコード信号ＤＲ
Ａを選択信号にデコードしその選択信号に基づいて各セ
ルアレイＳＡ1 〜ＳＡn の所定のワード線を選択する。
選択されたワード線に接続されるセルのデータはセンス
・アンプ３によって増幅され、そのデータは再びセルに
書き込まれる。尚、バッファ・プリデコーダ５は内部信
号バーＲＡＳ１の立ち上がりが入力されると非活性化さ
れる。
【００２１】そして、再び内部信号バーＲＡＳ１の立ち
下がりがバッファ・プリデコーダ５及びＣＢＲ検出回路
８に入力されると、バッファ・プリデコーダ５が活性化
される。また、ＣＢＲ検出回路８はカウントアップ信号
ＣＥをＣＢＲ用カウンタ１３に出力する。そのため、Ｃ
ＢＲ用カウンタ１３はアドレスを更にアップカウント
し、そのカウント値ＣＶをＭＰＸ１０を介してアドレス
信号ＩＲＡとしてバッファ・プリデコーダ５に出力す
る。
下がりがバッファ・プリデコーダ５及びＣＢＲ検出回路
８に入力されると、バッファ・プリデコーダ５が活性化
される。また、ＣＢＲ検出回路８はカウントアップ信号
ＣＥをＣＢＲ用カウンタ１３に出力する。そのため、Ｃ
ＢＲ用カウンタ１３はアドレスを更にアップカウント
し、そのカウント値ＣＶをＭＰＸ１０を介してアドレス
信号ＩＲＡとしてバッファ・プリデコーダ５に出力す
る。
【００２２】すると、バッファ・プリデコーダ５はアド
レス信号ＩＲＡに基づいたプリデコード信号ＤＲＡを各
デコーダ２に出力する。各デコーダ２はプリデコード信
号ＤＲＡを選択信号にデコードしその選択信号に基づい
て各セルアレイＳＡ1 〜ＳＡn の所定のワード線を選択
する。選択されたワード線に接続されるセルのデータは
センスアンプ３によって増幅され、そのデータは再びセ
ルに書き込まれる。
レス信号ＩＲＡに基づいたプリデコード信号ＤＲＡを各
デコーダ２に出力する。各デコーダ２はプリデコード信
号ＤＲＡを選択信号にデコードしその選択信号に基づい
て各セルアレイＳＡ1 〜ＳＡn の所定のワード線を選択
する。選択されたワード線に接続されるセルのデータは
センスアンプ３によって増幅され、そのデータは再びセ
ルに書き込まれる。
【００２３】以下、オシレータ１２から出力される内部
信号バーＩＲＡＳの立ち下がり毎に、前記と同様にして
各セルアレイＳａ１〜Ｓａｎの異なるワード線が順次選
択され、その選択されたワード線に接続されたセルのセ
ルフリフレッシュが行われる。
信号バーＩＲＡＳの立ち下がり毎に、前記と同様にして
各セルアレイＳａ１〜Ｓａｎの異なるワード線が順次選
択され、その選択されたワード線に接続されたセルのセ
ルフリフレッシュが行われる。
【００２４】そして、電源回路１４は電源ＶDDに基づい
て所定のレベルのオシレータ電源Ｖosc0を出力するまで
に、所定の時間を要する。オシレータ電源Ｖosc0が所定
のレベルに達する以前に検出信号ＲＥが入力されると、
クロック信号ＡＤＤＣＬＫの周波数が所定の周波数より
も低くなってしまう。そのため、電源ＶDDがＨレベルで
あると、すべてのトランジスタ１５，１６がオンし、常
時オシレータ電源Ｖosc0を出力する。トランジスタ１
５，１６のオンに基づいて電源ＶDD，ＶSS間には常時電
流が流れ、電流が消費される。
て所定のレベルのオシレータ電源Ｖosc0を出力するまで
に、所定の時間を要する。オシレータ電源Ｖosc0が所定
のレベルに達する以前に検出信号ＲＥが入力されると、
クロック信号ＡＤＤＣＬＫの周波数が所定の周波数より
も低くなってしまう。そのため、電源ＶDDがＨレベルで
あると、すべてのトランジスタ１５，１６がオンし、常
時オシレータ電源Ｖosc0を出力する。トランジスタ１
５，１６のオンに基づいて電源ＶDD，ＶSS間には常時電
流が流れ、電流が消費される。
【００２５】
【発明が解決しようとする課題】従って、上記ＤＲＡＭ
１ではセルアレイＳａ１〜Ｓａｎをセルフリフレッシュ
しない場合にも電源回路１４が電流を消費し、消費電流
が増大していた。
１ではセルアレイＳａ１〜Ｓａｎをセルフリフレッシュ
しない場合にも電源回路１４が電流を消費し、消費電流
が増大していた。
【００２６】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、セルフリフレッシュ動
作のみに関係する回路を、セルフリフレッシュ動作に間
に合うように動作させることにより、消費電流を低減で
きるセルフリフレッシュ回路、半導体記憶装置及びセル
フリフレッシュ方法を提供することにある。
れたものであって、その目的は、セルフリフレッシュ動
作のみに関係する回路を、セルフリフレッシュ動作に間
に合うように動作させることにより、消費電流を低減で
きるセルフリフレッシュ回路、半導体記憶装置及びセル
フリフレッシュ方法を提供することにある。
【００２７】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、検出時間の経過を検出してセル
フリフレッシュを開始する活性化信号を出力するセルフ
リフレッシュモード検出回路と、前記活性化信号に基づ
いてセルフリフレッシュ動作を行うセルフリフレッシュ
専用回路と、前記セルフリフレッシュ専用回路に電源を
供給するセルフリフレッシュ用電源回路と、前記検出時
間よりも短い設定時間の経過を検出したときに前記セル
フリフレッシュ用電源回路を起動させる起動手段とを有
するセルフリフレッシュ回路を要旨とする。
め、請求項１の発明は、検出時間の経過を検出してセル
フリフレッシュを開始する活性化信号を出力するセルフ
リフレッシュモード検出回路と、前記活性化信号に基づ
いてセルフリフレッシュ動作を行うセルフリフレッシュ
専用回路と、前記セルフリフレッシュ専用回路に電源を
供給するセルフリフレッシュ用電源回路と、前記検出時
間よりも短い設定時間の経過を検出したときに前記セル
フリフレッシュ用電源回路を起動させる起動手段とを有
するセルフリフレッシュ回路を要旨とする。
【００２８】また、請求項２の発明は、複数のメモリセ
ルを備えたメモリセルアレイと、前記メモリセルのセル
フリフレッシュを行うセルフリフレッシュ回路とを有す
る半導体記憶装置において、前記セルフリフレッシュ回
路は、検出時間の経過を検出してセルフリフレッシュを
開始する活性化信号を出力するセルフリフレッシュモー
ド検出回路と、前記活性化信号に基づいてセルフリフレ
ッシュ動作を行うセルフリフレッシュ専用回路と、前記
セルフリフレッシュ専用回路に電源を供給するセルフリ
フレッシュ用電源回路と、前記検出時間よりも短い設定
時間の経過を検出したときに前記セルフリフレッシュ用
電源回路を起動させる起動手段と、を有することを特徴
とする。請求項３に記載の発明は、複数のメモリセルを
備えたメモリセルアレイと、前記メモリセルのセルフリ
フレッシュを行うセルフリフレッシュ回路とを有する半
導体記憶装置において、前記セルフリフレッシュ回路
は、電源から供給される電圧に基づいて動作するセルフ
リフレッシュ用電源回路と、データの読み出しを指示す
る信号に基づいてセルフリフレッシュの開始時間よりも
短い時間を検出し、該検出された時間に基づいて前記セ
ルフリフレッシュ用電源回路を起動させる起動手段と、
を有することを特徴とする。請求項４に記載の発明は、
前記起動手段は、セルフリフレッシュの開始時間を検出
してセルフリフレッシュを開始する活性化信号を出力す
るとともに、前記セルフリフレッシュの開始時間よりも
短い時間を検出して検出信号を出力するセルフリフレッ
シュモード検出回路と、前記セルフリフレッシュモード
検出回路からの検出信号に基づいて前記セルフリフレッ
シュ用電源回路を起動させる起動信号を出力するラッチ
回路とを有することを特徴とする。請求項５に記載の発
明は、前記データの読み出しを指示する信号は、コラム
アドレスストローブ信号とロウアドレスストローブ信号
であることを特徴とする。請求項６に記載の発明は、セ
ルフリフレッシュを開始する時間よりも短い時間を検出
する工程と、前記セルフリフレッシュを開始する時間よ
りも短い時間の検出に基づいてセルフリフレッシュ用電
源回路を起動させる工程と、セルフリフレッシュを開始
する時間を検出する工程と、セルフリフレッシュ開始時
間にメモリ セルのセルフリフレッシュを行う工程とを有
することを特徴とするメモリモリセルのセルフリフレッ
シュ方法を要旨とする。請求項７に記載の発明は、複数
のメモリセルを備えたメモリセルアレイと、前記メモリ
セルのセルフリフレッシュを行うセルフリフレッシュ回
路とを有する半導体記憶装置において、セルフリフレッ
シュを開始する活性化信号を出力するセルフリフレッシ
ュモード検出回路と、前記活性化信号に基づいてセルフ
リフレッシュ動作を行うセルフリフレッシュ専用回路
と、前記セルフリフレッシュ専用回路に含まれるセルフ
リフレッシュ用オシレータと、前記セルフリフレッシュ
用オシレータに電源を供給するセルフリフレッシュ用オ
シレータ電源回路と、前記セルフリフレッシュ用オシレ
ータ電源回路を起動させる起動手段と、を有し、前記起
動手段は、セルフリフレッシュモードの検出後前記メモ
リセルのセルフリフレッシュを行う前に、前記セルフリ
フレッシュ用オシレータ電源回路を起動させる起動手段
であることを特徴とする。
ルを備えたメモリセルアレイと、前記メモリセルのセル
フリフレッシュを行うセルフリフレッシュ回路とを有す
る半導体記憶装置において、前記セルフリフレッシュ回
路は、検出時間の経過を検出してセルフリフレッシュを
開始する活性化信号を出力するセルフリフレッシュモー
ド検出回路と、前記活性化信号に基づいてセルフリフレ
ッシュ動作を行うセルフリフレッシュ専用回路と、前記
セルフリフレッシュ専用回路に電源を供給するセルフリ
フレッシュ用電源回路と、前記検出時間よりも短い設定
時間の経過を検出したときに前記セルフリフレッシュ用
電源回路を起動させる起動手段と、を有することを特徴
とする。請求項３に記載の発明は、複数のメモリセルを
備えたメモリセルアレイと、前記メモリセルのセルフリ
フレッシュを行うセルフリフレッシュ回路とを有する半
導体記憶装置において、前記セルフリフレッシュ回路
は、電源から供給される電圧に基づいて動作するセルフ
リフレッシュ用電源回路と、データの読み出しを指示す
る信号に基づいてセルフリフレッシュの開始時間よりも
短い時間を検出し、該検出された時間に基づいて前記セ
ルフリフレッシュ用電源回路を起動させる起動手段と、
を有することを特徴とする。請求項４に記載の発明は、
前記起動手段は、セルフリフレッシュの開始時間を検出
してセルフリフレッシュを開始する活性化信号を出力す
るとともに、前記セルフリフレッシュの開始時間よりも
短い時間を検出して検出信号を出力するセルフリフレッ
シュモード検出回路と、前記セルフリフレッシュモード
検出回路からの検出信号に基づいて前記セルフリフレッ
シュ用電源回路を起動させる起動信号を出力するラッチ
回路とを有することを特徴とする。請求項５に記載の発
明は、前記データの読み出しを指示する信号は、コラム
アドレスストローブ信号とロウアドレスストローブ信号
であることを特徴とする。請求項６に記載の発明は、セ
ルフリフレッシュを開始する時間よりも短い時間を検出
する工程と、前記セルフリフレッシュを開始する時間よ
りも短い時間の検出に基づいてセルフリフレッシュ用電
源回路を起動させる工程と、セルフリフレッシュを開始
する時間を検出する工程と、セルフリフレッシュ開始時
間にメモリ セルのセルフリフレッシュを行う工程とを有
することを特徴とするメモリモリセルのセルフリフレッ
シュ方法を要旨とする。請求項７に記載の発明は、複数
のメモリセルを備えたメモリセルアレイと、前記メモリ
セルのセルフリフレッシュを行うセルフリフレッシュ回
路とを有する半導体記憶装置において、セルフリフレッ
シュを開始する活性化信号を出力するセルフリフレッシ
ュモード検出回路と、前記活性化信号に基づいてセルフ
リフレッシュ動作を行うセルフリフレッシュ専用回路
と、前記セルフリフレッシュ専用回路に含まれるセルフ
リフレッシュ用オシレータと、前記セルフリフレッシュ
用オシレータに電源を供給するセルフリフレッシュ用オ
シレータ電源回路と、前記セルフリフレッシュ用オシレ
ータ電源回路を起動させる起動手段と、を有し、前記起
動手段は、セルフリフレッシュモードの検出後前記メモ
リセルのセルフリフレッシュを行う前に、前記セルフリ
フレッシュ用オシレータ電源回路を起動させる起動手段
であることを特徴とする。
【００２９】
【作用】本発明では、セルフリフレッシュ動作が開始さ
れるまでの検出時間よりも短い設定時間が経過すると、
電源回路が起動されてセルフリフレッシュ専用回路に動
作電源が供給される。そのため、電源回路及びセルフリ
フレッシュ専用回路における消費電流が低減される。そ
して、検出時間が経過すると、セルフリフレッシュ専用
回路の動作が開始され、メモリセルアレイのセルフリフ
レッシュが行われる。
れるまでの検出時間よりも短い設定時間が経過すると、
電源回路が起動されてセルフリフレッシュ専用回路に動
作電源が供給される。そのため、電源回路及びセルフリ
フレッシュ専用回路における消費電流が低減される。そ
して、検出時間が経過すると、セルフリフレッシュ専用
回路の動作が開始され、メモリセルアレイのセルフリフ
レッシュが行われる。
【００３０】
【実施例】以下、本発明をＤＲＡＭに具体化した一実施
例を図１〜図３に基づいて説明する。尚、図４〜６と同
様の構成については同一の符号を付してその説明を一部
省略する。
例を図１〜図３に基づいて説明する。尚、図４〜６と同
様の構成については同一の符号を付してその説明を一部
省略する。
【００３１】図１に示すように、本実施例のＤＲＡＭ２
１は複数のメモリセルアレイＳａ１〜Ｓａｎ、ロウアド
レスバッファ・プリデコーダ５、コラムアドレスバッフ
ァ・プリデコーダ６及びセルフリフレッシュ回路７Ａを
備えている。ＤＲＡＭ２１にはシステム電源から高電位
及び低電位電源ＶDD，ＶSSが供給され、ＤＲＡＭ２１は
両電源ＶDD及びＶSSに基づいて動作する。また、ＤＲＡ
Ｍ２１には前記システム電源と並列にバックアップ用の
バッテリ（図示略）が接続されている。システム電源が
遮断されると、バッテリからＤＲＡＭ２１に電源ＶDD，
ＶSSが供給され、ＤＲＡＭ２１はこの電源ＶDD，ＶSSに
基づいて動作する。
１は複数のメモリセルアレイＳａ１〜Ｓａｎ、ロウアド
レスバッファ・プリデコーダ５、コラムアドレスバッフ
ァ・プリデコーダ６及びセルフリフレッシュ回路７Ａを
備えている。ＤＲＡＭ２１にはシステム電源から高電位
及び低電位電源ＶDD，ＶSSが供給され、ＤＲＡＭ２１は
両電源ＶDD及びＶSSに基づいて動作する。また、ＤＲＡ
Ｍ２１には前記システム電源と並列にバックアップ用の
バッテリ（図示略）が接続されている。システム電源が
遮断されると、バッテリからＤＲＡＭ２１に電源ＶDD，
ＶSSが供給され、ＤＲＡＭ２１はこの電源ＶDD，ＶSSに
基づいて動作する。
【００３２】セルフリフレッシュ回路７ＡはＣＢＲ検出
回路８、ＭＰＸ９，１０、セルフリフレッシュモード検
出回路１１Ａ、セルフリフレッシュ専用回路としてのセ
ルフリフレッシュ用オシレータ１２、ＣＢＲ用カウンタ
１３、ラッチ２２及びセルフリフレッシュ用のオシレー
タ電源回路２３により構成されている。
回路８、ＭＰＸ９，１０、セルフリフレッシュモード検
出回路１１Ａ、セルフリフレッシュ専用回路としてのセ
ルフリフレッシュ用オシレータ１２、ＣＢＲ用カウンタ
１３、ラッチ２２及びセルフリフレッシュ用のオシレー
タ電源回路２３により構成されている。
【００３３】モード検出回路１１Ａにはロウアドレスス
トローブ信号（以下、単にロウ信号という）バーＲＡＳ
及びコラムアドレスストローブ信号（以下、単にコラム
信号という）バーＣＡＳが入力される。オシレータ１２
には電源回路２３が接続されている。
トローブ信号（以下、単にロウ信号という）バーＲＡＳ
及びコラムアドレスストローブ信号（以下、単にコラム
信号という）バーＣＡＳが入力される。オシレータ１２
には電源回路２３が接続されている。
【００３４】図２に示すように、モード検出回路１１Ａ
はＣＢＲ判定回路２４、クロック回路２５、及びフリッ
プフロップよりなる複数の分周器２６ａ１〜２６ａｎで
構成されている。そして、モード検出回路１１Ａは前記
電源ＶDD，ＶSSに基づいて動作する。
はＣＢＲ判定回路２４、クロック回路２５、及びフリッ
プフロップよりなる複数の分周器２６ａ１〜２６ａｎで
構成されている。そして、モード検出回路１１Ａは前記
電源ＶDD，ＶSSに基づいて動作する。
【００３５】判定回路２４はロウ信号バーＲＡＳ及びコ
ラム信号バーＣＡＳを入力する。図３に示すように、コ
ラム信号バーＣＡＳが立ち下がってからロウ信号バーＲ
ＡＳが立ち下がる。すると、判定回路２４はＨレベルの
出力許可信号ＯＥをクロック回路２５に出力する。コラ
ム信号バーＣＡＳ及びロウ信号バーＲＡＳがＬレベルに
保持されていると、判定回路２４は出力許可信号ＯＥを
出力し続ける。ロウ信号バーＲＡＳが立ち上がると、判
定回路２４は出力許可信号ＯＥの出力を停止する。
ラム信号バーＣＡＳを入力する。図３に示すように、コ
ラム信号バーＣＡＳが立ち下がってからロウ信号バーＲ
ＡＳが立ち下がる。すると、判定回路２４はＨレベルの
出力許可信号ＯＥをクロック回路２５に出力する。コラ
ム信号バーＣＡＳ及びロウ信号バーＲＡＳがＬレベルに
保持されていると、判定回路２４は出力許可信号ＯＥを
出力し続ける。ロウ信号バーＲＡＳが立ち上がると、判
定回路２４は出力許可信号ＯＥの出力を停止する。
【００３６】クロック回路２５はＨレベルの出力許可信
号ＯＥに基づいて活性化され、図３に示すクロック信号
ＣＬＫを初段の分周器２６ａ１に出力する。また、クロ
ック回路２５は前記クロック信号ＣＬＫを反転したクロ
ック信号バーＣＬＫを分周器２６ａ１に出力する。
号ＯＥに基づいて活性化され、図３に示すクロック信号
ＣＬＫを初段の分周器２６ａ１に出力する。また、クロ
ック回路２５は前記クロック信号ＣＬＫを反転したクロ
ック信号バーＣＬＫを分周器２６ａ１に出力する。
【００３７】分周器２６ａ１〜２６ａｎは入力信号の周
波数を２分の１に分周し、分周した信号を次段の分周器
に出力する。そして、分周器２６ａn-1 は前記クロック
回路２５がクロック信号ＣＬＫを出力し始めてから５０
μｓｅｃ後にＨレベルの活性化信号ＧＥをラッチ２２に
出力する。分周器２６ａｎは前記クロック回路２５がク
ロック信号ＣＬＫを出力し始めてから１００μｓｅｃ後
に、セルフリフレッシュを行うべく、Ｈレベルの検出信
号ＲＥをＣＢＲ検出回路８、オシレータ１２及びＭＰＸ
９に出力する。
波数を２分の１に分周し、分周した信号を次段の分周器
に出力する。そして、分周器２６ａn-1 は前記クロック
回路２５がクロック信号ＣＬＫを出力し始めてから５０
μｓｅｃ後にＨレベルの活性化信号ＧＥをラッチ２２に
出力する。分周器２６ａｎは前記クロック回路２５がク
ロック信号ＣＬＫを出力し始めてから１００μｓｅｃ後
に、セルフリフレッシュを行うべく、Ｈレベルの検出信
号ＲＥをＣＢＲ検出回路８、オシレータ１２及びＭＰＸ
９に出力する。
【００３８】ラッチ２２は前記モード検出回路１１Ａと
共に起動手段を構成する。ラッチ２２はＣＭＯＳトラン
ジスタよりなるインバータ２７，２８と、ＮＡＮＤ回路
２９，３０とで構成されたフリップフロップである。Ｎ
ＡＮＤ回路２９の一方の入力端子にはインバータ２７を
介して前記ロウ信号バーＲＡＳが入力され、他方の入力
端子にはＮＡＮＤ回路３０の出力信号が入力されてい
る。ＮＡＮＤ回路３０の一方の入力端子にはインバータ
２８を介して前記活性化信号ＧＥが入力され、他方の入
力端子にはＮＡＮＤ回路２９の出力信号が入力されてい
る。ＮＡＮＤ回路２９は両入力信号に基づいて電源回路
２３を起動するための起動信号バーＳＴを出力する。
共に起動手段を構成する。ラッチ２２はＣＭＯＳトラン
ジスタよりなるインバータ２７，２８と、ＮＡＮＤ回路
２９，３０とで構成されたフリップフロップである。Ｎ
ＡＮＤ回路２９の一方の入力端子にはインバータ２７を
介して前記ロウ信号バーＲＡＳが入力され、他方の入力
端子にはＮＡＮＤ回路３０の出力信号が入力されてい
る。ＮＡＮＤ回路３０の一方の入力端子にはインバータ
２８を介して前記活性化信号ＧＥが入力され、他方の入
力端子にはＮＡＮＤ回路２９の出力信号が入力されてい
る。ＮＡＮＤ回路２９は両入力信号に基づいて電源回路
２３を起動するための起動信号バーＳＴを出力する。
【００３９】従って、ロウ信号バーＲＡＳがＨレベルの
とき、ＮＡＮＤ回路３０の出力信号に関係なく、起動信
号バーＳＴはＨレベルとなる。また、ロウ信号バーＲＡ
ＳがＬレベルのとき、活性化信号ＧＥがＨレベルになる
と、起動信号バーＳＴはＬレベルとなる。ロウ信号バー
ＲＡＳがＬレベルの期間、ＮＡＮＤ回路３０の出力信号
に関係なく、起動信号バーＳＴはＬレベルに保持され
る。
とき、ＮＡＮＤ回路３０の出力信号に関係なく、起動信
号バーＳＴはＨレベルとなる。また、ロウ信号バーＲＡ
ＳがＬレベルのとき、活性化信号ＧＥがＨレベルになる
と、起動信号バーＳＴはＬレベルとなる。ロウ信号バー
ＲＡＳがＬレベルの期間、ＮＡＮＤ回路３０の出力信号
に関係なく、起動信号バーＳＴはＬレベルに保持され
る。
【００４０】電源回路２３は第１のトランジスタとして
のＰＭＯＳトランジスタ３１及び第２のトランジスタと
しての複数のＮＭＯＳトランジスタ３２からなる。トラ
ンジスタ３１及び複数のトランジスタ３２は電源ＶDD及
びＶSS間に直列に接続されている。トランジスタ３１の
ゲートには前記起動信号バーＳＴが印加されている。各
トランジスタ３２のゲートはそのドレインに接続されて
いる。電源回路２３はトランジスタ３１のドレインから
動作電源としてのオシレータ電源Ｖosc をオシレータ１
２に出力する。
のＰＭＯＳトランジスタ３１及び第２のトランジスタと
しての複数のＮＭＯＳトランジスタ３２からなる。トラ
ンジスタ３１及び複数のトランジスタ３２は電源ＶDD及
びＶSS間に直列に接続されている。トランジスタ３１の
ゲートには前記起動信号バーＳＴが印加されている。各
トランジスタ３２のゲートはそのドレインに接続されて
いる。電源回路２３はトランジスタ３１のドレインから
動作電源としてのオシレータ電源Ｖosc をオシレータ１
２に出力する。
【００４１】従って、起動信号バーＳＴがＨレベルであ
ると、トランジスタ３１はオンせず、電源回路２３は電
源ＶSSのレベルを出力する。逆に、起動信号バーＳＴが
Ｌレベルであると、トランジスタ３１がオンするととも
に、すべてのトランジスタ３２がオンする。その結果、
図３に示すように、オシレータ電源Ｖosc が立ち上が
り、電源回路２３は電源ＶDDよりもトランジスタ３１の
しきい値電圧だけ低いレベルのオシレータ電源Ｖosc を
出力する。
ると、トランジスタ３１はオンせず、電源回路２３は電
源ＶSSのレベルを出力する。逆に、起動信号バーＳＴが
Ｌレベルであると、トランジスタ３１がオンするととも
に、すべてのトランジスタ３２がオンする。その結果、
図３に示すように、オシレータ電源Ｖosc が立ち上が
り、電源回路２３は電源ＶDDよりもトランジスタ３１の
しきい値電圧だけ低いレベルのオシレータ電源Ｖosc を
出力する。
【００４２】このオシレータ電源Ｖosc に基づいてオシ
レータ１２は動作可能となる。そして、モード検出回路
１１ＡからＨレベルの検出信号ＲＥが入力されると、オ
シレータ１２は活性化され、オシレータ電源Ｖosc に基
づいて内部アドレスを発生するための所定周波数のクロ
ック信号ＡＤＤＣＬＫを出力する。
レータ１２は動作可能となる。そして、モード検出回路
１１ＡからＨレベルの検出信号ＲＥが入力されると、オ
シレータ１２は活性化され、オシレータ電源Ｖosc に基
づいて内部アドレスを発生するための所定周波数のクロ
ック信号ＡＤＤＣＬＫを出力する。
【００４３】さて、システム電源が供給されると、図３
に示すように、電源ＶDDが立ち上がりる。システム電源
が遮断されると、ＤＲＡＭ２１への電源ＶDDの供給は前
記バッテリによって行われ、電源ＶDDは立ち上がった状
態に保持される。
に示すように、電源ＶDDが立ち上がりる。システム電源
が遮断されると、ＤＲＡＭ２１への電源ＶDDの供給は前
記バッテリによって行われ、電源ＶDDは立ち上がった状
態に保持される。
【００４４】コラム信号バーＣＡＳが立ち下がってから
ロウ信号バーＲＡＳが立ち下がると、モード検出回路１
１Ａは内部クロック信号ＣＬＫに基づいて経過時間を計
測する。コラム信号バーＣＡＳ及びロウ信号バーＲＡＳ
がローレベルのまま５０μｓｅｃ経過すると、モード検
出回路１１ＡはＨレベルの活性化信号ＧＥをラッチ２２
に出力する。
ロウ信号バーＲＡＳが立ち下がると、モード検出回路１
１Ａは内部クロック信号ＣＬＫに基づいて経過時間を計
測する。コラム信号バーＣＡＳ及びロウ信号バーＲＡＳ
がローレベルのまま５０μｓｅｃ経過すると、モード検
出回路１１ＡはＨレベルの活性化信号ＧＥをラッチ２２
に出力する。
【００４５】このとき、ラッチ２２にはＬレベルのロウ
信号バーＲＡＳが入力されているため、起動信号バーＳ
ＴはＬレベルとなる。ロウ信号バーＲＡＳがＬレベルの
期間、起動信号バーＳＴはＬレベルに保持される。
信号バーＲＡＳが入力されているため、起動信号バーＳ
ＴはＬレベルとなる。ロウ信号バーＲＡＳがＬレベルの
期間、起動信号バーＳＴはＬレベルに保持される。
【００４６】このＬレベルの起動信号バーＳＴに基づい
て電源回路２３のトランジスタ３１及びすべてのトラン
ジスタ３２がオンし、オシレータ電源Ｖosc が立ち上が
り、この電源Ｖosc がオシレータ１２に出力される。こ
のオシレータ電源Ｖosc に基づいてオシレータ１２は動
作可能となる。
て電源回路２３のトランジスタ３１及びすべてのトラン
ジスタ３２がオンし、オシレータ電源Ｖosc が立ち上が
り、この電源Ｖosc がオシレータ１２に出力される。こ
のオシレータ電源Ｖosc に基づいてオシレータ１２は動
作可能となる。
【００４７】そして、コラム信号バーＣＡＳ及びロウ信
号バーＲＡＳがローレベルのまま１００μｓｅｃ（活性
化信号ＧＥの出力から５０μｓｅｃ）経過すると、モー
ド検出回路１１Ａはセルフリフレッシュを行うべく、Ｈ
レベルの検出信号ＲＥをＣＢＲ検出回路８、オシレータ
１２及びＭＰＸ９に出力する。
号バーＲＡＳがローレベルのまま１００μｓｅｃ（活性
化信号ＧＥの出力から５０μｓｅｃ）経過すると、モー
ド検出回路１１Ａはセルフリフレッシュを行うべく、Ｈ
レベルの検出信号ＲＥをＣＢＲ検出回路８、オシレータ
１２及びＭＰＸ９に出力する。
【００４８】この検出信号ＲＥによってオシレータ１２
は活性化され、オシレータ電源Ｖosc に基づいて内部ア
ドレスを発生させるための所定周波数のクロック信号Ａ
ＤＤＣＬＫを出力する。ＭＰＸ９はクロック信号ＡＤＤ
ＣＬＫを入力し、内部信号バーＲＡＳ１としてバッファ
・プリデコーダ５及びＣＢＲ検出回路８に出力する。
は活性化され、オシレータ電源Ｖosc に基づいて内部ア
ドレスを発生させるための所定周波数のクロック信号Ａ
ＤＤＣＬＫを出力する。ＭＰＸ９はクロック信号ＡＤＤ
ＣＬＫを入力し、内部信号バーＲＡＳ１としてバッファ
・プリデコーダ５及びＣＢＲ検出回路８に出力する。
【００４９】そして、内部信号バーＲＡＳ１の立ち下が
りがバッファ・プリデコーダ５に入力されると、バッフ
ァ・プリデコーダ５が活性化される。一方、内部信号バ
ーＲＡＳ１の立ち下がりがＣＢＲ検出回路８に入力され
ると、ＣＢＲ検出回路８はカウントアップ信号ＣＥをカ
ウンタ１３に出力する。
りがバッファ・プリデコーダ５に入力されると、バッフ
ァ・プリデコーダ５が活性化される。一方、内部信号バ
ーＲＡＳ１の立ち下がりがＣＢＲ検出回路８に入力され
ると、ＣＢＲ検出回路８はカウントアップ信号ＣＥをカ
ウンタ１３に出力する。
【００５０】カウンタ１３はカウントアップ信号ＣＥに
基づいてアドレスをアップカウントし、カウント値ＣＶ
をＭＰＸ１０に出力する。ＭＰＸ１０はカウント値ＣＶ
をアドレス信号ＩＲＡとしてバッファ・プリデコーダ５
に出力する。
基づいてアドレスをアップカウントし、カウント値ＣＶ
をＭＰＸ１０に出力する。ＭＰＸ１０はカウント値ＣＶ
をアドレス信号ＩＲＡとしてバッファ・プリデコーダ５
に出力する。
【００５１】すると、バッファ・プリデコーダ５はアド
レス信号ＩＲＡに基づくプリデコード信号ＤＲＡを各デ
コーダ２に出力する。各デコーダ２はデコード信号ＤＲ
Ａを選択信号にデコードしその選択信号に基づいて各セ
ルアレイＳＡ1 〜ＳＡn の所定のワード線を選択する。
選択されたワード線に接続されるセルのデータはセンス
・アンプ３によって増幅され、そのデータは再びセルに
書き込まれる。尚、バッファ・プリデコーダ５は内部信
号バーＲＡＳ１の立ち上がりが入力されると非活性化さ
れる。
レス信号ＩＲＡに基づくプリデコード信号ＤＲＡを各デ
コーダ２に出力する。各デコーダ２はデコード信号ＤＲ
Ａを選択信号にデコードしその選択信号に基づいて各セ
ルアレイＳＡ1 〜ＳＡn の所定のワード線を選択する。
選択されたワード線に接続されるセルのデータはセンス
・アンプ３によって増幅され、そのデータは再びセルに
書き込まれる。尚、バッファ・プリデコーダ５は内部信
号バーＲＡＳ１の立ち上がりが入力されると非活性化さ
れる。
【００５２】そして、再び内部信号バーＲＡＳ１の立ち
下がりがバッファ・プリデコーダ５及びＣＢＲ検出回路
８に入力されると、バッファ・プリデコーダ５が活性化
される。また、ＣＢＲ検出回路８はカウントアップ信号
ＣＥをＣＢＲ用カウンタ１３に出力する。そのため、Ｃ
ＢＲ用カウンタ１３はアドレスを更にアップカウント
し、そのカウント値ＣＶをＭＰＸ１０を介してアドレス
信号ＩＲＡとしてバッファ・プリデコーダ５に出力す
る。
下がりがバッファ・プリデコーダ５及びＣＢＲ検出回路
８に入力されると、バッファ・プリデコーダ５が活性化
される。また、ＣＢＲ検出回路８はカウントアップ信号
ＣＥをＣＢＲ用カウンタ１３に出力する。そのため、Ｃ
ＢＲ用カウンタ１３はアドレスを更にアップカウント
し、そのカウント値ＣＶをＭＰＸ１０を介してアドレス
信号ＩＲＡとしてバッファ・プリデコーダ５に出力す
る。
【００５３】すると、バッファ・プリデコーダ５はアド
レス信号ＩＲＡに基づいたプリデコード信号ＤＲＡを各
デコーダ２に出力する。各デコーダ２はプリデコード信
号ＤＲＡを選択信号にデコードしその選択信号に基づい
て各セルアレイＳＡ1 〜ＳＡn の所定のワード線を選択
する。選択されたワード線に接続されるセルのデータは
センスアンプ３によって増幅され、そのデータは再びセ
ルに書き込まれる。
レス信号ＩＲＡに基づいたプリデコード信号ＤＲＡを各
デコーダ２に出力する。各デコーダ２はプリデコード信
号ＤＲＡを選択信号にデコードしその選択信号に基づい
て各セルアレイＳＡ1 〜ＳＡn の所定のワード線を選択
する。選択されたワード線に接続されるセルのデータは
センスアンプ３によって増幅され、そのデータは再びセ
ルに書き込まれる。
【００５４】以下、オシレータ１２から出力される内部
信号バーＩＲＡＳの立ち下がり毎に、前記と同様にして
各セルアレイＳａ１〜Ｓａｎの異なるワード線が順次選
択され、その選択されたワード線に接続されたセルのセ
ルフリフレッシュが行われる。
信号バーＩＲＡＳの立ち下がり毎に、前記と同様にして
各セルアレイＳａ１〜Ｓａｎの異なるワード線が順次選
択され、その選択されたワード線に接続されたセルのセ
ルフリフレッシュが行われる。
【００５５】このように、本実施例では セルフリフレ
ッシュの開始までの検出時間（１００μｓｅｃ）が経過
する以前に、それよりも短い設定時間（５０μｓｅｃ）
経過したときに、電源回路２３が起動される。そして、
電源回路２３によってオシレータ電源Ｖosc がオシレー
タ１２に供給される。そのため、電源回路２３及びオシ
レータ１２における消費電流を低減することができる。
また、このときロウ信号バーＲＡＳがＬレベルであるた
め、電源回路２３の消費電流はセルフリフレッシュ動作
に関係のないスタンバイ電流とはならない。
ッシュの開始までの検出時間（１００μｓｅｃ）が経過
する以前に、それよりも短い設定時間（５０μｓｅｃ）
経過したときに、電源回路２３が起動される。そして、
電源回路２３によってオシレータ電源Ｖosc がオシレー
タ１２に供給される。そのため、電源回路２３及びオシ
レータ１２における消費電流を低減することができる。
また、このときロウ信号バーＲＡＳがＬレベルであるた
め、電源回路２３の消費電流はセルフリフレッシュ動作
に関係のないスタンバイ電流とはならない。
【００５６】なお、本実施例において、活性化信号ＧＥ
の出力タイミングは、クロック回路２５からクロック信
号ＣＬＫが出力され始めてから１００μｓｅｃ経過する
以前にオシレータ電源Ｖosc が立ち上がっているように
設定されればよい。例えば、分周器２６ａn-1 の前段の
分周器２６ａn-2 （図示略）の出力信号を活性化信号Ｇ
Ｅとし、クロック信号ＣＬＫが出力され始めてから２５
μｓｅｃ経過後に、Ｈレベルの活性化信号ＧＥが出力さ
れるようにしてもよい。
の出力タイミングは、クロック回路２５からクロック信
号ＣＬＫが出力され始めてから１００μｓｅｃ経過する
以前にオシレータ電源Ｖosc が立ち上がっているように
設定されればよい。例えば、分周器２６ａn-1 の前段の
分周器２６ａn-2 （図示略）の出力信号を活性化信号Ｇ
Ｅとし、クロック信号ＣＬＫが出力され始めてから２５
μｓｅｃ経過後に、Ｈレベルの活性化信号ＧＥが出力さ
れるようにしてもよい。
【００５７】また、本実施例では、電源ＶDD，ＶSSに基
づいてＤＲＡＭ２１を動作させるようにしたが、電源Ｖ
DDを昇圧又は降圧した内部電源ＶＩと電源ＶSSとに基づ
いてＤＲＡＭ２１を動作させるように構成してもよい。
づいてＤＲＡＭ２１を動作させるようにしたが、電源Ｖ
DDを昇圧又は降圧した内部電源ＶＩと電源ＶSSとに基づ
いてＤＲＡＭ２１を動作させるように構成してもよい。
【００５８】
【発明の効果】以上詳述したように、本発明によれば、
セルフリフレッシュ動作のみに関係する回路を、セルフ
リフレッシュ動作に間に合うように動作させることによ
り、消費電流を低減することができる。
セルフリフレッシュ動作のみに関係する回路を、セルフ
リフレッシュ動作に間に合うように動作させることによ
り、消費電流を低減することができる。
【図１】本発明を具体化した一実施例の半導体記憶装置
の電気的構成を示すブロック図である。
の電気的構成を示すブロック図である。
【図２】図１のモード検出回路、ラッチ及びオシレータ
電源回路の詳細を示す回路図である。
電源回路の詳細を示す回路図である。
【図３】図１の半導体記憶装置におけるセルフリフレッ
シュ動作を示すタイムチャートである。
シュ動作を示すタイムチャートである。
【図４】従来の半導体記憶装置の電気的構成を示すブロ
ック図である。
ック図である。
【図５】図４のオシレータ電源回路の一例を示す回路図
である。
である。
【図６】図４の半導体記憶装置におけるセルフリフレッ
シュ動作を示すタイムチャートである。
シュ動作を示すタイムチャートである。
７Ａ セルフリフレッシュ回路
１１Ａ モード検出回路及び起動手段としてのセルフリ
フレッシュモード検出回路 １２ セルフリフレッシュ専用回路としてのセルフリフ
レッシュ用オシレータ ２２ 起動手段としてのラッチ ２３ 電源回路としてのセルフリフレッシュ用オシレー
タ電源回路 ３１ 第１のトランジスタとしてのＰＭＯＳトランジス
タ ３２ 第２のトランジスタとしてのＮＭＯＳトランジス
タ バーＣＡＳ コラムアドレスストローブ信号 バーＲＡＳ ロウアドレスストローブ信号 ＳＡ1 〜ＳＡn メモリセルアレイ ＶDD 高電位電源 Ｖosc 動作電源としてのオシレータ電源 ＶSS 低電位電源
フレッシュモード検出回路 １２ セルフリフレッシュ専用回路としてのセルフリフ
レッシュ用オシレータ ２２ 起動手段としてのラッチ ２３ 電源回路としてのセルフリフレッシュ用オシレー
タ電源回路 ３１ 第１のトランジスタとしてのＰＭＯＳトランジス
タ ３２ 第２のトランジスタとしてのＮＭＯＳトランジス
タ バーＣＡＳ コラムアドレスストローブ信号 バーＲＡＳ ロウアドレスストローブ信号 ＳＡ1 〜ＳＡn メモリセルアレイ ＶDD 高電位電源 Ｖosc 動作電源としてのオシレータ電源 ＶSS 低電位電源
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フロントページの続き
(56)参考文献 特開 平２−312095（ＪＰ，Ａ)
特開 平２−156498（ＪＰ，Ａ)
特開 平５−198165（ＪＰ，Ａ)
特開 平５−47175（ＪＰ，Ａ)
特開 平７−73667（ＪＰ，Ａ)
特開 平７−262771（ＪＰ，Ａ)
特開 平３−290894（ＪＰ，Ａ)
特開 昭64−52292（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/403
Claims (7)
- 【請求項１】 検出時間の経過を検出してセルフリフレ
ッシュを開始する活性化信号を出力するセルフリフレッ
シュモード検出回路と、 前記活性化信号に基づいてセルフリフレッシュ動作を行
うセルフリフレッシュ専用回路と、 前記セルフリフレッシュ専用回路に電源を供給するセル
フリフレッシュ用電源回路と、 前記検出時間よりも短い設定時間の経過を検出したとき
に前記セルフリフレッシュ用電源回路を起動させる起動
手段と、 を有することを特徴とするセルフリフレッシュ回路 。 - 【請求項２】 複数のメモリセルを備えたメモリセルア
レイと、 前記メモリセルのセルフリフレッシュを行うセルフリフ
レッシュ回路と を有する半導体記憶装置において、 前記セルフリフレッシュ回路は、 検出時間の経過を検出してセルフリフレッシュを開始す
る活性化信号を出力するセルフリフレッシュモード検出
回路と、 前記活性化信号に基づいてセルフリフレッシュ動作を行
うセルフリフレッシュ専用回路と、 前記セルフリフレッシュ専用回路に電源を供給するセル
フリフレッシュ用電源回路と、 前記検出時間よりも短い設定時間の経過を検出したとき
に前記セルフリフレッシュ用電源回路を起動させる起動
手段と、 を有することを特徴とする半導体記憶装置。 - 【請求項３】 複数のメモリセルを備えたメモリセルア
レイと、 前記メモリセルのセルフリフレッシュを行うセルフリフ
レッシュ回路とを有する半導体記憶装置において、 前記セルフリフレッシュ回路は、 電源から供給される電圧に基づいて動作するセルフリフ
レッシュ用電源回路と、 データの読み出しを指示する信号に基づいてセルフリフ
レッシュの開始時間よりも短い時間を検出し、該検出さ
れた時間に基づいて前記セルフリフレッシュ用電源回路
を起動させる起動手段と、 を有することを特徴とする半導体記憶装置。 - 【請求項４】 前記起動手段は、 セルフリフレッシュの開始時間を検出してセルフリフレ
ッシュを開始する活性化信号を出力するとともに、前記
セルフリフレッシュの開始時間よりも短い時間を検出し
て検出信号を出力するセルフリフレッシュモード検出回
路と、 前記セルフリフレッシュモード検出回路からの検出信号
に基づいて前記セルフリフレッシュ用電源回路を起動さ
せる起動信号を出力するラッチ回路と を有することを特
徴とする請求項３に記載の半導体記憶装置。 - 【請求項５】 前記データの読み出しを指示する信号
は、コラムアドレスストローブ信号とロウアドレススト
ローブ信号であること を特徴とする請求項３、及び請求
項４のいずれかに記載の半導体記憶装置。 - 【請求項６】 セルフリフレッシュを開始する時間より
も短い時間を検出する工程と、 前記セルフリフレッシュを開始する時間よりも短い時間
の検出に基づいてセルフリフレッシュ用電源回路を起動
させる工程と、 セルフリフレッシュを開始する時間を検出する工程と、 セルフリフレッシュ開始時間にメモリセルのセルフリフ
レッシュを行う工程と を有することを特徴とするメモリ
セルのセルフリフレッシュ方法。 - 【請求項７】 複数のメモリセルを備えたメモリセルア
レイと、 前記メモリセルのセルフリフレッシュを行うセルフリフ
レッシュ回路と を有する半導体記憶装置において、 セルフリフレッシュを開始する活性化信号を出力するセ
ルフリフレッシュモード検出回路と、 前記活性化信号に基づいてセルフリフレッシュ動作を行
うセルフリフレッシュ専用回路と、 前記セルフリフレッシュ専用回路に含まれるセルフリフ
レッシュ用オシレータと、 前記セルフリフレッシュ用オシレータに電源を供給する
セルフリフレッシュ用オシレータ電源回路と、 前記セルフリフレッシュ用オシレータ電源回路を起動さ
せる起動手段と、を有し、 前記起動手段は、セルフリフレッシュモードの検出後前
記メモリセルのセルフリフレッシュを行う前に、前記セ
ルフリフレッシュ用オシレータ電源回路を起動させる起
動手段であること を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02565394A JP3415248B2 (ja) | 1994-02-23 | 1994-02-23 | セルフリフレッシュ回路、半導体記憶装置及びセルフリフレッシュ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02565394A JP3415248B2 (ja) | 1994-02-23 | 1994-02-23 | セルフリフレッシュ回路、半導体記憶装置及びセルフリフレッシュ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07235177A JPH07235177A (ja) | 1995-09-05 |
| JP3415248B2 true JP3415248B2 (ja) | 2003-06-09 |
Family
ID=12171785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02565394A Expired - Lifetime JP3415248B2 (ja) | 1994-02-23 | 1994-02-23 | セルフリフレッシュ回路、半導体記憶装置及びセルフリフレッシュ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3415248B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4265038B2 (ja) | 1999-08-02 | 2009-05-20 | ソニー株式会社 | 画像処理装置 |
| KR100317198B1 (ko) * | 1999-12-29 | 2001-12-24 | 박종섭 | 리프레쉬 회로 |
| US7099234B2 (en) * | 2004-06-28 | 2006-08-29 | United Memories, Inc. | Low power sleep mode operation technique for dynamic random access memory (DRAM) devices and integrated circuit devices incorporating embedded DRAM |
| US7369451B2 (en) * | 2005-10-31 | 2008-05-06 | Mosaid Technologies Incorporated | Dynamic random access memory device and method for self-refreshing memory cells |
-
1994
- 1994-02-23 JP JP02565394A patent/JP3415248B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07235177A (ja) | 1995-09-05 |
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