JP2000030437A - メモリデバイス - Google Patents
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- Power Engineering (AREA)
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- Static Random-Access Memory (AREA)
- Control Of Voltage And Current In General (AREA)
Abstract
(57)【要約】
【課題】ブロック毎にメインポンプ回路とサブポンプ回
路とを設けると、メモリセルアレイの面積に対してポン
プ回路の面積の割合が大きくなる。 【解決手段】外部電源とは異なる電圧を生成する内部電
源発生回路を有するメモリデバイスにおいて、メモリセ
ルアレイを有する複数のバンクと、前記複数のバンク内
にそれぞれ設けられた少なくとも第１及び第２の内部電
源発生回路とを有し、前記メモリデバイス内の共通内部
電源電圧が第１の電圧未満の時は、前記複数のバンク内
の前記第１及び第２の内部電源発生回路が活性化し、前
記メモリデバイス内の共通内部電源電圧が前記第１の電
圧より高い第２の電圧未満で前記第１の電圧より高い時
は、前記複数のバンク内の第２の内部電源発生回路が活
性化し、活性化状態にあるバンク内の内部電源電圧が、
第３の電圧未満の時は、当該バンク内の前記第１及び第
２の内部電源発生回路が活性化する。
路とを設けると、メモリセルアレイの面積に対してポン
プ回路の面積の割合が大きくなる。 【解決手段】外部電源とは異なる電圧を生成する内部電
源発生回路を有するメモリデバイスにおいて、メモリセ
ルアレイを有する複数のバンクと、前記複数のバンク内
にそれぞれ設けられた少なくとも第１及び第２の内部電
源発生回路とを有し、前記メモリデバイス内の共通内部
電源電圧が第１の電圧未満の時は、前記複数のバンク内
の前記第１及び第２の内部電源発生回路が活性化し、前
記メモリデバイス内の共通内部電源電圧が前記第１の電
圧より高い第２の電圧未満で前記第１の電圧より高い時
は、前記複数のバンク内の第２の内部電源発生回路が活
性化し、活性化状態にあるバンク内の内部電源電圧が、
第３の電圧未満の時は、当該バンク内の前記第１及び第
２の内部電源発生回路が活性化する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリデバイスに
関し、特に、内部回路に安定した電源を供給するための
内部電源発生回路を有するメモリデバイスに関する。
関し、特に、内部回路に安定した電源を供給するための
内部電源発生回路を有するメモリデバイスに関する。
【０００２】
【従来の技術】近年、メモリデバイス、特にダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）等の半導
体記憶装置では、書き込みや読み出し等の動作を高速化
するために、セルトランジスタのゲート電圧やバックバ
イアス電圧に外部から供給される電源電圧より高い電圧
が使用される。このため、ＤＲＡＭ等の内部にポンプ回
路を設け、供給される外部電源電圧より高い内部電源電
圧を発生させている。
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）等の半導
体記憶装置では、書き込みや読み出し等の動作を高速化
するために、セルトランジスタのゲート電圧やバックバ
イアス電圧に外部から供給される電源電圧より高い電圧
が使用される。このため、ＤＲＡＭ等の内部にポンプ回
路を設け、供給される外部電源電圧より高い内部電源電
圧を発生させている。
【０００３】また、ポンプ回路としてメインポンプ回路
とサブポンプ回路の２種類を設け、メインポンプ回路
は、主に電源起動時及びセルトランジスタをスイッチン
グさせる際に動作させ、サブポンプ回路は、セルトラン
ジスタの非動作時にリークする電荷を補う目的で動作さ
せている。即ち、書き込みや読み出し等の動作を行わず
リーク電流だけを補えばよい非活性時には、電荷供給能
力が低く消費電流も小さいサブポンプ回路だけを動作さ
せて、ＤＲＡＭの消費電力を低減させている。
とサブポンプ回路の２種類を設け、メインポンプ回路
は、主に電源起動時及びセルトランジスタをスイッチン
グさせる際に動作させ、サブポンプ回路は、セルトラン
ジスタの非動作時にリークする電荷を補う目的で動作さ
せている。即ち、書き込みや読み出し等の動作を行わず
リーク電流だけを補えばよい非活性時には、電荷供給能
力が低く消費電流も小さいサブポンプ回路だけを動作さ
せて、ＤＲＡＭの消費電力を低減させている。
【０００４】一方、ＤＲＡＭは、記憶容量の増大に伴い
複数のバンク構成を採用する。バンク構成は、メモリセ
ルアレイを複数のバンクに区分し、更に各バンクを複数
のブロックに区分する。そして、各バンクをそれぞれ独
立に動作させ、不必要なバンクの動作をなくし消費電力
の低減を図る。また、各ブロックのメモリセルアレイに
低インピーダンスで電流を供給するために、各ブロック
毎にメインポンプ回路とサブポンプ回路とを設置してい
た。
複数のバンク構成を採用する。バンク構成は、メモリセ
ルアレイを複数のバンクに区分し、更に各バンクを複数
のブロックに区分する。そして、各バンクをそれぞれ独
立に動作させ、不必要なバンクの動作をなくし消費電力
の低減を図る。また、各ブロックのメモリセルアレイに
低インピーダンスで電流を供給するために、各ブロック
毎にメインポンプ回路とサブポンプ回路とを設置してい
た。
【０００５】
【発明が解決しようとする課題】近年、メモリデバイ
ス、特にＤＲＡＭでは、書き込み及び読み出し速度等の
高速化と高集積化の要請が著しい。しかしながら、ＤＲ
ＡＭを高速化するとセルトランジスタの消費電力が増加
するので、ポンプ回路は電荷供給能力の高いものが必要
となる。このため、ポンプ回路の回路面積が大きくな
り、ポンプ回路自体が消費する電力も大きくなってしま
う。
ス、特にＤＲＡＭでは、書き込み及び読み出し速度等の
高速化と高集積化の要請が著しい。しかしながら、ＤＲ
ＡＭを高速化するとセルトランジスタの消費電力が増加
するので、ポンプ回路は電荷供給能力の高いものが必要
となる。このため、ポンプ回路の回路面積が大きくな
り、ポンプ回路自体が消費する電力も大きくなってしま
う。
【０００６】また、各ブロック毎にメインポンプ回路と
サブポンプ回路とを設け、非活性時はサブポンプ回路だ
けを動作させた場合は、非活性時の消費電力は低減する
が、メモリセルアレイの面積に対してメインポンプ回路
とサブポンプ回路の合計面積の割合が大きくなり、ＤＲ
ＡＭの高集積化の要請に反してしまう。
サブポンプ回路とを設け、非活性時はサブポンプ回路だ
けを動作させた場合は、非活性時の消費電力は低減する
が、メモリセルアレイの面積に対してメインポンプ回路
とサブポンプ回路の合計面積の割合が大きくなり、ＤＲ
ＡＭの高集積化の要請に反してしまう。
【０００７】そこで、本発明は、メモリセルアレイの面
積に対してポンプ回路の面積の割合が小さく、高集積化
が可能なメモリデバイスを提供することを目的とする。
積に対してポンプ回路の面積の割合が小さく、高集積化
が可能なメモリデバイスを提供することを目的とする。
【０００８】また、本発明は、メモリセルヘの書き込み
又は読み出し動作時に、動作に必要な内部電源に効率良
く電流を供給することができ、低消費電力化及び高集積
化が可能なメモリデバイスを提供することを目的とす
る。
又は読み出し動作時に、動作に必要な内部電源に効率良
く電流を供給することができ、低消費電力化及び高集積
化が可能なメモリデバイスを提供することを目的とす
る。
【０００９】
【課題を解決するための手段】上記の目的は、外部電源
とは異なる電圧を生成する内部電源発生回路を有するメ
モリデバイスにおいて、メモリセルアレイを有する複数
のバンクと、前記複数のバンク内にそれぞれ設けられた
少なくとも第１及び第２の内部電源発生回路とを有し、
前記メモリデバイス内の共通内部電源電圧が第１の電圧
未満の時は、前記複数のバンク内の前記第１及び第２の
内部電源発生回路が活性化し、前記メモリデバイス内の
共通内部電源電圧が前記第１の電圧より高い第２の電圧
未満で前記第１の電圧より高い時は、前記複数のバンク
内の第２の内部電源発生回路が活性化し、活性化状態に
あるバンク内の内部電源電圧が、第３の電圧未満の時
は、当該バンク内の前記第１及び第２の内部電源発生回
路が活性化することを特徴とするメモリデバイスを提供
することにより達成される。
とは異なる電圧を生成する内部電源発生回路を有するメ
モリデバイスにおいて、メモリセルアレイを有する複数
のバンクと、前記複数のバンク内にそれぞれ設けられた
少なくとも第１及び第２の内部電源発生回路とを有し、
前記メモリデバイス内の共通内部電源電圧が第１の電圧
未満の時は、前記複数のバンク内の前記第１及び第２の
内部電源発生回路が活性化し、前記メモリデバイス内の
共通内部電源電圧が前記第１の電圧より高い第２の電圧
未満で前記第１の電圧より高い時は、前記複数のバンク
内の第２の内部電源発生回路が活性化し、活性化状態に
あるバンク内の内部電源電圧が、第３の電圧未満の時
は、当該バンク内の前記第１及び第２の内部電源発生回
路が活性化することを特徴とするメモリデバイスを提供
することにより達成される。
【００１０】本発明によれば、電源投入時等に、メモリ
デバイス内の共通内部電源電圧が第１の電圧未満の時
は、複数のバンク内の第１及び第２の内部電源発生回路
が活性化して急速に共通内部電源電圧を上昇させ、メモ
リデバイス内の共通内部電源電圧が第１の電圧より高く
第２の電圧未満の時は、複数のバンク内の第２の内部電
源発生回路が活性化してリークによる内部電源電圧の低
下を補償する。更に、活性化状態にあるバンク内の内部
電源電圧が第３の電圧未満の時は、そのバンク内の第１
及び第２の内部電源発生回路が活性化して十分に内部電
源を駆動し、メモリデバイスを高速に動作させる。従っ
て、複数の内部電源発生回路をバンク毎に設け、内部電
源電圧レベル及び活性、非活性状態に応じて、動作させ
る内部電源発生回路の数を変更することにより、メモリ
デバイスを効率的に動作させる共に高集積化が可能とな
る。
デバイス内の共通内部電源電圧が第１の電圧未満の時
は、複数のバンク内の第１及び第２の内部電源発生回路
が活性化して急速に共通内部電源電圧を上昇させ、メモ
リデバイス内の共通内部電源電圧が第１の電圧より高く
第２の電圧未満の時は、複数のバンク内の第２の内部電
源発生回路が活性化してリークによる内部電源電圧の低
下を補償する。更に、活性化状態にあるバンク内の内部
電源電圧が第３の電圧未満の時は、そのバンク内の第１
及び第２の内部電源発生回路が活性化して十分に内部電
源を駆動し、メモリデバイスを高速に動作させる。従っ
て、複数の内部電源発生回路をバンク毎に設け、内部電
源電圧レベル及び活性、非活性状態に応じて、動作させ
る内部電源発生回路の数を変更することにより、メモリ
デバイスを効率的に動作させる共に高集積化が可能とな
る。
【００１１】また、上記の目的は、前記メモリデバイス
内の共通内部電源電圧が前記第１の電圧未満の時に、第
１の活性化信号を生成し、前記メモリデバイス内の共通
内部電源電圧が前記第１の電圧より高く第２の電圧未満
の時は、第２の活性化信号を生成する共通内部電源電圧
検出回路を有し、前記第１の活性化信号に応答して、前
記複数のバンク内の前記第１及び第２の内部電源発生回
路が活性化し、前記第２の活性化信号に応答して、前記
複数のバンク内の第２の内部電源発生回路が活性化する
ことを特徴とするメモリデバイスを提供することにより
達成される。
内の共通内部電源電圧が前記第１の電圧未満の時に、第
１の活性化信号を生成し、前記メモリデバイス内の共通
内部電源電圧が前記第１の電圧より高く第２の電圧未満
の時は、第２の活性化信号を生成する共通内部電源電圧
検出回路を有し、前記第１の活性化信号に応答して、前
記複数のバンク内の前記第１及び第２の内部電源発生回
路が活性化し、前記第２の活性化信号に応答して、前記
複数のバンク内の第２の内部電源発生回路が活性化する
ことを特徴とするメモリデバイスを提供することにより
達成される。
【００１２】本発明によれば、メモリデバイス内の共通
内部電源電圧が第１の電圧未満の時に、複数のバンク内
の第１及び第２の内部電源発生回路を活性化し、メモリ
デバイス内の共通内部電源電圧が第１の電圧より高く第
２の電圧未満の時は、複数のバンク内の第２の内部電源
発生回路が活性化する共通内部電源電圧検出回路を有す
るので、メモリデバイス内の共通内部電源電圧に対応し
て、動作する内部電源発生回路の数を変更し、リークに
よる内部電源電圧の低下を効率的に補償することができ
る。
内部電源電圧が第１の電圧未満の時に、複数のバンク内
の第１及び第２の内部電源発生回路を活性化し、メモリ
デバイス内の共通内部電源電圧が第１の電圧より高く第
２の電圧未満の時は、複数のバンク内の第２の内部電源
発生回路が活性化する共通内部電源電圧検出回路を有す
るので、メモリデバイス内の共通内部電源電圧に対応し
て、動作する内部電源発生回路の数を変更し、リークに
よる内部電源電圧の低下を効率的に補償することができ
る。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
【００１４】図１は、本発明の実施の形態のメモリデバ
イスのブロック図である。本実施の形態のメモリデバイ
ス、例えばＤＲＡＭは、ＢＡＮＫ０〜３の４バンク構成
であり、各バンクＢＡＮＫ０〜３はそれぞれ独立して動
作が可能である。
イスのブロック図である。本実施の形態のメモリデバイ
ス、例えばＤＲＡＭは、ＢＡＮＫ０〜３の４バンク構成
であり、各バンクＢＡＮＫ０〜３はそれぞれ独立して動
作が可能である。
【００１５】バンクＢＡＮＫ０には、メモリセルアレイ
６４、６８、センスアンプ６２、６９、行デコーダ６
３、６７、列デコーダ６１、７０、カウンタ回路１１、
１４、ポンプ回路１２、１５等が含まれており、それら
の回路の１組で１ブロックが構成される。従って、図１
の例では各バンクＢＡＮＫ０〜３は２ブロック構成であ
る。
６４、６８、センスアンプ６２、６９、行デコーダ６
３、６７、列デコーダ６１、７０、カウンタ回路１１、
１４、ポンプ回路１２、１５等が含まれており、それら
の回路の１組で１ブロックが構成される。従って、図１
の例では各バンクＢＡＮＫ０〜３は２ブロック構成であ
る。
【００１６】メモリセルアレイ６４は、ワード線ＷＬ及
びビット線ＢＬに接続されたセルトランジスタ６５とコ
ンデンサ６６とからなるメモリセルをマトリクス状に配
設し、行デコーダ６３及び列デコーダ６１で選択された
メモリセルに書き込み又は読み出しが行われる。他のバ
ンクＢＡＮＫ１〜３もバンクＢＡＮＫ０と同じ構成であ
る。
びビット線ＢＬに接続されたセルトランジスタ６５とコ
ンデンサ６６とからなるメモリセルをマトリクス状に配
設し、行デコーダ６３及び列デコーダ６１で選択された
メモリセルに書き込み又は読み出しが行われる。他のバ
ンクＢＡＮＫ１〜３もバンクＢＡＮＫ０と同じ構成であ
る。
【００１７】各バンクＢＡＮＫ０〜３は、それぞれのバ
ンクに供給される内部電源の電圧を監視するバンク用内
部電源電圧検出回路１３等を有する。更に、本実施の形
態のＤＲＡＭは、アクセスされるバンクをロウアドレス
信号をデコードして検出するバンクデコーダ５１、ＤＲ
ＡＭの中央部分で内部電源の電圧を監視する共通内部電
源電圧検出回路５２、内部電源発生回路であるポンプ回
路１２、１５等にクロック信号を供給する発振回路５３
等を有する。
ンクに供給される内部電源の電圧を監視するバンク用内
部電源電圧検出回路１３等を有する。更に、本実施の形
態のＤＲＡＭは、アクセスされるバンクをロウアドレス
信号をデコードして検出するバンクデコーダ５１、ＤＲ
ＡＭの中央部分で内部電源の電圧を監視する共通内部電
源電圧検出回路５２、内部電源発生回路であるポンプ回
路１２、１５等にクロック信号を供給する発振回路５３
等を有する。
【００１８】図２は、本発明の実施の形態のＤＲＡＭの
ポンプ回路１２、１５等の接続関係を示す回路図であ
る。各バンクＢＡＮＫ０〜３のポンプ回路１２、１５、
２２、２５、３２、３５、４２、４５には外部電源電圧
Ｖｃｃが供給され、昇圧された内部電源電圧Ｖｐｐが生
成される。各バンクＢＡＮＫ０〜３にはポンプ回路１
２、１５等が２個づつ含まれ、それぞれのポンプ回路１
２、１５等は、図１に示したメモリセルアレイ６４、６
８等の近くに配置される。これにより、各ポンプ回路１
２、１５等は、メモリセルアレイ６４、６８等への内部
電源電圧Ｖｐｐに低インピーダンスで電流を供給するこ
とができる。
ポンプ回路１２、１５等の接続関係を示す回路図であ
る。各バンクＢＡＮＫ０〜３のポンプ回路１２、１５、
２２、２５、３２、３５、４２、４５には外部電源電圧
Ｖｃｃが供給され、昇圧された内部電源電圧Ｖｐｐが生
成される。各バンクＢＡＮＫ０〜３にはポンプ回路１
２、１５等が２個づつ含まれ、それぞれのポンプ回路１
２、１５等は、図１に示したメモリセルアレイ６４、６
８等の近くに配置される。これにより、各ポンプ回路１
２、１５等は、メモリセルアレイ６４、６８等への内部
電源電圧Ｖｐｐに低インピーダンスで電流を供給するこ
とができる。
【００１９】また、ポンプ回路１２、１５等は内部電源
線に共通に接続されているので、内部電源電圧Ｖｐｐを
ポンプ回路１２、１５等が含まれるバンクに供給すると
共に、例えば、ＤＲＡＭの非活性時において、リークに
より低下した他のバンクの内部電源電圧Ｖｐｐを補償す
ることも可能である。この場合、内部電源電圧Ｖｐｐ
は、共通内部電源電圧検出回路５２及びバンク用内部電
源電圧検出回路１３、２３、３３、４３により、その電
圧変動が監視される。
線に共通に接続されているので、内部電源電圧Ｖｐｐを
ポンプ回路１２、１５等が含まれるバンクに供給すると
共に、例えば、ＤＲＡＭの非活性時において、リークに
より低下した他のバンクの内部電源電圧Ｖｐｐを補償す
ることも可能である。この場合、内部電源電圧Ｖｐｐ
は、共通内部電源電圧検出回路５２及びバンク用内部電
源電圧検出回路１３、２３、３３、４３により、その電
圧変動が監視される。
【００２０】共通内部電源電圧検出回路５２は、２つの
しきい値電圧ＬＶ及びＭＶ（ＬＶ＜ＭＶ）と内部電源電
圧Ｖｐｐとを比較する電圧比較器で、ＤＲＡＭのほぼ中
央部分に配置され、主に全体的な内部電源電圧Ｖｐｐの
低下を監視する。
しきい値電圧ＬＶ及びＭＶ（ＬＶ＜ＭＶ）と内部電源電
圧Ｖｐｐとを比較する電圧比較器で、ＤＲＡＭのほぼ中
央部分に配置され、主に全体的な内部電源電圧Ｖｐｐの
低下を監視する。
【００２１】共通内部電源電圧検出回路５２は、内部電
源電圧Ｖｐｐがしきい値電圧ＭＶより低下すると検出信
号ＶＰＭをＨレベルとし、内部電源電圧Ｖｐｐが更にし
きい値電圧ＬＶより低下すると検出信号ＶＰＬをＨレベ
ルとする。
源電圧Ｖｐｐがしきい値電圧ＭＶより低下すると検出信
号ＶＰＭをＨレベルとし、内部電源電圧Ｖｐｐが更にし
きい値電圧ＬＶより低下すると検出信号ＶＰＬをＨレベ
ルとする。
【００２２】発振回路５３は、共通内部電源電圧検出回
路５２から検出信号ＶＰＭ、ＶＰＬが入力され、検出信
号ＶＰＭのＨレベルに応答して発振信号ＯＳＭを出力
し、４つのポンプ回路１２、２２、３２、４２を動作さ
せる。また、検出信号ＶＰＬのＨレベルに応答して発振
信号ＯＳＳを出力し、更に４つのポンプ回路１５、２
５、３５、４５を動作させる。この場合、前者の４つの
ポンプ回路（内部電源電圧発生回路）１２、２２、３
２、４２は、各バンクＢＡＮＫ０〜３内で上部、下部上
部、下部と配置され、全体のリーク電流による内部電源
電圧Ｖｐｐの低下を効率的に補償する。
路５２から検出信号ＶＰＭ、ＶＰＬが入力され、検出信
号ＶＰＭのＨレベルに応答して発振信号ＯＳＭを出力
し、４つのポンプ回路１２、２２、３２、４２を動作さ
せる。また、検出信号ＶＰＬのＨレベルに応答して発振
信号ＯＳＳを出力し、更に４つのポンプ回路１５、２
５、３５、４５を動作させる。この場合、前者の４つの
ポンプ回路（内部電源電圧発生回路）１２、２２、３
２、４２は、各バンクＢＡＮＫ０〜３内で上部、下部上
部、下部と配置され、全体のリーク電流による内部電源
電圧Ｖｐｐの低下を効率的に補償する。
【００２３】即ち、電源投入時は、内部電源電圧Ｖｐｐ
はしきい値電圧ＬＶ以下となっているため、共通内部電
源電圧検出回路５２は、８つのポンプ回路をすべて動作
させて、内部電源電圧Ｖｐｐを急速に上昇させる。
はしきい値電圧ＬＶ以下となっているため、共通内部電
源電圧検出回路５２は、８つのポンプ回路をすべて動作
させて、内部電源電圧Ｖｐｐを急速に上昇させる。
【００２４】そして、内部電源電圧Ｖｐｐが上昇してし
きい値電圧ＬＶより大きくなると、一部のポンプ回路、
例えば、各バンクから１個づつ合計４つのポンプ回路１
２、２２、３２、４２を動作させる。内部電源電圧Ｖｐ
ｐが更に上昇してしきい値電圧ＭＶより大きくなると、
全てのポンプ回路の動作を停止してＤＲＡＭの消費電力
を低減する。そして、非活性状態の内部電源電圧Ｖｐｐ
がしきい値電圧ＭＶ以下となると、再度一部のポンプ回
路１２、２２、３２、４２を動作させてリークによる電
圧低下を補償する。
きい値電圧ＬＶより大きくなると、一部のポンプ回路、
例えば、各バンクから１個づつ合計４つのポンプ回路１
２、２２、３２、４２を動作させる。内部電源電圧Ｖｐ
ｐが更に上昇してしきい値電圧ＭＶより大きくなると、
全てのポンプ回路の動作を停止してＤＲＡＭの消費電力
を低減する。そして、非活性状態の内部電源電圧Ｖｐｐ
がしきい値電圧ＭＶ以下となると、再度一部のポンプ回
路１２、２２、３２、４２を動作させてリークによる電
圧低下を補償する。
【００２５】このように、本実施の形態のＤＲＡＭで
は、非活性状態のリーク電流による内部電源電圧Ｖｐｐ
の低下を、少数のポンプ回路を動作させて補償してお
り、従来のように、リーク電流の補償のための専用のサ
ブポンプ回路を設ける必要がない。従って、サブポンプ
回路のための回路面積が必要なくなり、ＤＲＡＭの高集
積化が可能となる。
は、非活性状態のリーク電流による内部電源電圧Ｖｐｐ
の低下を、少数のポンプ回路を動作させて補償してお
り、従来のように、リーク電流の補償のための専用のサ
ブポンプ回路を設ける必要がない。従って、サブポンプ
回路のための回路面積が必要なくなり、ＤＲＡＭの高集
積化が可能となる。
【００２６】なお、本実施の形態では、しきい値電圧を
２つ設け、また、動作させるポンプ回路の数を４個と８
個の２段階としたが、しきい値電圧を更に細かく設定
し、かつ、動作させるポンプ回路の数を１個、２個、４
個等と、細かく変更することも可能である。このように
すれば、セルトランジスタの動作を保証する内部電源電
圧Ｖｐｐを確保しつつ、ＤＲＡＭの消費電力を更に低減
することが可能である。
２つ設け、また、動作させるポンプ回路の数を４個と８
個の２段階としたが、しきい値電圧を更に細かく設定
し、かつ、動作させるポンプ回路の数を１個、２個、４
個等と、細かく変更することも可能である。このように
すれば、セルトランジスタの動作を保証する内部電源電
圧Ｖｐｐを確保しつつ、ＤＲＡＭの消費電力を更に低減
することが可能である。
【００２７】一方、バンク用内部電源電圧検出回路１
３、２３、３３、４３は、しきい値電圧ＨＶ（ＭＶ＜Ｈ
Ｖ）と内部電源電圧Ｖｐｐとを比較する電圧比較器で、
各バンクＢＡＮＫ０〜３に１個ずつ設置され、各バンク
ＢＡＮＫ０〜３内の内部電源電圧Ｖｐｐを監視する。
３、２３、３３、４３は、しきい値電圧ＨＶ（ＭＶ＜Ｈ
Ｖ）と内部電源電圧Ｖｐｐとを比較する電圧比較器で、
各バンクＢＡＮＫ０〜３に１個ずつ設置され、各バンク
ＢＡＮＫ０〜３内の内部電源電圧Ｖｐｐを監視する。
【００２８】バンク用内部電源電圧検出回路１３等は、
内部電源電圧Ｖｐｐがしきい値電圧ＨＶ以下になると、
検出信号ＶＰＨを出力する。この検出信号ＶＰＨに応答
して、バンク内の２つの内部電圧発生回路１２、１５等
を活性化し、内部電源電圧Ｖｐｐの昇圧動作を行わせ
る。これにより各バンクＢＡＮＫ０〜３の内部電源電圧
Ｖｐｐを高く維持することができ、バンク内のメモリの
高速動作を保証することができる。
内部電源電圧Ｖｐｐがしきい値電圧ＨＶ以下になると、
検出信号ＶＰＨを出力する。この検出信号ＶＰＨに応答
して、バンク内の２つの内部電圧発生回路１２、１５等
を活性化し、内部電源電圧Ｖｐｐの昇圧動作を行わせ
る。これにより各バンクＢＡＮＫ０〜３の内部電源電圧
Ｖｐｐを高く維持することができ、バンク内のメモリの
高速動作を保証することができる。
【００２９】また、バンク用内部電源電圧検出回路１３
等は、バンク用内部電源電圧検出回路１３自体の消費電
力を低減するため、そのバンクが活性化された時だけ比
較動作を行う。即ち、バンク用内部電源電圧検出回路１
３等には、ロウアドレスをデコードするバンクデコーダ
５１からバンク活性化信号ＢＫ０〜ＢＫ３が入力され、
バンク活性化信号ＢＫ０〜ＢＫ３が入力された時だけバ
ンク内の内部電源電圧Ｖｐｐの電圧をチェックする。
等は、バンク用内部電源電圧検出回路１３自体の消費電
力を低減するため、そのバンクが活性化された時だけ比
較動作を行う。即ち、バンク用内部電源電圧検出回路１
３等には、ロウアドレスをデコードするバンクデコーダ
５１からバンク活性化信号ＢＫ０〜ＢＫ３が入力され、
バンク活性化信号ＢＫ０〜ＢＫ３が入力された時だけバ
ンク内の内部電源電圧Ｖｐｐの電圧をチェックする。
【００３０】発振回路５３の発振信号ＯＳＭ又はＯＳ
Ｓ、及びバンク用内部電源電圧検出回路１３等の検出信
号ＶＰＨは、カウンタ回路１１、１４、２１、２４、３
１、３４、４１、４４に入力される。カウンタ回路１１
等はそれらの信号を合成し、ポンプ回路１２等を動作さ
せるためのクロック信号ＣＬＫを出力する。
Ｓ、及びバンク用内部電源電圧検出回路１３等の検出信
号ＶＰＨは、カウンタ回路１１、１４、２１、２４、３
１、３４、４１、４４に入力される。カウンタ回路１１
等はそれらの信号を合成し、ポンプ回路１２等を動作さ
せるためのクロック信号ＣＬＫを出力する。
【００３１】ポンプ回路１２等は、クロック信号ＣＬＫ
が入力されると、昇圧動作を行い、外部電源電圧Ｖｃｃ
のほぼ２倍の内部電源電圧Ｖｐｐを生成し、ロウデコー
ダ６３の内部回路に供給する。また、バンクデコーダ５
１は、アドレス信号Ａｄｄの行アドレスからバンク活性
化信号ＢＫ０〜ＢＫ３を生成し、各バンク用内部電源電
圧検出回路１３等に出力する。バンク用内部電源電圧検
出回路１３等は、バンク活性化信号ＢＫ０〜３に応答し
て、１回だけ内部電源電圧Ｖｐｐをチェックし、内部電
源電圧Ｖｐｐが低下していれば、バンク内のポンプ回路
１２、１５を１回だけ駆動する。
が入力されると、昇圧動作を行い、外部電源電圧Ｖｃｃ
のほぼ２倍の内部電源電圧Ｖｐｐを生成し、ロウデコー
ダ６３の内部回路に供給する。また、バンクデコーダ５
１は、アドレス信号Ａｄｄの行アドレスからバンク活性
化信号ＢＫ０〜ＢＫ３を生成し、各バンク用内部電源電
圧検出回路１３等に出力する。バンク用内部電源電圧検
出回路１３等は、バンク活性化信号ＢＫ０〜３に応答し
て、１回だけ内部電源電圧Ｖｐｐをチェックし、内部電
源電圧Ｖｐｐが低下していれば、バンク内のポンプ回路
１２、１５を１回だけ駆動する。
【００３２】図３は、本発明の実施の形態の共通内部電
源電圧検出回路５２及びポンプ回路１２等の動作説明図
である。共通内部電源電圧検出回路５２は、ＤＲＡＭの
ほぼ中央部分に設置され、各バンクＢＡＮＫ０〜３の活
性、非活性に関わらず内部電源電圧Ｖｐｐを監視し、検
出信号ＶＰＭ及びＶＰＬを出力する。
源電圧検出回路５２及びポンプ回路１２等の動作説明図
である。共通内部電源電圧検出回路５２は、ＤＲＡＭの
ほぼ中央部分に設置され、各バンクＢＡＮＫ０〜３の活
性、非活性に関わらず内部電源電圧Ｖｐｐを監視し、検
出信号ＶＰＭ及びＶＰＬを出力する。
【００３３】共通内部電源電圧検出回路５２は、前述の
ように、２つのしきい値電圧ＬＶとＭＶ（ＬＶ＜ＭＶ）
を有する電圧比較器で、内部電源電圧Ｖｐｐがしきい値
電圧ＭＶより大きい場合は、検出信号ＶＰＭ、ＶＰＬは
共にＬレベルである。この場合は、非活性状態における
内部電源電圧Ｖｐｐは十分に確保されているので、すべ
てのポンプ回路は動作しない。
ように、２つのしきい値電圧ＬＶとＭＶ（ＬＶ＜ＭＶ）
を有する電圧比較器で、内部電源電圧Ｖｐｐがしきい値
電圧ＭＶより大きい場合は、検出信号ＶＰＭ、ＶＰＬは
共にＬレベルである。この場合は、非活性状態における
内部電源電圧Ｖｐｐは十分に確保されているので、すべ
てのポンプ回路は動作しない。
【００３４】内部電源電圧Ｖｐｐがしきい値電圧ＭＶ以
下となると、検出信号ＶＰＭがＨレベルとなる。検出信
号ＶＰＭのＨレベル信号は、発振回路５３の発振動作を
開始させ、発振信号ＯＳＭをカウンタ回路１１、２１、
３１、４１を介してポンプ回路１２、２２、３２、４２
に送るので、各バンク内の一方の内部電源発生回路が動
作する。即ち、この場合は、非活性状態のリーク電流を
４個のポンプ回路１２、２２、３２、４２で補償する。
下となると、検出信号ＶＰＭがＨレベルとなる。検出信
号ＶＰＭのＨレベル信号は、発振回路５３の発振動作を
開始させ、発振信号ＯＳＭをカウンタ回路１１、２１、
３１、４１を介してポンプ回路１２、２２、３２、４２
に送るので、各バンク内の一方の内部電源発生回路が動
作する。即ち、この場合は、非活性状態のリーク電流を
４個のポンプ回路１２、２２、３２、４２で補償する。
【００３５】一方、電源投入時又は非常時等の場合に内
部電源電圧Ｖｐｐがしきい値電圧ＬＶ以下となると、検
出信号ＶＰＭと共に検出信号ＶＰＬもＨレベルとなる。
検出信号ＶＰＬのＨレベル信号は、発振回路５３内のス
イッチを切り替え、発振信号ＯＳＳをカウンタ回路１
４、２４、３４、４４を介してポンプ回路１５、２５、
３５、４５に送るので、各バンクのすべての内部電源発
生回路（ポンプ回路）が動作する。
部電源電圧Ｖｐｐがしきい値電圧ＬＶ以下となると、検
出信号ＶＰＭと共に検出信号ＶＰＬもＨレベルとなる。
検出信号ＶＰＬのＨレベル信号は、発振回路５３内のス
イッチを切り替え、発振信号ＯＳＳをカウンタ回路１
４、２４、３４、４４を介してポンプ回路１５、２５、
３５、４５に送るので、各バンクのすべての内部電源発
生回路（ポンプ回路）が動作する。
【００３６】図４は、本発明の実施の形態のバンク用内
部電源電圧検出回路１３等及びポンプ回路１２等の動作
説明図である。バンク用内部電源電圧検出回路１３等
は、各バンクＢＡＮＫ０〜３に１つずつ設置され、各バ
ンクＢＡＮＫ０〜３の活性時に内部電源電圧Ｖｐｐを監
視して検出信号ＶＰＨを出力する。
部電源電圧検出回路１３等及びポンプ回路１２等の動作
説明図である。バンク用内部電源電圧検出回路１３等
は、各バンクＢＡＮＫ０〜３に１つずつ設置され、各バ
ンクＢＡＮＫ０〜３の活性時に内部電源電圧Ｖｐｐを監
視して検出信号ＶＰＨを出力する。
【００３７】バンク用内部電源電圧検出回路１３等は、
前述のように、しきい値電圧ＨＶ（ＭＶ＜ＨＶ）を有す
る電圧比較器で、内部電源電圧Ｖｐｐがしきい値電圧Ｈ
Ｖより大きい場合は、検出信号ＶＰＨはＬレベルであ
る。この場合は、活性状態においても内部電源電圧Ｖｐ
ｐは十分に確保されているので、ポンプ回路は動作しな
い。
前述のように、しきい値電圧ＨＶ（ＭＶ＜ＨＶ）を有す
る電圧比較器で、内部電源電圧Ｖｐｐがしきい値電圧Ｈ
Ｖより大きい場合は、検出信号ＶＰＨはＬレベルであ
る。この場合は、活性状態においても内部電源電圧Ｖｐ
ｐは十分に確保されているので、ポンプ回路は動作しな
い。
【００３８】内部電源電圧Ｖｐｐがしきい値電圧ＨＶ以
下となると、検出信号ＶＰＨのＨレベル信号が出力され
る。検出信号ＶＰＨは、同じバンク内（例えばバンクＢ
ＡＮＫ０）のカウンタ回路１１、１４を介してポンプ回
路１２、１５に送られ、活性化されたバンクＢＡＮＫ０
内の２個のポンプ回路１２、１５を動作させる。即ち、
この場合は、活性化状態のバンク内における内部電源電
圧Ｖｐｐのレベルをメモリの正常動作を実現できるレベ
ルに維持するため、バンク内の２つのポンプ回路を動作
させ、バンク内の内部電源電圧Ｖｐｐに対し低インピー
ダンスで昇圧のための電流を供給する。
下となると、検出信号ＶＰＨのＨレベル信号が出力され
る。検出信号ＶＰＨは、同じバンク内（例えばバンクＢ
ＡＮＫ０）のカウンタ回路１１、１４を介してポンプ回
路１２、１５に送られ、活性化されたバンクＢＡＮＫ０
内の２個のポンプ回路１２、１５を動作させる。即ち、
この場合は、活性化状態のバンク内における内部電源電
圧Ｖｐｐのレベルをメモリの正常動作を実現できるレベ
ルに維持するため、バンク内の２つのポンプ回路を動作
させ、バンク内の内部電源電圧Ｖｐｐに対し低インピー
ダンスで昇圧のための電流を供給する。
【００３９】なお、共通内部電源電圧検出回路５２とバ
ンク用内部電源電圧検出回路１３等はそれぞれ独立に動
作するので、活性化時に内部電源電圧Ｖｐｐがしきい値
電圧ＭＶ以下となった場合は、活性化されたバンクの２
個のポンプ回路と、活性化されていないバンクの一方の
ポンプ回路が同時の動作することも起こり得る。また、
本実施の形態では、共通内部電源電圧検出回路５２のし
きい値ＭＶをバンク用内部電源電圧検出回路１３等のし
きい値ＨＶより低く設定したが、しきい値ＭＶをしきい
値ＨＶと等しく設定してもよい。この場合は、非活性状
態でも十分に高い内部電源電圧Ｖｐｐが保証され、ＤＲ
ＡＭの信頼性を更に向上させることができる。
ンク用内部電源電圧検出回路１３等はそれぞれ独立に動
作するので、活性化時に内部電源電圧Ｖｐｐがしきい値
電圧ＭＶ以下となった場合は、活性化されたバンクの２
個のポンプ回路と、活性化されていないバンクの一方の
ポンプ回路が同時の動作することも起こり得る。また、
本実施の形態では、共通内部電源電圧検出回路５２のし
きい値ＭＶをバンク用内部電源電圧検出回路１３等のし
きい値ＨＶより低く設定したが、しきい値ＭＶをしきい
値ＨＶと等しく設定してもよい。この場合は、非活性状
態でも十分に高い内部電源電圧Ｖｐｐが保証され、ＤＲ
ＡＭの信頼性を更に向上させることができる。
【００４０】図５は、本発明の実施の形態の共通内部電
源電圧検出回路５２の概略の回路図である。共通内部電
源電圧検出回路５２は、Ｐチャンネルトランジスタ１０
３、１０４、Ｎチャンネルトランジスタ１０５、１０
６、１０７で構成される差動増幅器１０８、Ｐチャンネ
ルトランジスタ１１３、１１４、Ｎチャンネルトランジ
スタ１１５、１１６、１１７で構成される差動増幅器１
１８、抵抗１００、１０１、１０２、インバータ１０
９、１１９で構成される。
源電圧検出回路５２の概略の回路図である。共通内部電
源電圧検出回路５２は、Ｐチャンネルトランジスタ１０
３、１０４、Ｎチャンネルトランジスタ１０５、１０
６、１０７で構成される差動増幅器１０８、Ｐチャンネ
ルトランジスタ１１３、１１４、Ｎチャンネルトランジ
スタ１１５、１１６、１１７で構成される差動増幅器１
１８、抵抗１００、１０１、１０２、インバータ１０
９、１１９で構成される。
【００４１】内部電源電圧Ｖｐｐは、抵抗１００、１０
１、１０２で分圧されて、差動増幅器１０８、１１８に
入力される。差動増幅器１１８のＮチャンネルトランジ
スタ１１５のゲートに入力された電圧は、Ｎチャンネル
トランジスタ１１６のゲートに入力されている比較電圧
Ｒｅｆと比較される。従って、内部電源電圧Ｖｐｐがし
きい値ＭＶまで低下すると、Ｎチャンネルトランジスタ
１１６のドレインがＬレベルとなり、その信号がインバ
ータ１１９で反転されて検出信号ＶＰＭをＨレベルとす
る。
１、１０２で分圧されて、差動増幅器１０８、１１８に
入力される。差動増幅器１１８のＮチャンネルトランジ
スタ１１５のゲートに入力された電圧は、Ｎチャンネル
トランジスタ１１６のゲートに入力されている比較電圧
Ｒｅｆと比較される。従って、内部電源電圧Ｖｐｐがし
きい値ＭＶまで低下すると、Ｎチャンネルトランジスタ
１１６のドレインがＬレベルとなり、その信号がインバ
ータ１１９で反転されて検出信号ＶＰＭをＨレベルとす
る。
【００４２】また、差動増幅器１０８のＮチャンネルト
ランジスタ１０５のゲートに入力された電圧は、Ｎチャ
ンネルトランジスタ１０６のゲートに入力されている比
較電圧Ｒｅｆと比較される。従って、内部電源電圧Ｖｐ
ｐが更にしきい値ＬＶまで低下すると、Ｎチャンネルト
ランジスタ１０６のドレインがＬレベルとなり、その信
号がインバータ１０９で反転されて検出信号ＶＰＬをＨ
レベルとする。この場合、しきい値ＬＶ、ＭＶに対応す
る電圧は、抵抗１００、１０１、１０２の比で設定され
る。
ランジスタ１０５のゲートに入力された電圧は、Ｎチャ
ンネルトランジスタ１０６のゲートに入力されている比
較電圧Ｒｅｆと比較される。従って、内部電源電圧Ｖｐ
ｐが更にしきい値ＬＶまで低下すると、Ｎチャンネルト
ランジスタ１０６のドレインがＬレベルとなり、その信
号がインバータ１０９で反転されて検出信号ＶＰＬをＨ
レベルとする。この場合、しきい値ＬＶ、ＭＶに対応す
る電圧は、抵抗１００、１０１、１０２の比で設定され
る。
【００４３】図６は、本発明の実施の形態のバンク用内
部電源電圧検出回路１３の概略の回路図である。バンク
用内部電源電圧検出回路１３は、インバータ１２０、１
２１、１２２、１２３とコンデンサ１２４、１２５、１
２６で構成される遅延回路１４４、ＮＯＲ回路１２７、
１２８で構成されるラッチ回路１４５、インバータ１２
９、１３０、１４１、１４２、１４３、抵抗１３１、１
３２、Ｎチャンネルトランジスタ１３３、及びＰチャン
ネルトランジスタ１３４、１３５、１３７、１３８とＮ
チャンネルトランジスタ１３６、１３９、１４０とで構
成される差動増幅器１４６を有する。
部電源電圧検出回路１３の概略の回路図である。バンク
用内部電源電圧検出回路１３は、インバータ１２０、１
２１、１２２、１２３とコンデンサ１２４、１２５、１
２６で構成される遅延回路１４４、ＮＯＲ回路１２７、
１２８で構成されるラッチ回路１４５、インバータ１２
９、１３０、１４１、１４２、１４３、抵抗１３１、１
３２、Ｎチャンネルトランジスタ１３３、及びＰチャン
ネルトランジスタ１３４、１３５、１３７、１３８とＮ
チャンネルトランジスタ１３６、１３９、１４０とで構
成される差動増幅器１４６を有する。
【００４４】バンクデコーダ５１から出力されるバンク
活性化信号ＢＫ０〜ＢＫ３が入力されると、ラッチ回路
１４５がセットされ、ＮＯＲ回路１２７の出力はＬレベ
ルとなり、インバータ１３０の出力はＨレベルとなる。
インバータ１３０のＨレベル信号は、Ｎチャンネルトラ
ンジスタ１３３、１４０を導通させ、差動増幅器１４６
の比較動作を開始させる。
活性化信号ＢＫ０〜ＢＫ３が入力されると、ラッチ回路
１４５がセットされ、ＮＯＲ回路１２７の出力はＬレベ
ルとなり、インバータ１３０の出力はＨレベルとなる。
インバータ１３０のＨレベル信号は、Ｎチャンネルトラ
ンジスタ１３３、１４０を導通させ、差動増幅器１４６
の比較動作を開始させる。
【００４５】内部電源電圧Ｖｐｐは、抵抗１３１、１３
２で分圧されて差動増幅器１４６のＮチャンネルトラン
ジスタ１３６のゲートに入力される。一方、差動増幅器
１４６のＮチャンネルトランジスタ１３９のゲートに
は、比較電圧Ｒｅｆが入力される。従って、内部電源電
圧Ｖｐｐがしきい値ＨＶまで低下すると、Ｎチャンネル
トランジスタ１３９のドレインがＬレベルとなり、その
信号がインバータ１４１，１４２、１４３で反転されて
検出信号ＶＰＨをＨレベルとする。この場合、しきい値
ＨＶに対応する電圧は、抵抗１３１、１３２の比で設定
される。
２で分圧されて差動増幅器１４６のＮチャンネルトラン
ジスタ１３６のゲートに入力される。一方、差動増幅器
１４６のＮチャンネルトランジスタ１３９のゲートに
は、比較電圧Ｒｅｆが入力される。従って、内部電源電
圧Ｖｐｐがしきい値ＨＶまで低下すると、Ｎチャンネル
トランジスタ１３９のドレインがＬレベルとなり、その
信号がインバータ１４１，１４２、１４３で反転されて
検出信号ＶＰＨをＨレベルとする。この場合、しきい値
ＨＶに対応する電圧は、抵抗１３１、１３２の比で設定
される。
【００４６】一方、インバータ１４２の出力信号は、イ
ンバータ１２９で反転されてＮＯＲ回路１２８に入力さ
れ、ラッチ回路１４５をリセットして差動増幅器１４６
の比較動作を終了させる。また、バンク活性化信号ＢＫ
０〜ＢＫ３も、遅延回路１４４で定まる所定時間後にＮ
ＯＲ回路１２８に入力され、ラッチ回路１４５をリセッ
トする。従って、図６のバンク用の内部電源電圧検出回
路１３は、ローアドレスに対するデコード動作毎に１回
だけバンク内の内部電源電圧Ｖｐｐの電圧の低下をチェ
ックする。遅延回路１４４の遅延時間の間にＶｐｐの低
下が検出されれば、検出信号ＶＰＨが１パルス出力され
る。これにより、差動増幅器１４６の比較動作は内部電
源電圧Ｖｐｐの低下を招くワード線駆動などのロウ系の
動作の頻度に応じて行われ、最適のタイミングで内部電
源電圧Ｖｐｐの低下を検出する。
ンバータ１２９で反転されてＮＯＲ回路１２８に入力さ
れ、ラッチ回路１４５をリセットして差動増幅器１４６
の比較動作を終了させる。また、バンク活性化信号ＢＫ
０〜ＢＫ３も、遅延回路１４４で定まる所定時間後にＮ
ＯＲ回路１２８に入力され、ラッチ回路１４５をリセッ
トする。従って、図６のバンク用の内部電源電圧検出回
路１３は、ローアドレスに対するデコード動作毎に１回
だけバンク内の内部電源電圧Ｖｐｐの電圧の低下をチェ
ックする。遅延回路１４４の遅延時間の間にＶｐｐの低
下が検出されれば、検出信号ＶＰＨが１パルス出力され
る。これにより、差動増幅器１４６の比較動作は内部電
源電圧Ｖｐｐの低下を招くワード線駆動などのロウ系の
動作の頻度に応じて行われ、最適のタイミングで内部電
源電圧Ｖｐｐの低下を検出する。
【００４７】図７は、本発明の実施の形態の発振回路５
３の概略の回路図である。発振回路５３は、リングオシ
レータ１５０、Ｐチャンネルトランジスタ１５２とＮチ
ャンネルトランジスタ１５３で構成されるトランスファ
ゲート１５４、インバータ１５１を有する。
３の概略の回路図である。発振回路５３は、リングオシ
レータ１５０、Ｐチャンネルトランジスタ１５２とＮチ
ャンネルトランジスタ１５３で構成されるトランスファ
ゲート１５４、インバータ１５１を有する。
【００４８】発振回路５３は、内部電源電圧Ｖｐｐがし
きい値ＭＶまで低下し、共通内部電源電圧検出回路５２
からの検出信号ＶＰＭがＨレベルとなると、リングオシ
レータ１５０が発振を開始し、発振信号ＯＳＭを出力し
て各バンク内の一方のポンプ回路１２、２２、３２、４
２（合計４個のポンプ回路）を動作させる。この時点で
は検出信号ＶＰＬはＬレベルとなっており、トランスフ
ァゲート１５４は導通しない。
きい値ＭＶまで低下し、共通内部電源電圧検出回路５２
からの検出信号ＶＰＭがＨレベルとなると、リングオシ
レータ１５０が発振を開始し、発振信号ＯＳＭを出力し
て各バンク内の一方のポンプ回路１２、２２、３２、４
２（合計４個のポンプ回路）を動作させる。この時点で
は検出信号ＶＰＬはＬレベルとなっており、トランスフ
ァゲート１５４は導通しない。
【００４９】一方、内部電源電圧Ｖｐｐがしきい値ＬＶ
まで低下し、共通内部電源電圧検出回路５２からの検出
信号ＶＰＬがＨレベルとなると、トランスファゲート１
５４は導通状態となる。このため、発振信号ＯＳＳも出
力され、更に各バンク内の他方のポンプ回路１５、２
５、３５、４５（合計４個）を動作させる。その結果、
各バンク内の両方のポンプ回路が動作し、全体で８個の
ポンプ回路が動作する。
まで低下し、共通内部電源電圧検出回路５２からの検出
信号ＶＰＬがＨレベルとなると、トランスファゲート１
５４は導通状態となる。このため、発振信号ＯＳＳも出
力され、更に各バンク内の他方のポンプ回路１５、２
５、３５、４５（合計４個）を動作させる。その結果、
各バンク内の両方のポンプ回路が動作し、全体で８個の
ポンプ回路が動作する。
【００５０】図８は、本発明の実施の形態のカウンタ回
路１１の概略の回路図である。カウンタ回路１１は、イ
ンバータ１６０、１６１、１６２とコンデンサ１６３、
１６４で構成される遅延回路１６８、ＮＯＲ回路１６
５、１６６、カウンタ１６７を有する。
路１１の概略の回路図である。カウンタ回路１１は、イ
ンバータ１６０、１６１、１６２とコンデンサ１６３、
１６４で構成される遅延回路１６８、ＮＯＲ回路１６
５、１６６、カウンタ１６７を有する。
【００５１】遅延回路１６８のインバータ１６０には、
発振回路５３から出力される発振信号ＯＳＭが入力され
る。インバータ１６０に入力された発振信号ＯＳＭは、
所定の遅延時間の遅れを生じ、更にインバータ１６２で
反転してＮＯＲ回路１６５に入力される。ＮＯＲ回路１
６５には、発振信号ＯＳＭも入力されており、発振信号
ＯＳＭの立ち下がりのタイミングで遅延回路１６８の遅
延時間の相当するパルス信号を生成し、ＮＯＲ回路１６
６に出力する。
発振回路５３から出力される発振信号ＯＳＭが入力され
る。インバータ１６０に入力された発振信号ＯＳＭは、
所定の遅延時間の遅れを生じ、更にインバータ１６２で
反転してＮＯＲ回路１６５に入力される。ＮＯＲ回路１
６５には、発振信号ＯＳＭも入力されており、発振信号
ＯＳＭの立ち下がりのタイミングで遅延回路１６８の遅
延時間の相当するパルス信号を生成し、ＮＯＲ回路１６
６に出力する。
【００５２】ＮＯＲ回路１６６は、ＮＯＲ回路１６５の
出力信号と、バンク用内部電源電圧検出回路１３から出
力される検出信号ＶＰＨを合成し、合成信号をカウンタ
１６７に出力する。カウンタ１６７は、その合成信号を
ポンプ回路１２を動作させる周波数に分周し、クロック
信号ＣＬＫをポンプ回路１２に出力する。
出力信号と、バンク用内部電源電圧検出回路１３から出
力される検出信号ＶＰＨを合成し、合成信号をカウンタ
１６７に出力する。カウンタ１６７は、その合成信号を
ポンプ回路１２を動作させる周波数に分周し、クロック
信号ＣＬＫをポンプ回路１２に出力する。
【００５３】図９は、本発明の実施の形態のポンプ回路
１２の概略の回路図である。ポンプ回路１２は、Ｎチャ
ンネルトランジスタ１７３、１７４、１７６、１７８、
Ｐチャンネルトランジスタ１７５、１７７、コンデンサ
１７１、１７２、１７９、１８０、インバータ１７０を
有する。
１２の概略の回路図である。ポンプ回路１２は、Ｎチャ
ンネルトランジスタ１７３、１７４、１７６、１７８、
Ｐチャンネルトランジスタ１７５、１７７、コンデンサ
１７１、１７２、１７９、１８０、インバータ１７０を
有する。
【００５４】Ｎチャンネルトランジスタ１７３、１７
４、１７６、１７８のドレインには外部電源電圧Ｖｃｃ
が入力され、Ｐチャンネルトランジスタ１７５、１７７
のソースから、外部電源電圧Ｖｃｃのほぼ２倍に昇圧さ
れた内部電源電圧Ｖｐｐが出力される。
４、１７６、１７８のドレインには外部電源電圧Ｖｃｃ
が入力され、Ｐチャンネルトランジスタ１７５、１７７
のソースから、外部電源電圧Ｖｃｃのほぼ２倍に昇圧さ
れた内部電源電圧Ｖｐｐが出力される。
【００５５】先ず、ポンプ回路１２の右側の動作につい
て説明する。前述したカウンタ回路１１から出力される
クロック信号ＣＬＫは、インバータ１７０で反転されて
反転クロック信号ＣＬＫＢとなる。まず、クロック信号
ＣＬＫが立ち下がる時、反転クロック信号ＣＬＫＢの立
ち上がりエッジは、コンデンサ１７１を介してノードｎ
１７１の電圧を上昇させる。このため、Ｎチャンネルト
ランジスタ１７８は十分導通し、ノードｎ１７９は外部
電源電圧Ｖｃｃレベルとなり、コンデンサ１７９は外部
電源電圧Ｖｃｃまで充電される。
て説明する。前述したカウンタ回路１１から出力される
クロック信号ＣＬＫは、インバータ１７０で反転されて
反転クロック信号ＣＬＫＢとなる。まず、クロック信号
ＣＬＫが立ち下がる時、反転クロック信号ＣＬＫＢの立
ち上がりエッジは、コンデンサ１７１を介してノードｎ
１７１の電圧を上昇させる。このため、Ｎチャンネルト
ランジスタ１７８は十分導通し、ノードｎ１７９は外部
電源電圧Ｖｃｃレベルとなり、コンデンサ１７９は外部
電源電圧Ｖｃｃまで充電される。
【００５６】次に、クロック信号ＣＬＫの立ち上がりエ
ッジは、コンデンサ１７９を介してノードｎ１７９の電
圧を（Ｖｃｃ＋Ｖｔｈ）以上に押し上げる。このため、
Ｎチャンネルトランジスタ１７６は十分に導通し、ノー
ドｎ１８０の電圧をほぼ外部電源電圧Ｖｃｃまで上昇さ
せる。
ッジは、コンデンサ１７９を介してノードｎ１７９の電
圧を（Ｖｃｃ＋Ｖｔｈ）以上に押し上げる。このため、
Ｎチャンネルトランジスタ１７６は十分に導通し、ノー
ドｎ１８０の電圧をほぼ外部電源電圧Ｖｃｃまで上昇さ
せる。
【００５７】次に、クロック信号ＣＬＫの立ち下がり時
に反転クロック信号ＣＬＫＢの立ち上がりエッジで、ノ
ードｎ１８０の電圧は大容量のコンデンサ１８０を介し
て外部電源電圧Ｖｃｃの約２倍まで上昇し、ノードｎ１
８０からＰチャンネルトランジスタ１７７を介してＶｐ
ｐに電流が流れ、Ｖｐｐを外部電源電圧Ｖｃｃの約２倍
に押し上げる。ポンプ回路１２の左側は、右側の逆相動
作を行い効率的に昇圧動作を行う。
に反転クロック信号ＣＬＫＢの立ち上がりエッジで、ノ
ードｎ１８０の電圧は大容量のコンデンサ１８０を介し
て外部電源電圧Ｖｃｃの約２倍まで上昇し、ノードｎ１
８０からＰチャンネルトランジスタ１７７を介してＶｐ
ｐに電流が流れ、Ｖｐｐを外部電源電圧Ｖｃｃの約２倍
に押し上げる。ポンプ回路１２の左側は、右側の逆相動
作を行い効率的に昇圧動作を行う。
【００５８】
【発明の効果】以上説明した通り、本発明によれば、メ
モリセルアレイの面積に対してポンプ回路の面積の割合
が小さく、高集積化が可能なメモリデバイスを提供する
ことができる。
モリセルアレイの面積に対してポンプ回路の面積の割合
が小さく、高集積化が可能なメモリデバイスを提供する
ことができる。
【００５９】また、本発明によれば、セルトランジスタ
の書き込み又は読み出し動作時に効率良く電流を供給す
ることができ、低消費電力化が可能なメモリデバイスを
提供することができる。
の書き込み又は読み出し動作時に効率良く電流を供給す
ることができ、低消費電力化が可能なメモリデバイスを
提供することができる。
【図１】本発明の実施の形態のメモリデバイスのブロッ
ク図である。
ク図である。
【図２】本発明の実施の形態のメモリデバイスの回路図
である。
である。
【図３】本発明の実施の形態の共通内部電源電圧検出回
路の動作説明図である。
路の動作説明図である。
【図４】本発明の実施の形態のバンク用内部電源電圧検
出回路の動作説明図である。
出回路の動作説明図である。
【図５】本発明の実施の形態の共通内部電源電圧検出回
路の回路図である。
路の回路図である。
【図６】本発明の実施の形態のバンク用内部電源電圧検
出回路の回路図である。
出回路の回路図である。
【図７】本発明の実施の形態の発振回路の回路図であ
る。
る。
【図８】本発明の実施の形態のカウンタ回路の回路図で
ある。
ある。
【図９】本発明の実施の形態のポンプ回路の回路図であ
る。
る。
１１、１４ カウンタ回路 １３、２３ バンク用内部電源電圧検出回路 １２、１５ ポンプ回路 ５１ バンクデコーダ ５２ 共通内部電源電圧検出回路 ５３ 発振回路 ６４ メモリセルアレイ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 奥田 正樹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B015 AA01 AA08 BA55 CA03 CA04 FA01 5B024 AA01 AA07 BA27 CA16 5H410 BB04 CC02 DD02 EA11 EA38 EB38 FF03 FF25 HH00
Claims (8)
- 【請求項１】外部電源とは異なる電圧を生成する内部電
源発生回路を有するメモリデバイスにおいて、 メモリセルアレイを有する複数のバンクと、 前記複数のバンク内にそれぞれ設けられた少なくとも第
１及び第２の内部電源発生回路とを有し、 前記メモリデバイス内の共通内部電源電圧が第１の電圧
未満の時は、前記複数のバンク内の前記第１及び第２の
内部電源発生回路が活性化し、前記メモリデバイス内の
共通内部電源電圧が前記第１の電圧より高い第２の電圧
未満で前記第１の電圧より高い時は、前記複数のバンク
内の第２の内部電源発生回路が活性化し、 活性化状態にあるバンク内の内部電源電圧が、第３の電
圧未満の時は、当該バンク内の前記第１及び第２の内部
電源発生回路が活性化することを特徴とするメモリデバ
イス。 - 【請求項２】請求項１において、 前記第３の電圧は、前記第２の電圧よりも高いことを特
徴とするメモリデバイス。 - 【請求項３】請求項１において、 前記第３の電圧は、前記第２の電圧とほぼ同じであるこ
とを特徴とするメモリデバイス。 - 【請求項４】請求項１において、 更に、前記メモリデバイス内の共通内部電源電圧が前記
第１の電圧未満の時に、第１の活性化信号を生成し、前
記メモリデバイス内の共通内部電源電圧が前記第１の電
圧より高く第２の電圧未満の時は、第２の活性化信号を
生成する共通内部電源電圧検出回路を有し、 前記第１の活性化信号に応答して、前記複数のバンク内
の前記第１及び第２の内部電源発生回路が活性化し、 前記第２の活性化信号に応答して、前記複数のバンク内
の第２の内部電源発生回路が活性化することを特徴とす
るメモリデバイス。 - 【請求項５】請求項１または４において、 更に、各バンク内に、前記活性状態のバンク内の内部電
源電圧が、前記第３の電圧未満の時に第３の活性化信号
を生成するバンク用内部電源電圧検出回路を有し、 前記第３の活性化信号に応答して、そのバンク内の前記
第１及び第２の内部電源発生回路が活性化することを特
徴とするメモリデバイス。 - 【請求項６】請求項５において、 前記バンク用内部電源電圧検出回路は、対応するバンク
が活性状態であってローアドレスに対するデコード動作
毎に、前記バンク内の内部電源電圧の低下を検出するこ
とを特徴とするメモリデバイス。 - 【請求項７】請求項１において、 前記バンク内に設けられた内部電源発生回路は、ほぼ同
等の電源発生能力を有することを特徴とするメモリデバ
イス。 - 【請求項８】外部電源とは異なる電圧を生成する内部電
源発生回路を有するメモリデバイスにおいて、 メモリセルアレイを有する複数のバンクと、 前記複数のバンク内にそれぞれ設けられた少なくとも第
１及び第２の内部電源発生回路とを有し、 前記メモリデバイス内の共通内部電源電圧が第１の電圧
未満の時は、前記複数のバンク内の前記第１及び第２の
内部電源発生回路が活性化し、前記メモリデバイス内の
共通内部電源電圧が前記第１の電圧より高く第２の電圧
未満の時は、前記複数のバンク内の第２の内部電源発生
回路が活性化することを特徴とするメモリデバイス。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
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| JP20145898A JP3690919B2 (ja) | 1998-07-16 | 1998-07-16 | メモリデバイス |
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| US09/338,599 US6104659A (en) | 1998-07-16 | 1999-06-23 | Memory device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20145898A JP3690919B2 (ja) | 1998-07-16 | 1998-07-16 | メモリデバイス |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=16441435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20145898A Expired - Fee Related JP3690919B2 (ja) | 1998-07-16 | 1998-07-16 | メモリデバイス |
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| TW (1) | TW430798B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030027682A (ko) * | 2001-09-25 | 2003-04-07 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
| US7079443B2 (en) | 1998-06-29 | 2006-07-18 | Fujitsu Limited | Semiconductor device |
| US7173479B2 (en) | 2003-10-17 | 2007-02-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
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|---|---|---|---|---|
| DE10017921A1 (de) * | 2000-04-11 | 2001-10-18 | Infineon Technologies Ag | Leseverstärker |
| KR100351932B1 (ko) * | 2000-05-30 | 2002-09-12 | 삼성전자 주식회사 | 반도체 메모리 장치의 전압 감지 회로 |
| KR100406558B1 (ko) * | 2001-12-21 | 2003-11-20 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 전압 발생장치 |
| KR100656432B1 (ko) * | 2005-11-09 | 2006-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리의 컬럼 선택신호 제어장치 및 방법 |
| US8305834B2 (en) * | 2010-02-23 | 2012-11-06 | Qimonda Ag | Semiconductor memory with memory cell portions having different access speeds |
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|---|---|---|---|---|
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| JPH08237938A (ja) * | 1995-02-28 | 1996-09-13 | Mitsubishi Electric Corp | 内部電圧発生回路 |
| KR0166505B1 (ko) * | 1995-08-18 | 1999-02-01 | 김주용 | 분리된 다수의 내부 전원전압을 사용하는 디램 및 감지증폭기 어레이 |
| KR0173953B1 (ko) * | 1995-11-09 | 1999-04-01 | 김광호 | 반도체메모리장치의 내부전원공급장치 |
| KR100200922B1 (ko) * | 1995-12-27 | 1999-06-15 | 윤종용 | 반도체 메모리장치의 펌핑전압발생기 |
| KR100219505B1 (ko) * | 1996-11-30 | 1999-09-01 | 윤종용 | 승압전원발생기 |
| TW404063B (en) * | 1997-02-27 | 2000-09-01 | Toshiba Corp | Semiconductor integrated circuit apparatus and semiconductor memory apparatus |
| KR19990034767A (ko) * | 1997-10-30 | 1999-05-15 | 윤종용 | 다이내믹 랜덤 억세스 메모리 |
| KR100320610B1 (ko) * | 1997-12-24 | 2002-04-22 | 박종섭 | 반도체메모리장치 |
| KR100510469B1 (ko) * | 1998-06-19 | 2005-10-26 | 삼성전자주식회사 | 승압회로를 구비하는 반도체 메모리장치 |
| KR20000008363A (ko) * | 1998-07-13 | 2000-02-07 | 윤종용 | 레이아웃 면적이 감소되도록 효율적으로 구성되는 승압전압 발생기를 구비하는 반도체 메모리장치 |
-
1998
- 1998-07-16 JP JP20145898A patent/JP3690919B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-23 US US09/338,599 patent/US6104659A/en not_active Expired - Lifetime
- 1999-06-23 TW TW088110553A patent/TW430798B/zh active
- 1999-07-13 KR KR1019990028146A patent/KR100566351B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7706209B2 (en) | 1998-06-29 | 2010-04-27 | Fujitsu Microelectronics Limited | Semiconductor memory device capable of driving non-selected word lines to a variable negative potential based on a bank access operation |
| KR20030027682A (ko) * | 2001-09-25 | 2003-04-07 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
| US7173479B2 (en) | 2003-10-17 | 2007-02-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
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| JP3690919B2 (ja) | 2005-08-31 |
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