JP2000011644A

JP2000011644A - 半導体装置

Info

Publication number: JP2000011644A
Application number: JP10182147A
Authority: JP
Inventors: Ayako Kitamoto; 綾子北本; Masato Matsumiya; 正人松宮; Yuki Ishii; 祐樹石井; Hideki Kano; 英樹加納; Shinichi Yamada; 伸一山田; Iku Mori; 郁森
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-06-29
Filing date: 1998-06-29
Publication date: 2000-01-14

Abstract

(57)【要約】【課題】発振信号で容量を駆動する電源回路を複数有
する半導体装置のチップ面積及び消費電力を低減する。【解決手段】発振回路21と容量24-01 〜24-0n,24-11
〜24-1n とを有し、発振回路の出力する発振信号で容量
を駆動することにより異なる電位を発生する電源回路を
複数個備える半導体装置であって、複数の電源回路の少
なくとも一部は発振回路21を共有し、共通の発振回路か
ら出力される発振信号で、異なる容量を駆動する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、昇圧回路や降圧回
路などの、発振信号で容量を駆動することにより異なる
電位を発生する電源回路を複数個内部に有する半導体装
置に関し、特にそのような電源回路を有するダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）に関す
る。

【０００２】

【従来の技術】近年、半導体装置では、高速化、省電力
化、雑音の低減などのために動作電圧を低減することが
行われている。例えば、従来は半導体装置の駆動電圧は
５Ｖであったが、近年は３．３Ｖが使用されており、今
後さらに低電圧化していく方向にある。しかし、動作の
安定性などのためには、このような電圧だけでは不十分
で、より高い電圧や、負電圧などが必要となる。そこ
で、半導体装置の内部に昇圧電源回路や降圧電源回路を
設け、必要な電圧を内部で発生することが行われてい
る。特に、ＤＲＡＭはできるだけ構成を簡単にして高集
積化することを目的として開発が行われてきたが、近年
は高集積化に加えて高速化も重要な目的となっている。

【０００３】特開平２−７３５９３号公報は、選択ワー
ド線の電圧を内部電源の電圧（内部電圧）や外部から入
力される電源電圧（外部電圧）より高くすることによ
り、動作の安定性を向上させる構成を開示している。ま
た、特開平９−１３４５９１号公報は、非選択のワード
線の電位（リセット電位）をグランドレベル以下の負電
位にすることにより、サブスレッシュホールドリークを
低減する構成を開示している。これによりメモリセルに
保持された電荷のリークが低減されるので、リフレッシ
ュサイクルを長くでき、消費電力も低減できる。

【０００４】図１は、ＤＲＡＭの内部で発生される電圧
（電位）レベルを示す図である。図では、外部入力電源
Ｖｄｄ、ＧＮＤに対して、チップ内で発生する電源電圧
レベルを示しており、これらの電圧レベルは発振信号で
容量を駆動する電源回路により発生される。Ｖｐｐは選
択ワード線の「高（Ｈ）」レベルであり、Ｖｎｗｌはワ
ード線リセットレベルであり、Ｖｂｂはセルトランジス
タのバックバイアスであり、ＶｐｐｒはＶｇを生成する
ための昇圧電位である。Ｖｇは、後述するように、Ｎチ
ャンネルトランジスタを用いて内部降圧電源Ｖ２を発生
する場合にそのゲート電位として使用する一定電位であ
る。ＶｇはＶ２＋Ｖｔｈ（トランジスタの閾値）である
のでＶｇ＞Ｖｄｄとなることもある。そのためＶｄｄよ
り高い電位からＶｇを生成する必要がある。

【０００５】セルトランジスタにはバックバイアスとし
て負電位Ｖｂｂを印加する。この理由は、（１）チップ
内のｐｎ接合の順バイアスを防ぎ、データ破壊やラッチ
アップを防止するためであり、（２）ＭＯＳトランジス
タの閾値の変化を少なくする、（３）逆バイアスにより
接合容量を小さくする、（４）寄生ＭＯＳトランジスタ
の閾値を高くし、トランジスタ特性を改善する等が挙げ
られる。

【０００６】選択ワード線のＨレベル（Ｖｐｐ）は、セ
ル蓄積電荷の「Ｈ」レベル＋Ｖｔｈ以上にする必要があ
る。更に、近年、電源の低電圧化、半導体装置の低消費
電力化が進むに従って、Ｖｐｐレベルを低くしたいとい
う要求がある。この要求を実現するには、セルトランジ
スタの閾値を下げなければならない。しかし、セルトラ
ンジスタの閾値を下げると、セルトランジスタのオフ時
のリーク電流の増加、セル蓄積電荷の保持時間の低下と
なり、安定で確実な動作の障害となる。このセルトラン
ジスタの閾値低下への対策として、特開平９−１３４５
９１号公報に記載されているように、ワード線リセット
レベルを負電位（Ｖｎｗｌ）にする。ワード線リセット
レベルをビット線振幅の「低（Ｌ）」側よりも低い電位
にしておくことにより、どんな動作状態においても非選
択のセルトランジスタのゲート・ソース間には負バイア
スがかかることになり、非選択セルトランジスタのリー
ク電流を低減できる。これにより、信頼性の高いＤＲＡ
Ｍが実現できる。

【０００７】以上のように、ＤＲＡＭでは外部から供給
される電源電圧以外の各種の電圧が使用されるが、上記
のような電源電圧については、発振信号で容量を駆動す
ることにより異なる電位を発生する電源回路が使用され
る。

【０００８】

【発明が解決しようとする課題】図２は、従来のＤＲＡ
Ｍにおける上記の電源回路の構成例を示す図である。図
示のように、チップ内には複数の電源回路１１−０〜１
１−ｎが設けられている。各電源回路は、発振回路２１
−０〜２１−ｎと、容量駆動回路２３−０〜２３−ｎ
と、容量（ポンピング容量）２４−０〜２４−ｎと、出
力回路（出力トランジスタ）２５−０〜２５−ｎとを有
し、それぞれ外部電源電圧と異なる電圧Ｖｐ１〜Ｖｐｎ
を出力する。

【０００９】半導体装置では、コストダウンにつながる
チップ面積の縮小と消費電力の低減が要求されている。
半導体装置は、高速化やリフレッシュ時間の延長などの
性能の向上のために、図２のように多数の電源回路を設
けているが、これがチップ面積の増大や消費電力の増加
という別の点での性能の低下を生じている。そのため、
高速化やリフレッシュ時間の延長などの性能の向上に伴
う別の性能の低下をできるだけ少なくすることが求めら
れている。

【００１０】本発明の目的は、高速化やリフレッシュ時
間の延長などの性能を向上させるために複数の電源回路
を備える半導体装置における、チップ面積の増大や消費
電力の増加などを少なくすることである。

【００１１】

【課題を解決するための手段】上記目的を実現するた
め、本発明の半導体装置は、複数の電源回路の発振回路
を共用する。すなわち、本発明の半導体装置は、発振回
路と容量とを有し、発振回路の出力する発振信号で容量
を駆動することにより異なる電位を発生する電源回路を
複数個備える半導体装置であって、複数の電源回路の少
なくとも一部は発振回路を共有し、共通の発振回路から
出力される発振信号で、異なる容量を駆動することを特
徴とする。

【００１２】本発明の半導体装置は、従来複数の電源回
路にそれぞれ設けられていた発振回路を共用するため、
重複する発振回路を除くことができる。これにより、重
複する発振回路の分のチップ面積とそこでの消費電力が
低減できる。電源回路において、共通の発振回路から出
力される発振信号の容量の駆動回路への入力部に動作制
御回路を設けることにより、動作状態を制御できるよう
になる。

【００１３】発振回路を共有する電源回路は、異なる電
位を発生させても、同一の電位を発生させてもよい。同
一の電位を発生する場合には、それらの出力を接続して
使用する。容量は、同一の位相の発振信号で駆動して
も、複数の位相の異なる発振信号で駆動してもよい。同
一の電位を発生する電源回路の出力を接続する場合に、
電源回路の容量を複数の位相の異なる発振信号で駆動す
れば、発振信号の周期を短くしても効率が低下しない。

【００１４】電源回路において、容量の駆動回路への入
力部に動作制御回路を設け、電源回路の発生する電位を
検出する電位検出回路を設け、電位検出回路の検出結果
に基づいて動作制御回路を制御すれば、安定した電源供
給が可能である。なお、外部から入力されるクロックを
クロック入力回路で受け、その出力で異なる電位を発生
する複数の電源回路の容量を駆動してもよい。これでも
同様の降下が得られる。その場合、クロック入力回路に
前記クロックを分周する分周回路を設け、電源回路に適
した周期のクロックを使用するようにしてもよい。

【００１５】

【発明の実施の形態】本発明は、各種の半導体装置に適
用可能であるが、以下の実施例ではダイナミック・ラン
ダム・アクセス・メモリに適用した実施例を説明する。
図３は、本発明の第１実施例のＤＲＡＭチップ７のバン
ク構成を示す図である。図示のように、メモリセルは１
６個のブロックに分けられている。各ブロックでは、通
常のＤＲＡＭと同様に、ワード線、ビット線、メモリセ
ル、センスアンプ、ワードデコーダ、ワードドライバ、
コラムデコーダ、データアンプ、ライトアンプなどが配
置されている。１６個のブロックは、４個のバンクに分
割され、同一のバンクのブロックは並行してアクセスさ
れる。従って、この例では４個のブロックが並行してア
クセスされる。更に、各ブロックでは８個のメモリセル
が並行してアクセスされるので、３２ビットのデータ幅
を有する。

【００１６】図４は、第１実施例のＤＲＡＭの機能構成
を示すブロック図である。図示のように、アドレスポー
ト１１から入力されたアドレス信号は各バンクのロウデ
コーダ３とコラムデコーダ１４に供給される。ロウデコ
ーダ３の出力するロウ選択信号は、ワード線ドライバ２
を介して各ワード線１５に印加され、アクセスするメモ
リセルが接続されるワード線（選択ワード線）を活性化
し、それ以外のワード線（非選択ワード線）は非活性状
態に保持される。コラムデコーダ１４の出力するコラム
選択信号は、センスアンプ列１７に印加され、アクセス
するメモリセルが接続されるビット線が接続されるセン
スアンプを活性化し、それ以外のセンスアンプは非活性
状態に保持される。入力されたアドレス信号及び制御信
号（図示せず）は論理回路１２に供給され、そこで発生
された内部制御信号が各バンクに供給される。データ書
込み時には、Ｉ／Ｏポート１３に入力された書込みデー
タが、ライトアンプ１９を介してセンスアンプ列１７に
供給され、活性化されたセンスアンプがビット線を書込
みデータに応じた状態に設定する。選択ワード線に接続
されるメモリセルには、このビット線の状態に対応した
電位状態（電荷）が蓄積される。データ読み出し時に
は、選択ワード線に接続されるメモリセルの蓄積電荷に
応じてビット線の状態が変化し、その状態を活性化され
たセンスアンプが増幅する。データアンプ１８は、その
状態をＩ／Ｏポート１３へ出力する。以上は、従来の一
般的な構成である。このような構成に加えて、第１実施
例のＤＲＡＭは、図示のように、外部電源電位とは異な
る電位を発生する電源回路４を有する。

【００１７】図１に示したように、近年のＤＲＡＭは、
外部入力電源Ｖｄｄ、ＧＮＤ以外の電位の電源を内部で
発生するための電源回路を有している。図１では、選択
ワード線の「高（Ｈ）」レベルＶｐｐ、ワード線リセッ
トレベルＶｎｗｌ、セルトランジスタのバックバイアス
Ｖｂｂ、Ｖｇを生成するための昇圧電位Ｖｐｐｒが示さ
れている。これらの電位は、発振信号で容量を駆動する
電源回路で生成される。図４の電源回路は、このような
電源回路全体を示している。

【００１８】図５は、第１実施例の電源回路４の基本構
成を示す図である。図５に示すように、容量駆動回路２
３−０１〜２３−０ｎ及び２３−１１〜２３−１ｍと、
容量（ポンピング容量）２４−０１〜２４−０ｎ及び２
４−１１〜２４−１ｍと、出力トランジスタ２５−０１
〜２５−０ｎ及び２５−１１〜２５−１ｍを有する出力
回路が設けられており、容量駆動回路と容量と出力回路
はそれぞれ組をなし、電源回路ユニットを構成する。な
お、図５では出力回路はトランジスタで構成される。各
容量駆動回路２３−０１〜２３−０ｎには、共通の発振
回路２１から発振信号が供給される。各容量駆動回路に
供給される発振信号は、同一の信号の場合も、周期の異
なる信号の場合も、周期は同じであるが位相が異なる信
号の場合もある。各電源回路ユニットは、それぞれ電位
Ｖｐ０１〜Ｖｐ０ｎ及びＶｐ１１〜Ｖｐ１ｎを発生す
る。容量駆動回路２３−０１〜２３−０ｎと容量２４−
０１〜２４−０ｎと出力トランジスタ２５−０１〜２５
−０ｎで構成される各電源回路は、負電圧発生回路を示
し、容量駆動回路２３−１１〜２３−１ｍと容量２４−
１１〜２４−１ｍと出力トランジスタ２５−１１〜２５
−１ｍで構成される各電源回路は、昇圧回路を示す。発
振回路２１は、制御信号ＥＮにより発振を停止できるよ
うになっており、発振回路２１が発振を停止した場合に
は発振信号が出力されないので、各電源回路も動作を停
止する。従って、制御信号ＥＮにより電源回路の動作が
制御できる。

【００１９】図示のように、発振回路２１の高電位側電
源Ｖ２と各容量駆動回路２３−１１〜２３−１ｎの高電
位側電源Ｖ３１〜Ｖ３ｎ及びＶ３１１〜Ｖ３１ｍは異な
っている（異なっているのが一部のみでもよい）。ここ
では、電源Ｖ３１〜Ｖ３ｎ及びＶ３１１〜Ｖ３１ｍとし
て外部電源Ｖｄｄを使用し、Ｖ２は外部電源Ｖｄｄから
図６に示すような内部降圧電源回路を使用して発生させ
ている。図６の（１）は、Ｐチャンネルトランジスタの
ドライバを用いた負帰還回路を使用した回路で、ｖｒｅ
ｆと等しい電位をＶ２として出力するものである。従っ
て、定電位電源で発生させた正確な電位をｖｒｅｆとし
て使用すれば、外部電源Ｖｄｄが変動しても安定した内
部降圧電源Ｖ２が得られる。図６の（２）は、Ｎチャン
ネルトランジスタを用いた降圧回路であり、Ｎチャンネ
ルトランジスタのゲート電圧をＶｇとすると、Ｖ２はＶ
ｇ−Ｖｔｈ（トランジスタの閾値）になる。同様に、定
電位電源で発生させた正確な電位をＶｇとして使用すれ
ば、外部電源Ｖｄｄが変動しても安定した内部降圧電源
Ｖ２が得られる。Ｖ２が安定していれば、発振回路２１
の発生する発振信号の周期を安定させることが可能であ
る。また、Ｖ３がＶ２より高いので、電流供給能力を高
くでき、チップ面積の増大を押さえることができる。な
お、Ｖ３としてチップ内部で降圧した電源を使用するこ
とも、Ｖ２とＶ３を等しくすることも可能である。更
に、Ｖ２とＶ３を共に外部電源Ｖｄｄとすることも可能
である。ただし、この場合には、発振回路の発振信号の
周期は外部電源の値に影響される。

【００２０】図７と図８は、第１実施例の電源回路の具
体的な回路構成を示す図であり、負電圧発生回路が２個
（すなわち、ｎが２）で、昇圧回路が２個（すなわち、
ｍが２）の場合の例である。図７に示すように、発振回
路２１は複数個のインバート及び複数個のＮＡＮＤゲー
トを直列に接続し、最終段の出力を初段に入力する公知
の発振回路である。発振回路２１の２段目のＮＡＮＤゲ
ートには制御信号ＥＮが入力され、発振回路を動作を制
御できるようになっている。また、発振回路２１の５段
目のＮＡＮＤゲートと、出力部に入力される制御信号ｖ
ｔｘは外部の制御信号で、テスト時などにＥＮ信号にか
かわらずＷＬリセットレベル発生回路を強制的に停止す
る時に使用する信号である。

【００２１】第１の負電圧発生回路は、レベル変換回路
２２と、容量駆動回路２３−０１と、容量２４−０１
と、出力回路と、動作制御回路２６−０１とで構成され
ている。図示のように、発振回路２１の電源はＶ２であ
り、容量駆動回路２３−０１の電源はＶ２より高いＶ７
である。そのため、発振回路２１の発振信号は、レベル
変換回路２２でＶ３に対応するレベルに変換した後、容
量駆動回路２３−０１に印加している。容量駆動回路２
３−０１の出力が「高（Ｈ）」の時、容量２４−０１の
Ｐチャンネルトランジスタのゲートは接地され、グラン
ドレベルになる。すなわち、容量２４−０１のＰチャン
ネルトランジスタのゲートの電位はソースとドレインの
電位より低くなる。次に容量駆動回路２３−０１の出力
が「低（Ｌ）」になると、容量２４−０１のＰチャンネ
ルトランジスタのゲートはグランドから切り離され、容
量２４−０１のＰチャンネルトランジスタのソースとド
レインはグランドレベルになる。上記のように、Ｐチャ
ンネルトランジスタのゲートの電位はソースとドレイン
の電位より低いので、ゲートの電位は負電位になる。こ
の負電位が負電位出力Ｖ４として出力される。動作制御
回路２６−０１は、第１の負電圧発生回路の動作を制御
するスイッチで、第１の負電圧発生回路は、制御信号Ｖ
４ＥＮが「Ｈ」の時に動作し、「Ｌ」の時に動作を停止
する。

【００２２】第２の負電圧発生回路は、容量駆動回路２
３−０２と、容量２４−０２と、出力回路と、動作制御
回路２６−０２とで構成されている。容量駆動回路２３
−０２の電源Ｖ６は、Ｖ２と同一か又はそれより低い電
位であるので、レベル変換回路は必要ない。また、発振
回路２１から第２の負電圧発生回路に供給される発振信
号は、第１の負電圧発生回路に供給される発振信号と位
相がずれている。他の部分は第１の負電圧発生回路と同
じである。

【００２３】第１の昇圧回路は、容量駆動回路２３−１
０と、容量２４−１０１及び２４−１０２と、出力回路
と、動作制御回路２６−１１とで構成されている。容量
駆動回路２３−１０のインバータ２３−１０１と２３−
１０２が容量の駆動部である。発振回路２１から信号Ｐ
が動作制御回路２６−１１のＮＡＮＤゲートに供給され
る。ＮＡＮＤゲートには制御信号Ｖ５ＥＮが供給され、
信号Ｐの容量駆動回路での供給、すなわち第１の昇圧回
路の動作を制御できるようになっている。ここでは詳し
い説明は省略する。第２の昇圧回路も同様の構成を有す
る。

【００２４】上記のように、第１実施例の電源回路で
は、第１と第２の負電圧発生回路及び第１と第２の昇圧
回路の４個の電源回路が１個の発振回路２１から供給さ
れる発振信号で駆動される。従って、発振回路２１は１
個だけ設ければよいので、チップ面積を低減でき、消費
電力も低減できる。図９は、昇圧回路の他の構成例を示
す図であり、図８の第１の昇圧回路に対応する回路であ
る。図示のように、図８の第１の昇圧回路とは、制御信
号Ｖ５ＥＮによる信号Ｐのスイッチング動作の部分と、
容量駆動回路のゲート構成と、出力回路の制御が異なる
が、基本的な動作は同じであり、これ以上の詳しい説明
は省略する。

【００２５】図１０は、本発明の第２実施例の電源回路
の構成を示す図である。第２実施例は、図５に示した第
１実施例で、１つの負電位発生回路と１つの昇圧回路
を、それぞれ複数のユニットで構成し、その出力を共通
に接続したものである。従って、図示の回路の他に負電
位発生回路と昇圧回路が設けられていてもよく、それら
が、図示のように複数のユニットで構成されていてもよ
い。また、共通に接続された各ユニットの出力のレベル
を検出する出力レベル検出回路２７−１と２７−２が設
けられている。各負電位発生回路ユニット及び各昇圧回
路ユニットには、発振回路２１からそれぞれ位相の異な
る発振信号が供給される。第２実施例の電源回路は、発
振信号の周期に対してポンピング容量が大きい時に有効
である。発振信号の周期が短くなると、大きな容量を十
分に充電できなくなり、電流供給効率が低下する。その
ため、発振信号の周期をあまり短くできない。一方、負
電位発生回路及び昇圧回路の面積の増大を抑制し、その
消費電流を抑制するためには発振信号の周期を短くする
ことが望ましい。第２実施例の電源回路のように、各ユ
ニットの出力を共通に接続し、各ユニットに異なる位相
の発振信号を入力すると、たとえ発振信号の周期が短く
比較的小さな容量しか十分に充電できなくても、他のユ
ニットが交互に補うため全体としての電流供給効率は低
下しない。

【００２６】また、出力レベル検出回路２７−１と２７
−２は、複数の負電位発生回路ユニットと複数の昇圧回
路ユニットの共通に接続された出力のレベルが、所定の
レベル以下であるか以上であるか、又は所定の範囲内で
あるかを検出し、その検出結果に応じて、容量駆動回路
２３−０ａ〜２３−０ｋ及び２３−１ａ〜２３−１ｉの
一部又は全部の動作を制御する。これは、負電位発生回
路全体又は昇圧回路全体が発生する電圧の消費電流が多
い時には多数のユニットを動作させて十分な電流供給量
を確保すると共に、消費電流が少ない時には一部のユニ
ットの動作を停止して消費電力を低減するためである。

【００２７】第１及び第２実施例では、発振回路により
チップの内部に容量を駆動するための発振信号を発生さ
せた。ＤＲＡＭの一種に、外部からクロックが供給さ
れ、外部との信号の入出力及び内部での動作をクロック
に同期して行うことにより高速動作を可能にしたシンク
ロナスＤＲＡＭ（ＳＤＲＡＭ）がある。このクロック
は、チップが動作状態にある時には常時供給されるの
で、受信したクロックを分周すれば発振信号と同様の信
号を生成できる。次に本発明をこのような半導体装置に
適用した第３実施例を説明する。

【００２８】図１１は、第３実施例の半導体装置の構成
を示す図である。図示のように、第３実施例の半導体装
置１は、外部から供給されるクロックＣＬＫを受けるク
ロック入力回路２と、クロック入力回路２の出力するク
ロックを分周する分周回路３と、分周回路３の出力する
分周クロックで容量を駆動することにより外部電源電圧
と異なる電位の電源電圧を発生する複数の電源回路１１
−０〜１１−ｎを有する。分周回路３から各電源回路１
１−０〜１１−ｎに供給される分周クロックは、同一の
分周クロックでも、周期の異なる分周クロックでも、周
期は同じであるが位相の異なる分周クロックでもよい。
各電源回路１１−０〜１１−ｎは、第１及び第２実施例
で説明した容量駆動回路と容量と出力回路を有し、電源
電圧の高い容量駆動回路を使用する場合には、図７に示
したレベル変換回路を使用する。第３実施例において
は、分周回路が共通化されているので、チップ面積及び
消費電力を低減できる。

【００２９】図１２は、第３実施例の分周回路３で使用
する回路の構成例である。ＳＤＲＡＭの場合、外部から
供給されるクロックは非常に高速であり、そのままでは
容量駆動回路には使用できない。そこで、図１２のよう
な分周回路を使用して、分周クロックＣＫを発生させ
る。図１２の（１）は、インバータを２個使用したフリ
ップフロップ回路と、クロックＣＬＫで制御されるトラ
ンスファーゲートを組み合わせて１段の１／２分周回路
を構成する。これをｎ段直列に接続することにより１／
２ⁿの分周回路が実現される。図１２の（２）について
の詳しい説明は省略するが、（１）と同様に、１／２分
周回路をｎ段直列に接続したものである。

【００３０】以上、本発明の実施例を説明したが、すで
に説明したように、実施例の構成を各種組み合わせるこ
とが可能であり、要求される使用に応じて最適な方法を
使用することが重要である。

【００３１】

【発明の効果】以上説明したように、本発明によれば、
発振信号で容量を駆動して異なる電源電圧を発生する電
源回路を複数有する半導体装置において、チップ面積及
び消費電力を低減できる。

【図面の簡単な説明】

【図１】ダイナミック・ダンダム・アクセス・メモリ
（ＤＲＡＭ）で使用する電圧レベルを示す図である。

【図２】従来例における電源回路の構成例を示す図であ
る。

【図３】本発明の第１実施例のＤＲＡＭのバンク構成を
示す図である。

【図４】第１実施例のＤＲＡＭのブロック構成図であ
る。

【図５】第１実施例の電源回路の基本構成を示す図であ
る。

【図６】内部降圧電源回路の構成例を示す図である。

【図７】第１実施例の電源回路の具体的な構成を示す図
である。

【図８】第１実施例の電源回路の具体的な構成を示す図
である。

【図９】昇圧回路の他の構成例を示す図である。

【図１０】第２実施例の電源回路の基本構成を示す図で
ある。

【図１１】第３実施例の半導体装置の構成を示す図であ
る。

【図１２】第３実施例の分周回路の構成例を示す図であ
る。

【符号の説明】

１…半導体装置２…クロック入力回路３…分周回路４…電源回路２１…発振回路２２…レベル変換回路２３−０１、２３−０ｎ、２３−１１、２３−１ｎ…容
量駆動回路２４−０１、２４−０ｎ、２４−１１、２４−１ｎ…容
量２５−０１、２５−０ｎ、２５−１１、２５−１ｎ…出
力トランジスタ（出力回路）

───────────────────────────────────────────────────── フロントページの続き (72)発明者石井祐樹神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者加納英樹神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者山田伸一神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者森郁神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5B024 AA01 AA07 BA27

Claims

【特許請求の範囲】

【請求項１】発振回路と容量とを有し、前記発振回路
の出力する発振信号で前記容量を駆動することにより異
なる電位を発生する電源回路を複数個備える半導体装置
であって、前記複数の電源回路の少なくとも一部は前記発振回路を
共有し、共通の発振回路から出力される発振信号で、異
なる容量を駆動することを特徴とする半導体装置。
【請求項２】請求項１に記載の半導体装置であって、前記電源回路は、前記共通の発振回路から出力される発
振信号の前記容量の駆動回路への入力部に動作制御回路
を備える半導体装置。
【請求項３】請求項１に記載の半導体装置であって、前記発振回路を共有する前記電源回路は、異なる電位を
発生させる半導体装置。
【請求項４】請求項１に記載の半導体装置であって、前記共通の発振回路は、複数の位相の異なる発振信号を
出力し、前記容量は、前記複数の位相の異なる発振信号で駆動さ
れる半導体装置。
【請求項５】請求項４に記載の半導体装置であって、前記複数の位相の異なる発振信号で駆動される容量を有
する電源回路は同一の電位を発生し、当該電源回路の出
力は共通に接続されている半導体装置。
【請求項６】請求項５に記載の半導体装置であって、前記電源回路は、前記共通の発振回路から出力される発振信号の前記容量
の駆動回路への入力部に設けられ、当該電源回路の動作
状態を動作状態と非動作状態の間で切り換える動作制御
回路と、当該電源回路の発生する電位を検出する電位検出回路と
を備え、該電位検出回路の検出結果に基づいて前記動作制御回路
を制御する半導体装置。
【請求項７】外部から入力されるクロックを受けるク
ロック入力回路と、容量を有し、前記クロック入力回路
の出力する電源用内部クロックで前記容量を駆動するこ
とにより異なる電位を発生する電源回路を複数個備える
ことを特徴とする半導体装置。
【請求項８】請求項７に記載の半導体装置であって、前記クロック入力回路は、前記クロックを分周する分周
回路を備え、該分周回路の出力を電源用内部クロックと
して出力する半導体装置。
【請求項９】請求項１から８のいずれか１項に記載の
半導体装置であって、当該半導体装置はダイナミック・ランダム・アクセス・
メモリである半導体装置。