JP2000011651A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2000011651A JP2000011651A JP10182139A JP18213998A JP2000011651A JP 2000011651 A JP2000011651 A JP 2000011651A JP 10182139 A JP10182139 A JP 10182139A JP 18213998 A JP18213998 A JP 18213998A JP 2000011651 A JP2000011651 A JP 2000011651A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- reset level
- memory device
- semiconductor memory
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Dram (AREA)
Abstract
の電位を発生する負電位発生回路を備える半導体記憶装
置の消費電力の低減を図る。 【解決手段】 平行に配列された複数のワード線15と、
ワード線が延びる方向に対して垂直な方向に延びる複数
のビット線16と、アレイ状に配置され対応する複数のワ
ード線と複数のビット線に接続された複数のメモリセル
を配列したメモリセルアレイ1と、負電位を発生するワ
ード線リセットレベル発生回路4とを備え、非選択のワ
ード線にワード線リセットレベル発生回路の出力を印加
することにより非選択のワード線を負電位に設定する半
導体記憶装置において、ワード線リセットレベル発生回
路は供給量が可変であり、メモリセルアレイの動作に応
じて負電位の供給量を変化させる。
Description
を蓄積することによってデータを記憶する半導体記憶装
置に関し、特に高集積化に伴って電源が低電圧化し、ト
ランジスタ閾値が低下しても安定で確実な動作を保証で
きるように非選択時のワード線電位を負電位にする半導
体記憶装置に関する。
が進められており、それに伴ってメモリセルは微細化さ
れている。メモリセルが微細化されると耐圧が低下する
ため駆動電圧を低下させる必要があり、メモリの安定で
確実な動作を保証するのが難しくなる。特にダイナミッ
ク・ランダム・アクセス・メモリ(DRAM)のよう
な、各メモリセルに容量を設け、容量に電荷が蓄積され
ている状態といない状態をデータ値に対応させるメモリ
では、メモリセルのリーク電流のため、容量に蓄積した
電荷が徐々に低下するため、リフレッシュと呼ばれる再
書込み動作を定期的に行う必要がある。メモリセルが微
細化されると容量の耐圧が低下するために高電圧を印加
できなくなり、電源を低電圧化する必要がある。これに
伴って閾値(スレッシュホールド)を低下させる必要が
あるので、セルトランジスタの非選択時のリーク電流
(サブスレッシュホールドリーク)が増加し、データ保
持時間が短くなる。データ保持時間が短くなると、その
分リフレッシュ動作の周期を短くする必要があり、リフ
レッシュ電流の増大などのDRAMの性能の低下を招
く。
−134591号公報は、非選択のワード線の電位(リ
セット電位)をグランドレベル以下の負電位にすること
により、サブスレッシュホールドリークを低減する構成
を開示している。図1は、特開平9−134591号公
報が開示している半導体メモリ装置の基本構成を示す図
である。図示のように、メモリセルアレイ1とワード線
ドライバ2とX(ロウ)デコーダ3を有する従来の構成
に加えて、WL(ワード線)リセットレベル発生回路4
を設け、そこで発生した負電位をワード線ドライバ2に
供給するようにしている。セルトランジスタのソース及
びドレインはそれぞれ容量の一端とビット線に接続され
るが、ソース及びドレインの電位がグランドレベル以下
にならないように設計している場合、セルトランジスタ
のゲートに接続されるワード線の電位をグランドレベル
以下にすると、非選択セルのトランジスタのゲート・ソ
ース間に負のバイアスがかかることになる。トランジス
タのゲート・ソース間電位差が負になればなるほど、ト
ランジスタのサブスレッシュホールドリークは指数関数
的に減少するため、リーク電流による蓄積電荷の減少を
削減できる。従って、このリーク電流の削減は、メモリ
の動作の安定性及び確実性を向上し、消費電流の低減な
どの性能の向上を実現する。
で使用されていた負電位発生回路は、セルトランジスタ
の基板電位を与えるためのものであり、その電流供給・
吸収能力は、該当するトランジスタの接合(ジャックシ
ョン)リークを補うのに十分であればよかった。しか
し、ワード線のリセット電位を負電位にする場合、負電
位電源でワード線などの負荷を充放電するため、従来の
ものより大きな電流供給能力が必要になる。特開平9−
134591号公報は、単に負電位発生回路を設けるこ
とを開示しているだけで、その構成、電流供給能力及び
電流供給方法などについては言及していない。しかし、
特開平9−134591号公報に開示された負電位発生
回路は、当然大きな電流供給能力を有するものと推察さ
れる。
する場合には、負電位発生回路における消費電力も大き
くなる。半導体装置は、消費電力の低減が求められてお
り、負電位発生回路における消費電力も低減することが
求められている。本発明の目的は、ワード線のリセット
電位を負電位にするための電位を発生する負電位発生回
路を備える半導体記憶装置の消費電力の低減を図ること
を目的とする。
め、本発明の半導体記憶装置は、負電位の供給量が可変
のワード線リセットレベル発生回路を使用し、メモリセ
ルアレイの動作に応じて負電位の供給量を変化させる。
すなわち、本発明の半導体記憶装置は、平行に配列され
た複数のワード線と、ワード線が延びる方向に対して垂
直な方向に延びる複数のビット線と、複数のワード線と
複数のビット線に対応してアレイ状に配置され、対応す
る複数のワード線と複数のビット線に接続され、電荷を
保持することによってデータを保持する複数のメモリセ
ルを配列したメモリセルアレイと、負電位を発生するワ
ード線リセットレベル発生回路とを備え、非選択のワー
ド線にワード線リセットレベル発生回路の出力を印加す
ることにより非選択のワード線を負電位に設定する半導
体記憶装置において、ワード線リセットレベル発生回路
は、負電位の供給量が可変であり、メモリセルアレイの
動作に応じて負電位の供給量を変化させることを特徴と
する。
トする時にはワード線リセットレベル発生回路には大き
な負荷電流が流れるため、この回路の電流供給能力を大
きくする必要がある。逆に、半導体装置が待機中であれ
ば、リセットレベルを維持するのに必要な電流供給能力
があれば十分である。そこで、ワード線リセットレベル
発生回路を、大きな電流供給能力を必要とする時には供
給量を大きくし、小さな電流供給能力でよい時には供給
量を小さくする。これにより、ワード線リセットレベル
を負電位にした上で、ワード線リセットレベル発生回路
の消費電力を低減できる。
る場合には、ワード線リセットレベル発生回路を複数の
バンクに対応した独立に動作可能な複数の回路ユニット
で構成し、メモリセルアレイの動作に応じて複数の回路
ユニットを選択して動作させるようにする。実際には、
ワード線リセットレベル発生回路の出力状態を監視して
フィードバック制御することが望ましい。図2は、本発
明の原理構成図である。図2に示すように、メモリセル
アレイ1とワード線ドライバ2とロウデコーダ3に加え
てWL(ワード線)リセットレベル発生回路4を設け、
更にワード線リセットレベル発生回路の出力状態を検出
するリセットレベル検出回路5と、リセットレベル検出
回路の検出結果に基づいてワード線リセットレベル発生
回路の動作を制御するリセットレベル制御回路6とを設
ける。その場合、リセットレベル制御回路は、ワード線
リセットレベル発生回路の出力が第1の所定値以下の時
にはワード線リセットレベル発生回路の動作を停止し、
ワード線リセットレベル発生回路の出力が第2の所定値
以上の時にはワード線リセットレベル発生回路の供給量
が最大になるように動作させ、ワード線リセットレベル
発生回路の出力が第1と第2の所定値の間である時には
メモリセルアレイへのアクセス動作に応じてワード線リ
セットレベル発生回路の供給量を制御する。
回路と、容量と、容量を駆動する容量駆動回路とを備え
る場合には、外部電源の安定性、電圧条件などに応じ
て、容量駆動回路の高電位側電源電位が、発振回路の高
電位側電源電位より高くするか、等しくするか、低くす
る。また、発振回路から出力され容量駆動回路を介して
容量に印加される発振信号は、単一の場合も複数の場合
もある。
回路と、容量と、容量を駆動する容量駆動回路とを備え
る場合には、容量駆動回路の高電位側電源線の接続を、
複数の異なる電位の電源線の間で切り換える電源切り換
え回路を設けて、ワード線リセットレベル発生回路の供
給量を変化させる。その場合、電源切り換え回路は、発
振回路の高電位側電源電位より高い電位の電源線と等し
い電位の電源線の間で切り換えるか、発振回路の高電位
側電源電位と等しい電位の電源線と低い電位の電源線の
間で切り換える。
を変化させる別の方法としては、異なる周波数の発振信
号を出力する複数の発振回路と、容量駆動回路に供給す
る発振信号を複数の発振回路の出力から選択する選択回
路とを設け、容量の駆動信号の周波数を変化させる。ワ
ード線リセットレベル発生回路の供給量を変化させる別
の方法としては、容量と容量駆動回路を複数のユニット
とし、各容量駆動回路ユニットへの入力を切り換えるス
イッチを設け、メモリセルアレイの動作に応じてスイッ
チを切り換える。
を変化させる方法として、上記の方法を組み合わせるこ
とも可能である。発振回路の電源として、外部から供給
される電源電圧を降圧する電源電圧降圧回路を使用すれ
ば、動作が安定する。
RAMチップ7のバンク構成と、WLリセットレベル発
生回路のチップ7内での配置を示す図である。図示のよ
うに、メモリセルは16個のブロックに分けられてい
る。各ブロックでは、通常のDRAMと同様に、ワード
線、ビット線、メモリセル、センスアンプ、ワードデコ
ーダ、ワードドライバ、コラムデコーダ、データアン
プ、ライトアンプなどが配置されている。16個のブロ
ックは、4個のバンクに分割され、同一のバンクのブロ
ックは並行してアクセスされる。従って、この例では4
個のブロックが並行してアクセスされる。更に、各ブロ
ックでは8個のメモリセルが並行してアクセスされるの
で、32ビットのデータ幅を有する。
対応する4個の回路ユニット4−0〜4−3で構成さ
れ、これらはチップ7の中央部に配置されている。回路
ユニット4−0〜4−3で発生された負電位は、配線9
を介して各ブロックまで供給される。なお、ここに示し
た配置は一例で、各種の変形が可能である。更に、バン
ク数やバンク配置も変形例が可能であり、それに応じて
各種の配置があり得る。なお、図3ではリセットレベル
検出回路やリセットレベル制御回路は図示していない
が、WLリセットレベル発生回路の回路ユニット4−0
〜4−3の近傍に配置されている。
を示すブロック図である。図示のように、アドレスポー
ト11から入力されたアドレス信号は各バンクのロウデ
コーダ3とコラムデコーダ14に供給される。ロウデコ
ーダ3の出力するロウ選択信号は、ワード線ドライバ2
を介して各ワード線15に印加され、アクセスするメモ
リセルが接続されるワード線(選択ワード線)を活性化
し、それ以外のワード線(非選択ワード線)は非活性状
態に保持される。コラムデコーダ14の出力するコラム
選択信号は、センスアンプ列17に印加され、アクセス
するメモリセルが接続されるビット線が接続されるセン
スアンプを活性化し、それ以外のセンスアンプは非活性
状態に保持される。入力されたアドレス信号及び制御信
号(図示せず)は論理回路12に供給され、そこで発生
された内部制御信号が各バンクに供給される。データ書
込み時には、I/Oポート13に入力された書込みデー
タが、ライトアンプ19を介してセンスアンプ列17に
供給され、活性化されたセンスアンプがビット線を書込
みデータに応じた状態に設定する。選択ワード線に接続
されるメモリセルは、このビット線の状態に対応した状
態になる。データ読み出し時には、選択ワード線に接続
されるメモリセルが状態に応じてビット線の状態が変化
し、その状態を活性化されたセンスアンプが増幅する。
データアンプ18は、その状態をI/Oポート13へ出
力する。以上は、従来の一般的な構成である。
WL(ワード線)リセットレベル発生回路4と、リセッ
トレベル検出回路5と、リセットレベル制御回路6とを
有する。WLリセットレベル発生回路4は、負電位出力
を各ブロックのワード線ドライバ2とロウデコーダ3に
供給する。リセットレベル検出回路5は、WLリセット
レベル発生回路4の負電位出力のレベルを検出し、その
検出結果をリセットレベル制御回路6に出力する。リセ
ットレベル制御回路6は、検出結果に基づいてWLリセ
ットレベル発生回路4の負電位発生動作を制御する。
発生回路4と、リセットレベル検出回路5と、リセット
レベル制御回路6の構成をより詳細に示すブロック図で
ある。図示のように、WLリセットレベル発生回路4は
n個のWLリセットレベル発生回路ユニット(以下、発
生回路ユニット)4−0〜4−nで構成され、リセット
レベル制御回路6もn個のリセットレベル制御回路ユニ
ット(以下、制御回路ユニット)6−0〜6−nで構成
されている。第1実施例では、nはバンク数、すなわち
4である。制御回路ユニット6−0〜6−nと発生回路
ユニット4−0〜4−nはそれぞれ組になっており、各
制御回路ユニット6−0〜6−nは、対応する発生回路
ユニット4−0〜4−nを動作状態と非動作状態の間で
切り換える制御信号EN0〜ENnを発生する。発生回
路ユニット4−0〜4−nの出力は共通に接続され、負
電位出力vnwlとして出力される。リセットレベル検
出回路5は、負電位出力vnwlが第1の参照レベルV
4以下であるかを検出してV4検出信号を出力する第1
リセットレベル検出回路5−1と、負電位出力vnwl
が第2の参照レベルV5以上であるかを検出してV5検
出信号を出力する第2リセットレベル検出回路5−2と
で構成される。第1リセットレベル検出回路5−1と第
2リセットレベル検出回路5−2の検出結果は各制御回
路ユニット6−0〜6−nに入力される。各制御回路ユ
ニット6−0〜6−nは、V4及びV5検出信号とバン
ク選択信号BAに基づいて制御信号EN0〜ENnを発
生する。
nの構成を示すブロック図である。図示のように、各発
生回路ユニットは、発振回路21と、レベル変換回路2
2と、容量駆動回路23と、容量24と、出力回路(ト
ランジスタ)25とを有する。発振回路21の動作は、
各制御回路ユニット6−0〜6−nからの制御信号EN
で制御される。発振回路21の高電位側電源電圧はV2
であり、容量駆動回路23の高電位側電源電圧はV3で
あり、2つの回路の電源電圧が異なる。そのため、レベ
ル変換回路22が設けられている。例えば、容量駆動回
路23の電源V3は外部から供給される電源であり、発
振回路21の電源V2は電源V3をチップ内部で降圧し
た電源である。
図では、外部電源をVdd、内部降圧電源電位をV2で
示す。従って、第1実施例では、VddがV3に相当す
る。図7の(1)は、Pチャンネルトランジスタのドラ
イバを用いた負帰還回路を使用した回路で、vrefと
等しい電位をV2として出力するものである。従って、
定電位電源で発生させた正確な電位をvrefとして使
用すれば、外部電源Vddが変動しても安定した内部降
圧電源V2が得られる。図7の(2)は、Nチャンネル
トランジスタを用いた降圧回路であり、Nチャンネルト
ランジスタのゲート電圧をVgとすると、V2はVg−
Vth(トランジスタの閾値)になる。同様に、定電位
電源で発生させた正確な電位をVgとして使用すれば、
外部電源Vddが変動しても安定した内部降圧電源V2
が得られる。V2が安定していれば、発振回路21の発
生する発振信号の周期を安定させることが可能である。
また、V3がV2より高いので、vnwl発生回路の電
流供給能力を高くでき、チップ面積の増大を押さえるこ
とができる。なお、V3としてチップ内部で降圧した電
源を使用することも可能である。更に、V2とV3を等
しくすることも可能であり、その場合にはレベル変換回
路22はなくてもよい。
発生回路ユニットの具体的な回路構成を示す図である。
発振回路21、レベル変換回路22、容量駆動回路2
3、容量24及び出力回路の各回路部分の構成について
は広く知られているので、ここでは詳しい説明は省略す
る。発振回路21の2段目のNANDゲートには制御信
号ENが入力され、発振回路の動作を制御できるように
なっている。なお、発振回路21の5段目のNANDゲ
ートと、出力部に入力される制御信号vtxは外部の制
御信号で、テスト時などにEN信号にかかわらずWLリ
セットレベル発生回路を強制的に停止する時に使用する
信号である。図示のように、発振回路21の電源はV2
であり、容量駆動回路23の電源はV2より高いV3で
ある。そのため、発振回路21の発振信号は、レベル変
換回路22でV3に対応するレベルに変換した後、容量
駆動回路23に印加している。
ットの変形例の回路構成を示す図である。図9の回路
は、図8の構成で、内部で降圧した電源V2を発振回路
21と容量駆動回路23の電源として共通に使用したも
のである。レベル変換回路22は必要ないので除かれて
いる。他は図8の構成と同じである。図10は、WLリ
セットレベル発生回路ユニットの別の変形例の回路構成
を示す図である。図10の回路は、図8の構成で、発振
回路21の電源V2より低い電源V6を容量駆動回路2
3の電源として使用したものである。V6がV2より小
さいので、レベル変換回路22を使用しなくても発振回
路21の出力で容量駆動回路23を駆動できる。他は図
8の構成と同じである。
構成を示す図である。(1)から(4)のいずれの回路
でも、負電位出力vnwlが所定のレベルより高いか低
いかを検出できる。所定のレベルは回路を構成するトラ
ンジスタのサイズによって変化するので、サイズを適当
に設定することにより、負電位出力vnwlが第1の参
照レベルV4以下であるかを検出する第1リセットレベ
ル検出回路5−1としたり、負電位出力vnwlが第2
の参照レベルV5以上であるかを検出する第2リセット
レベル検出回路5−2とすることができる。なお、この
回路にも前述の外部から強制的に回路を停止させる制御
信号vtxが入力されており、外部から回路を停止でき
る。
ト6−0〜6−nの回路構成を示す図であり、図13は
リセットレベル制御回路ユニットの制御動作を説明する
図である。図13の(1)に示すように、負電位出力v
nwlがV4以下の時には負電位出力は充足しており、
それ以上発生する必要はないのですべての発生回路ユニ
ット4−0〜4−nの動作を停止させ、負電位出力vn
wlがV5以上の時には負電位のレベルが不足している
のですべての発生回路ユニット4−0〜4−nを動作さ
せ、負電位出力vnwlがV4以上でV5以下の時には
負電位出力vnwlは不足も充足もしていない状態なの
で、メモリセルアレイのアクセス動作、具体的にはバン
クのアクセス動作に応じてアクセスされたバンクに対応
する発生回路ユニットを動作させる。図13の(2)に
示すように、負電位出力vnwlがV4以下の時にはV
4とV5は「低(L)」であり、バンク選択信号BAに
かかわらずENは「低(L)」であり、発振回路21か
ら発振信号OSは出力されない。負電位出力vnwlが
V4以上でV5以下の時にはV4は「高(H)」でV5
は「低(L)」であり、バンク選択信号BAが「H」の
時にはENは「H」になり、BAが「L」の時にはEN
は「L」になり、BAに応じて発振回路21から発振信
号OSが出力される。負電位出力vnwlがV5以上の
時にはV4とV5は「H」であり、バンク選択信号BA
にかかわらずENは「H」であり、発振回路21から発
振信号OSが出力される。
レベル発生回路4を複数のユニットで構成し、何個のユ
ニットを動作させるかでリセットレベル発生回路4の負
電位供給量を可変にしている。そして、負電位出力vn
wlに応じて、すべてのユニットの動作を停止させた
り、すべてのユニットを動作させたり、メモリセルアレ
イのアクセス動作に応じて一部を動作させている。これ
により、必要な負電位出力を維持した上で無駄な負電位
発生動作を行わないようにしており、消費電力を低減で
きる。
nwlは、ワード線ドライバ2とロウデコーダ3に供給
される。図14は、第1実施例のワード線ドライバ2と
ロウデコーダ3の回路構成を示す図であり、この回路で
は、1本のmwlに対し、複数のswlの中から1本を
選択する階層化ワード線方式を用いている。ロウデコー
ダ3では、ロウアドレス信号addaz、addbz及
びブロック選択信号BLSにより1本のメインワード線
mwlを選択する。ワード線ドライバ2では、選択され
た1本のメインワード線mwlに対して、信号swdz
により1本のサブワード線swlが選択され、活性化す
るワード線WLが決定する。ワード線ドライバ2とロウ
デコーダ3の低電位側電源に負電位出力vnwlを使用
する。mwlとswlは逆極性で、低電位側は共に負電
位vnwlである。
の動作を示すタイミングチャートであり、図15が1個
のバンク0のみがアクセスされる場合を、図16が2個
のバンク0とバンク2がアクセスされる場合を、図17
が4個のバンク0〜バンク3がアクセスされる場合を示
している。図示のように、アクセスされたビット線対の
低電位側の電位はゼロであるが、非選択のワード線の電
位はゼロより低い負電位である。図で長円で示したタイ
ミングで負電位出力vnwlに係わる信号が遷移するの
で、負電位出力vnwlの電源線にワード線(ここでは
メインとサブワード線)の負荷を充放電するだけの電流
が流れ込むことになる。従って、WLリセットレベル発
生回路4は、この電流を吸収するだけの能力を必要とす
る。ただし、バンクを活性化している期間は最小時間が
規定されているだけで最大時間は規定されていない。従
って、図示のように、1バンクのみ活性化してワード線
を活性化(選択)する場合と、4バンク活性化して並行
してワード線を活性化する場合では、必要な電流に差が
生じる。このように、内部の動作状態により必要な電流
に大きな差がある場合に、必要十分な電流を供給するた
めに、本実施例のようにバンク毎に一つの発生回路ユニ
ットを配置し、バンク選択信号BAに応じて動作を制御
する方式が効果的となる。
と第2のリセットレベル検出回路の一方のみを設け、V
4とV5の一方のみを設定して制御を行ってもよい。ま
た、複数ある発生回路ユニットと制御回路ユニットの組
のうちの一部について上記のような制御を行うようにし
てもよい。すなわち、制御回路ユニット6−0〜6−n
のうち一部を削除し、削除した部分についてはバンク選
択信号BAを直接発生回路ユニットに入力するか、発生
回路ユニットを常時動作状態にする。
ンクへのアクセスが常時行われ、実際に必要な負電位出
力vnwlの量がアクセスするバンク数に比例する場合
には、図5における第1及び第2リセットレベル検出回
路5−1、5−2と制御回路ユニット6−0〜6−nを
設ける必要はなく、制御信号EN0〜ENnの代わりに
バンク選択信号BA0〜BAnを発生回路ユニット4−
0〜4−nに直接入力するようにできる。
ル発生回路の変形例の構成を示すブロック図である。こ
の変形例は、図6の構成において、レベル変換回路22
を複数のレベル変換回路ユニット22−0〜22−n
に、容量駆動回路23を複数の容量駆動回路ユニット2
3−0〜23−nに、容量24を複数の容量ユニット2
4−0〜24−nに、出力回路25を複数の出力回路ユ
ニット25−0〜25−nに分け、それぞれを組み合わ
せてn組としたもので、各組には共通の発振回路21か
ら異なる位相の発振信号OS0〜OSnがそれぞれ供給
される。各組の出力は共通に接続されている。この変形
例は、発振信号の周期に対してポンピング容量24が大
きい時に有効である。発振信号の周期が短くなると、大
きな容量を十分に充電できなくなり、電流供給効率が低
下する。そのため、発振信号の周期をあまり短くできな
い。一方、負電位発生回路の面積の増大を抑制し、その
消費電流を抑制するためには発振信号の周期を短くする
ことが望ましい。この変形例のように、各組の出力を共
通に接続し、各組に異なる位相の発振信号を入力する
と、たとえ発振信号の周期が短く小さな容量しか十分に
充電できないとしても、他の組が交互に補うため電流供
給効率は低下しない。
リセットレベル発生回路ユニットの変形例の回路構成を
示す図であり、2組に分けた例である。図示のように、
この回路は、発振回路21と、2個のレベル変換回路2
2Aと22Bと、2個の容量駆動回路23Aと23B
と、2個の容量24Aと24Bと、2個の出力回路を有
する。いいかえれば、図11の回路は、図8の発生回路
ユニットを2組設け、発振回路21を共通とし、発振回
路21の異なる位相の2つの発振信号が容量駆動回路2
3Aと23Bに入力されるようにしたものである。これ
により、2個の容量24Aと24Bはほぼ逆相の2つの
発振信号で駆動されることになり、2組の発生回路ユニ
ットの出力は共通に接続されているので、図8の構成に
比べて発振信号の周期に対応した出力のリップルが低減
される。なお、レベル変換回路と容量駆動回路と容量と
出力回路を3組以上設けて、3つ以上の異なる発振信号
で容量を駆動することも可能である。
回路を複数組設け、発振回路を共通化する構成は、図8
や図9や図10のいずれの回路にも適用可能である。図
20は、第2実施例のWLリセットレベル発生回路4
と、リセットレベル検出回路5と、リセットレベル制御
回路6の構成を示すブロック図である。第2実施例の構
成は、リセットレベル検出回路5が分割されていない点
が第1実施例と異なる。第2実施例のリセットレベル検
出回路5は、負電位出力vnwlがV4以下であるか、
V5以上であるかを検出する。いわば、第2実施例のリ
セットレベル検出回路5は、第1実施例の第1と第2の
リセットレベル検出回路5−1と5−2の機能をまとめ
て行う。他の部分は第1実施例と同じである。
レベル検出回路5の構成例を示す図である。これらの回
路もトランジスタのサイズを調整することによりV4と
V5のレベルを調整できる。これ以上の詳しい説明は省
略する。第1及び第2実施例では、リセットレベル発生
回路4を複数のユニットで構成し、何個のユニットを動
作させるかでリセットレベル発生回路4の負電位供給量
を可変にしている。リセットレベル発生回路4の負電位
供給量を可変にする方法としては、他に容量駆動回路の
電源電位を変化させる方法や、容量を駆動する発振信号
の周期を変化させる方法や、容量の値を変化させる方法
などがある。またこれらの方法を、第1及び第2実施例
の複数のリセットレベル発生回路ユニットの全部又は一
部に適用することも可能である。以下、これらの方法を
適用した実施例を説明する。
ル発生回路の基本構成を示す図である。この実施例は、
図18に示した構成と類似の構成を有するWLリセット
レベル発生回路に、容量駆動回路の電源電位を変化させ
る方法を適用して負電位供給量を可変にした例である。
図示のように、各容量駆動回路23−0〜23−nはス
イッチとして動作するトランジスタを介して2つの異な
る電位の電源に接続される。ここでは、外部電源V3と
それを降圧した内部電源V2に接続される。スイッチと
して動作するトランジスタには切り換え信号VSWが印
加され、いずれかのトランジスタが導通状態になる。電
源V3の方がV2より高いので、V3に接続されている
時の方が容量駆動信号の振幅が大きく、WLリセットレ
ベル発生回路の供給能力は大きくなる。
ル発生回路の具体的な回路構成とその動作を示す図であ
る。この実施例は、(1)に示すように、図8の第1実
施例の回路において容量駆動回路23の電源を切り換え
る回路26を設けたものである。(2)に示すように、
制御信号ENが「H」で発振信号n00が発生されてい
る時に負電位が発生される。切り換え信号VSWが
「L」の時には電源V3が接続されるので、このWLリ
セットレベル発生回路の平均供給電流は大きいが、切り
換え信号VSWが「H」の時には電源V2が接続される
ので、このWLリセットレベル発生回路の平均供給電流
は小さくなる。
源を切り換える方法は、図9や図10の回路にも適用可
能である。図25は、第4実施例のWLリセットレベル
発生回路の基本構成を示す図である。この実施例は、図
18に示した構成と類似の構成を有するWLリセットレ
ベル発生回路に、容量を駆動する発振信号の周期を変化
させる方法を適用して負電位供給量を可変にした例であ
る。図示のように、発振回路21の代わりに、高周波の
発振信号を出力する高速発振回路21Aと、低周波の発
振信号を出力する低速発振回路21Bとを設け、どちら
の出力を各レベル変換回路22−0〜22−nに入力す
るかをトランスファーゲート回路27で選択する。トラ
ンスファーゲートは、切換制御信号により制御される。
上記のように、容量を駆動する発振信号の周期が短いほ
ど平均供給電流は大きくなるので、高周波の発振信号を
各レベル変換回路22−0〜22−nに入力すると平均
供給電流は大きくなる。
ル発生回路の具体的な回路構成を示す図であり、図27
はその動作を示すタイムチャートである。この実施例で
は、図26に示すように、図8の第1実施例の回路にお
いて発振回路21の代わりに、高速発振回路21Aと低
速発振回路21Bとを設けたものである。制御信号EN
も、高速発振回路21Aの動作を制御する制御信号EN
Aと、低速発振回路21Bの動作を制御する制御信号E
NBとし、制御信号ENAとENBを切換制御信号とし
ても使用する。図27に示すように、制御信号ENAが
「H」でENBが「L」の時には、高速発振回路21A
で高周波数の発振信号n00が発生されてレベル変換回
路22に入力される。この時、低速発振回路21Bは動
作しないので、低周波数の発振信号n01は発生されな
い。高周波数の発振信号n00で容量が駆動されるの
で、WLリセットレベル発生回路の平均供給電流は大き
い。制御信号ENAが「L」でENBが「H」の時に
は、低速発振回路21Bで低周波数の発振信号n00が
発生されてレベル変換回路22に入力される。この時、
高速発振回路21Aは動作しないので、高周波数の発振
信号n00は発生されない。低周波数の発振信号n01
で容量が駆動されるので、WLリセットレベル発生回路
の平均供給電流は小さく、消費電流は少なくなる。
号の周期を変化させる方法は、図9や図10の回路にも
適用可能である。図28は、第5実施例のWLリセット
レベル発生回路の基本構成を示す図である。この実施例
は、第3実施例の容量駆動回路の電源電位を変化させる
方法と第4実施例の容量を駆動する発振信号の周期を変
化させる方法組み合わせて負電位供給量を可変にした例
である。また、図29は、第5実施例の具体的な回路構
成を示す図であり、図30はその動作を示すタイムチャ
ートである。詳しい説明は省略する。なお、第5実施例
の方法も、図9や図10の回路にも適用可能である。
ル発生回路の基本構成を示す図である。この実施例は、
図18に示したWLリセットレベル発生回路において、
容量の値を変化させる方法を適用して負電位供給量を可
変にした例である。図示のように、レベル変換回路の一
部への発振信号の入力を禁止するためのスイッチ回路2
8を設け、一部のユニットの組を動作させなくしたもの
である。これにより実質的に使用される容量の値が変化
し、平均供給電流が変化する。スイッチ回路28は容量
面積制御信号ACSで制御される。なお、同一の発振信
号を使用するのであれば、レベル変換回路を共通化し
て、スイッチ回路を各容量駆動回路の入力部に設けるこ
とも可能である。
ル発生回路の具体的な回路構成を示す図であり、図33
はその動作を示すタイムチャートである。この実施例で
は、図32に示すように、図19の第1実施例の変形例
の回路において、ACSに応じて一方の組のレベル変換
回路22Aへの発振信号n01の入力を禁止できるよう
にすると共に、容量24Aの電源駆動部への発振信号n
00の入力も禁止できるようにしている。他方の組のレ
ベル変換回路23Bには常時発振信号n00が入力さ
れ、電源駆動部へも常時発振信号n01が入力される。
従って他方の組は常時動作する。
ベル発生回路は制御信号ENが「H」の時に動作し、A
SSが「H」の時には2つの組が共に動作するので平均
供給電流は大きくなり、ASSが「L」の時には一方の
組は動作しないので平均供給電流は小さくなる。図34
は、第6実施例の変形例のWLリセットレベル発生回路
の回路構成と動作を示す図である。この実施例では、図
34の(1)に示すように、2組の容量駆動回路23A
と23B及び容量24Aと24Bを設け、ACSに応じ
て一方の容量駆動回路23Bへのレベル変換後の発振信
号の入力を禁止できるようにしている。動作は、図34
の(2)に示すように、図33と類似しているので、こ
れ以上の説明は省略する。
に説明したように、実施例の構成を各種組み合わせるこ
とが可能であり、要求される使用に応じて最適な方法を
使用することが重要である。
ワード線のリセットレベルを負電位にすることによりサ
ブスレッシュルドリーク電流を削減してデータ保持時間
を延長した半導体記憶装置において、低消費電力化、安
定確実な動作などの特性の改善が実現され、微細化や高
集積化が進められる半導体記憶装置において特に効果的
である。
DRAMの基本構成の例を示す図である。
示す図である。
る。
関する構成を示す図である。
成を示す図である。
体的な構成を示す図である。
の構成例を示す図である。
他の構成例を示す図である。
ある。
を示す図である。
の説明図である。
構成を示す図である。
ベル変化を示すタイミング図(1バンク動作時)であ
る。
ベル変化を示すタイミング図(2バンク動作時)であ
る。
ベル変化を示すタイミング図(4バンク動作時)であ
る。
生回路の基本構成を示す図である。
生回路の構成を示す図である。
生と制御に関する構成を示す図である。
例を示す図である。
例を示す図である。
生回路の基本構成を示す図である。
構成と動作を示す図である。
生回路の基本構成を示す図である。
構成を示す図である。
動作を示す図である。
生回路の基本構成を示す図である。
構成を示す図である。
動作を示す図である。
生回路の基本構成を示す図である。
構成を示す図である。
動作を示す図である。
生回路の構成と動作を示す図である。
Claims (16)
- 【請求項1】 平行に配列された複数のワード線と、 該ワード線が延びる方向に対して垂直な方向に延びる複
数のビット線と、 前記複数のワード線と前記複数のビット線に対応してア
レイ状に配置され、対応する前記複数のワード線と前記
複数のビット線に接続された複数のメモリセルを配列し
たメモリセルアレイと、 負電位を発生するワード線リセットレベル発生回路とを
備え、 非選択の前記ワード線に前記ワード線リセットレベル発
生回路の出力を印加することにより非選択の前記ワード
線を負電位に設定する半導体記憶装置において、 前記ワード線リセットレベル発生回路は、前記メモリセ
ルアレイの動作に応じて前記負電位の供給量を変化させ
ることを特徴とする半導体記憶装置。 - 【請求項2】 請求項1に記載の半導体記憶装置であっ
て、 前記ワード線リセットレベル発生回路の出力状態を検出
するリセットレベル検出回路と、 該リセットレベル検出回路の検出結果に基づいて前記ワ
ード線リセットレベル発生回路の動作を制御するリセッ
トレベル制御回路とを備える半導体記憶装置。 - 【請求項3】 請求項2に記載の半導体記憶装置であっ
て、 前記リセットレベル制御回路は、前記ワード線リセット
レベル発生回路の出力が第1の所定値以下の時には前記
ワード線リセットレベル発生回路の動作を停止し、前記
ワード線リセットレベル発生回路の出力が第2の所定値
以上の時には前記ワード線リセットレベル発生回路の供
給量が最大になるように動作させ、前記ワード線リセッ
トレベル発生回路の出力が第1と第2の所定値の間であ
る時には前記メモリセルアレイへのアクセス動作に応じ
て前記ワード線リセットレベル発生回路の供給量を制御
する半導体記憶装置。 - 【請求項4】 請求項1から3のいずれか1項に記載の
半導体記憶装置であって、 当該半導体記憶装置は複数のバンクで構成され、 前記ワード線リセットレベル発生回路は、前記複数のバ
ンクに対応した独立に動作可能な複数の回路ユニットで
構成され、 前記メモリセルアレイの動作に応じて前記複数の回路ユ
ニットを選択して動作させる半導体記憶装置。 - 【請求項5】 請求項1から4のいずれか1項に記載の
半導体記憶装置であって、 前記ワード線リセットレベル発生回路は、発振回路と、
容量と、該容量を駆動する容量駆動回路とを備え、該容
量駆動回路の高電位側電源電位が、前記発振回路の高電
位側電源電位より高い半導体記憶装置。 - 【請求項6】 請求項1から4のいずれか1項に記載の
半導体記憶装置であって、 前記ワード線リセットレベル発生回路は、発振回路と、
容量と、該容量を駆動する容量駆動回路とを備え、該容
量駆動回路の高電位側電源電位が、前記発振回路の高電
位側電源電位と等しい半導体記憶装置。 - 【請求項7】 請求項1から4のいずれか1項に記載の
半導体記憶装置であって、 前記ワード線リセットレベル発生回路は、発振回路と、
容量と、該容量を駆動する容量駆動回路とを備え、該容
量駆動回路の高電位側電源電位が、前記発振回路の高電
位側電源電位より低い半導体記憶装置。 - 【請求項8】 請求項1から4のいずれか1項に記載の
半導体記憶装置であって、 前記ワード線リセットレベル発生回路は、発振回路と、
容量と、該容量を駆動する容量駆動回路と、該容量駆動
回路の高電位側電源線の接続を、複数の異なる電位の電
源線の間で切り換える電源切り換え回路とを備える半導
体記憶装置。 - 【請求項9】 請求項8に記載の半導体記憶装置であっ
て、 前記電源切り換え回路は、前記発振回路の高電位側電源
電位より高い電位の電源線と、前記発振回路の高電位側
電源電位と等しい電位の電源線の間で切り換える半導体
記憶装置。 - 【請求項10】 請求項8に記載の半導体記憶装置であ
って、 前記電源切り換え回路は、前記発振回路の高電位側電源
電位と等しい電位の電源線と、前記発振回路の高電位側
電源電位より低い電位の電源線の間で切り換える半導体
記憶装置。 - 【請求項11】 請求項1から4のいずれか1項に記載
の半導体記憶装置であって、 前記ワード線リセットレベル発生回路は、発振回路と、
容量と、該容量を駆動する容量駆動回路とを備え、該容
量駆動回路は、前記発振回路から出力される単一の発振
信号を前記容量に印加する半導体記憶装置。 - 【請求項12】 請求項1から4のいずれか1項に記載
の半導体記憶装置であって、 前記ワード線リセットレベル発生回路は、発振回路と、
容量と、該容量を駆動する容量駆動回路とを備え、該容
量駆動回路は、前記発振回路から出力される複数の発振
信号を前記容量に印加する半導体記憶装置。 - 【請求項13】 請求項1から4のいずれか1項に記載
の半導体記憶装置であって、 前記ワード線リセットレベル発生回路は、異なる周波数
の発振信号を出力する複数の発振回路と、容量と、該容
量を駆動する容量駆動回路と、該容量駆動回路に供給す
る発振信号を前記複数の発振回路の出力から選択する選
択回路とを備える半導体記憶装置。 - 【請求項14】 請求項1から4のいずれか1項に記載
の半導体記憶装置であって、 前記ワード線リセットレベル発生回路は、異なる周波数
の発振信号を出力する複数の発振回路と、容量と、該容
量を駆動する容量駆動回路の高電位側電源線の接続を複
数の異なる電位の電源線の間で切り換える電源切り換え
回路と、前記容量駆動回路に供給する発振信号を前記複
数の発振回路の出力から選択する選択回路とを備える半
導体記憶装置。 - 【請求項15】 請求項1から4のいずれか1項に記載
の半導体記憶装置であって、 前記ワード線リセットレベル発生回路は、発振回路と、
複数の容量ユニットと、各容量ユニットを駆動する複数
の容量駆動回路ユニットと、前記発振回路の出力する発
振信号の各容量駆動回路ユニットへの入力を切り換える
スイッチとを備え、前記メモリセルアレイの動作に応じ
て前記スイッチを切り換える半導体記憶装置。 - 【請求項16】 請求項5から15のいずれか1項に記
載の半導体記憶装置であって、 外部から供給される電源電圧を降圧する電源電圧降圧回
路を備え、前記発振回路の高電位側電源は前記電源電圧
降圧回路から供給される半導体記憶装置。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18213998A JP3714799B2 (ja) | 1998-06-29 | 1998-06-29 | 半導体記憶装置 |
US09/339,855 US6628564B1 (en) | 1998-06-29 | 1999-06-25 | Semiconductor memory device capable of driving non-selected word lines to first and second potentials |
KR1019990024663A KR100601114B1 (ko) | 1998-06-29 | 1999-06-28 | 반도체 디바이스 |
US10/631,752 US7079443B2 (en) | 1998-06-29 | 2003-08-01 | Semiconductor device |
US11/313,963 US7706209B2 (en) | 1998-06-29 | 2005-12-22 | Semiconductor memory device capable of driving non-selected word lines to a variable negative potential based on a bank access operation |
KR1020060021034A KR100733810B1 (ko) | 1998-06-29 | 2006-03-06 | 반도체 디바이스 |
US12/718,819 US20100321983A1 (en) | 1998-06-29 | 2010-03-05 | Semiconductor memory device capable of driving non-selected word lines to first and second potentials |
US12/718,808 US20100220540A1 (en) | 1998-06-29 | 2010-03-05 | Semiconductor memory device capable of driving non-selected word lines to first and second potentials |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18213998A JP3714799B2 (ja) | 1998-06-29 | 1998-06-29 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000011651A true JP2000011651A (ja) | 2000-01-14 |
JP3714799B2 JP3714799B2 (ja) | 2005-11-09 |
Family
ID=16113039
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18213998A Expired - Fee Related JP3714799B2 (ja) | 1998-06-29 | 1998-06-29 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3714799B2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001243769A (ja) * | 2000-02-24 | 2001-09-07 | Fujitsu Ltd | 半導体装置及び半導体装置の内部電源生成方法 |
KR100312830B1 (ko) * | 1998-12-04 | 2001-11-05 | 니시무로 타이죠 | 레이 아웃 면적이 삭감된 반도체 기억 장치와 그 제조 방법 |
JP2002343082A (ja) * | 2001-05-04 | 2002-11-29 | Samsung Electronics Co Ltd | 半導体メモリ装置のネガティブ電圧発生器 |
CN1327447C (zh) * | 2002-02-13 | 2007-07-18 | 夏普公司 | 半导体存储装置及使用该器件的电子信息装置 |
US7940577B2 (en) | 2005-11-15 | 2011-05-10 | Renesas Electronics Corporation | Semiconductor integrated circuit device minimizing leakage current |
JP2012168998A (ja) * | 2011-02-10 | 2012-09-06 | Elpida Memory Inc | 半導体記憶装置 |
JP2014170610A (ja) * | 2013-02-28 | 2014-09-18 | Toshiba Corp | 半導体記憶装置 |
-
1998
- 1998-06-29 JP JP18213998A patent/JP3714799B2/ja not_active Expired - Fee Related
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100312830B1 (ko) * | 1998-12-04 | 2001-11-05 | 니시무로 타이죠 | 레이 아웃 면적이 삭감된 반도체 기억 장치와 그 제조 방법 |
JP2001243769A (ja) * | 2000-02-24 | 2001-09-07 | Fujitsu Ltd | 半導体装置及び半導体装置の内部電源生成方法 |
JP4485637B2 (ja) * | 2000-02-24 | 2010-06-23 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及び半導体装置の内部電源生成方法 |
JP2002343082A (ja) * | 2001-05-04 | 2002-11-29 | Samsung Electronics Co Ltd | 半導体メモリ装置のネガティブ電圧発生器 |
JP4694089B2 (ja) * | 2001-05-04 | 2011-06-01 | 三星電子株式会社 | 半導体メモリ装置のネガティブ電圧発生器 |
CN1327447C (zh) * | 2002-02-13 | 2007-07-18 | 夏普公司 | 半导体存储装置及使用该器件的电子信息装置 |
US7940577B2 (en) | 2005-11-15 | 2011-05-10 | Renesas Electronics Corporation | Semiconductor integrated circuit device minimizing leakage current |
JP2012168998A (ja) * | 2011-02-10 | 2012-09-06 | Elpida Memory Inc | 半導体記憶装置 |
JP2014170610A (ja) * | 2013-02-28 | 2014-09-18 | Toshiba Corp | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3714799B2 (ja) | 2005-11-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6628564B1 (en) | Semiconductor memory device capable of driving non-selected word lines to first and second potentials | |
US5528538A (en) | Voltage generating circuit in semiconductor integrated circuit | |
US7339847B2 (en) | BLEQ driving circuit in semiconductor memory device | |
KR100223990B1 (ko) | 반도체 기억장치 | |
US7248528B2 (en) | Refresh control method of a semiconductor memory device and semiconductor memory device | |
KR19980033971A (ko) | 반도체 집적 회로 장치 | |
KR100627079B1 (ko) | 반도체 기억 장치 | |
KR100510484B1 (ko) | 워드라인 방전방법 및 이를 이용하는 반도체 메모리장치 | |
JPH10312685A (ja) | 半導体記憶装置 | |
KR100328331B1 (ko) | 반도체 기억장치 및 그 동작방법 | |
US5774405A (en) | Dynamic random access memory having an internal circuit using a boosted potential | |
US5587648A (en) | Power supply circuit for generating an internal power supply potential based on an external potential | |
KR100848418B1 (ko) | 강유전체 메모리 장치, 전자 기기 및 강유전체 메모리장치의 구동 방법 | |
JP3714799B2 (ja) | 半導体記憶装置 | |
US20100191987A1 (en) | Semiconductor device using plural external voltage and data processing system including the same | |
JP3690919B2 (ja) | メモリデバイス | |
US5694365A (en) | Semiconductor memory device capable of setting the magnitude of substrate voltage in accordance with the mode | |
US7099177B2 (en) | Nonvolatile ferroelectric memory device having power control function | |
US6125073A (en) | Integrated semiconductor memory | |
JP3182071B2 (ja) | 半導体記憶回路のデータ保持時間の延長装置及び延長方法 | |
KR20000003648A (ko) | 센싱 전류의 소모를 줄이는 반도체 메모리 장치 | |
JP2000011644A (ja) | 半導体装置 | |
KR100228524B1 (ko) | 반도체 메모리 장치의 워드라인 구동회로 | |
JP3319739B2 (ja) | ワードドライバ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040817 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041013 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050726 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050823 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080902 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090902 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090902 Year of fee payment: 4 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090902 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090902 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090902 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100902 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100902 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110902 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110902 Year of fee payment: 6 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110902 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120902 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120902 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130902 Year of fee payment: 8 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |