JP2012168998A - 半導体記憶装置 - Google Patents

Abstract

【課題】複数のメインワード線を備える半導体記憶装置において、複数のメインワード線を同時に活性化したいという要望が存在する。しかし、１本のメインワード線を駆動可能な能力を持つドライバでは、複数のメインワード線を同時に活性化することができない。そのため、複数のメインワード線を同時に活性化する半導体記憶装置が望まれる。
【解決手段】図１に示す半導体記憶装置は、第１及び第２のメインワード線と、外部から入力されるテストコマンドに応じて、第１のメインワード線を第１のタイミングで活性化させ、かつ、第１のメインワード線の活性状態を維持させたまま第１のタイミングとは異なる第２のタイミングで第２のメインワード線を活性化させる制御回路と、を備える。
【選択図】図１

Description

本発明は、半導体記憶装置に関する。特に、複数のメインワード線を備える半導体記憶装置に関する。

近年の半導体記憶装置においては、データの書き込み及び読み出し処理の高速化が著しい。

特許文献１に、複数のワード線に結合されたメモリセルを含む半導体記憶装置において、複数のワード線の制御が可能な２個のドライバ回路を、それぞれ書き込み及び読み出し時の動作に特化させることでデータの書き込み及び読み出しの高速化を実現する技術が開示されている。

特開平１１−１８５４８９号公報

以下の分析は、本発明の観点からなされたものである。

特許文献１で開示された半導体記憶装置は、複数のメインワード線を含むものであるが、通常動作時には１本のメインワード線に限り活性化し、この活性化したメインワード線に接続されるメモリセルを選択することでリード動作及びライト動作を実現している。

一方、半導体記憶装置の動作モードには、メモリセルに対する書き込み及び読み出し動作を行なう通常動作モードと、半導体記憶装置の製造時における試験・検査を目的とした動作モードが存在する。例えば、半導体記憶装置の量産工程には、ウェハー上で特性チェックを行なうＰ／Ｗ工程や、高温・高電圧で半導体記憶装置を所定時間動作させ初期不良品を検出するバーンイン工程といった試験が存在する。このような試験工程では、半導体記憶装置を同時かつ大量に試験することになる。さらに、各試験工程の目的とする検査が迅速に行なわれることが要求される。

そのため、複数のメインワード線を同時に活性化し、複数のメモリセルにデータを同時に書き込むようなテストモードが要望される。なぜならば、１本のメインワード線を活性化しメモリセルにデータを書き込むよりも、複数のメインワード線を同時に活性化し、メモリセルにテストデータを一括して書き込む方が試験時間の短縮になるからである。

しかし、上述のように半導体記憶装置の通常動作モードでは、複数のメインワード線を活性化する必要はなく、メインワード線を駆動するドライバは１本のメインワード線を駆動するのに十分な能力を備えるものが採用される。このことは、コストを考慮すれば当然である。即ち、複数のメインワード線が駆動可能なドライバを採用すれば、ドライバの回路規模が大きくなり、半導体記憶装置自体の回路規模も増大する。さらに、ドライバで消費する電力も大きくなるため、電源回路の強化なども必要になる。

以上のように、１本のメインワード線を駆動可能な能力を持つドライバでは、複数のメインワード線を活性化することができず、試験工程において要望される複数のメインワード線を同時に活性化したいという要望を満たすことができない。

以上のとおり、従来技術には、解決すべき問題点が存在する。

本発明の一側面において、複数のメインワード線を備える半導体記憶装置において、複数のメインワード線を同時に活性化する半導体記憶装置が、望まれる。

本発明の第１の視点によれば、第１及び第２のメインワード線と、外部から入力されるテストコマンドに応じて、前記第１のメインワード線を第１のタイミングで活性化させ、かつ、前記第１のメインワード線の活性状態を維持させたまま前記第１のタイミングとは異なる第２のタイミングで前記第２のメインワード線を活性化させる制御回路と、を備える半導体記憶装置が提供される。

本発明の第２の視点によれば、複数のメインワード線を備える半導体記憶装置において、複数のメインワード線を同時に活性化する半導体記憶装置が、提供される。

本発明の実施形態の概要を説明するための図である。 本発明の第１の実施形態の半導体記憶装置の全体構成の一例を示す図である。 図２のメモリセルアレイ領域の内部構成と各メモリセルアレイに接続されるドライバとの関係を示す図である。 図３のメモリセルアレイの内部構成の一例を示す図である。 図３の点線部分の拡大図である。 図５に示すメインワードドライバ制御回路の内部構成の一例を示す図である。 図６に示す遅延回路の内部構成の一例を示す図である。 図６に示す別の遅延回路の内部構成の一例を示す図である。 図６に示すアドレスデコーダの内部構成の一例を示す図である。 図６に示すアドレスデコーダの入出力関係を示す真理値表である。 図３に示すメインワードラインドライバの内部構成の一例を示す図である。 図３に示すサブワードドライバアレイの内部構成の一例を示す図である。 通常動作モード時における、メインワード線ＭＷＬａが活性化した場合の各信号の状態を示すタイミングチャートである。 通常動作モード時における、メインワード線ＭＷＬｈが活性化した場合の各信号の状態を示すタイミングチャートである。 マルチモード時における、各信号の状態を示すタイミングチャートである。

初めに、図１を用いて実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。

上述のように、複数のメインワード線を備える半導体記憶装置において、複数のメインワード線を同時に活性化したいという要望が存在する。例えば、複数のメインワード線を同時に活性化させるモードには、半導体記憶装置のテストモードがある（以下、マルチモードと呼ぶ）。一般的に、半導体記憶装置の通常動作モードでは、複数のメインワード線を活性化する必要はなく、コストを考慮した結果、メインワード線を駆動するドライバは１本のメインワード線を駆動するのに十分な能力を備えるものが採用される。その結果、１本のメインワード線を駆動可能な能力を持つドライバでは、複数のメインワード線を駆動することができず、試験工程において要望される複数のメインワード線を同時に活性化することができない。そのため、メインワード線を駆動するドライバの能力を増大させることなく、複数のメインワード線を活性化する半導体記憶装置が望まれる。

そこで、図１に示す半導体記憶装置を提供する。図１に示す半導体記憶装置は、第１及び第２のメインワード線と、外部から入力されるテストコマンドに応じて、第１のメインワード線を第１のタイミングで活性化させ、かつ、第１のメインワード線の活性状態を維持させたまま第１のタイミングとは異なる第２のタイミングで第２のメインワード線を活性化させる制御回路と、を備えている。

図１に示す半導体記憶装置に対してテストコマンドが発行され、マルチモードで動作する際に、第１のメインワード線と第２のメインワード線を活性化させるタイミングをずらすことが可能になる。その結果、第１のメインワード線と第２のメインワード線を同時に駆動する必要はないため１本のメインワード線を駆動する能力を持つドライバであっても、能力が不足することはない。そのため、ドライバの能力が不足することにより半導体記憶装置が誤動作することはない。さらに、より能力の高いドライバを採用する必要もないため、半導体記憶装置の消費電力を増加させることもない。

［第１の実施形態］
次に、本発明の第１の実施形態について、図面を用いてより詳細に説明する。以下の説明においては、半導体記憶装置はＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であるものとして説明する。但し、半導体記憶装置をＤＲＡＭに限定する趣旨ではなく、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリ等のＤＲＡＭ以外の半導体記憶装置であっても同様のことが行なえる。

図２は、本実施形態に係る半導体記憶装置１の全体構成の一例を示すブロック図である。図２に示す半導体記憶装置１は、コマンド端子（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）と、アドレス端子（ＡＤ）と、電源端子と、クロック端子（ＣＬＫ）と、データ端子（ＤＱ）等の外部端子を備えている。

図２に示す半導体記憶装置１は、内部電圧回路１０と、内部クロック生成回路１１と、コマンドデコーダ１２と、コントロールロジック１３と、ロウアドレスバッファ１４と、カラムアドレスバッファ１５と、ロウデコーダ１６と、メモリセルアレイ領域１７と、カラムデコーダ１８と、データアンプ１９と、ライトアンプ２０と、入出力バッファ２１と、メインワードライン制御回路２２から構成されている。

半導体記憶装置１の内部において使用する電源及びクロックは、内部電圧回路１０及び内部クロック生成回路１１により生成、供給される。

半導体記憶装置１に対するコマンド信号はコマンド端子により受け付ける。具体的には、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ及びライトイネーブル信号／ＷＥ等で構成するコマンド信号が入力される。これらの信号によって構成されるコマンド信号は、コマンドデコーダ１２によって解読（デコード）され、デコード結果をコントロールロジック１３に出力する。

コントロールロジック１３では、コマンドデコーダ１２によるデコード結果に基づいて内部コマンドを生成し、ロウアドレスバッファ１４、カラムアドレスバッファ１５、ロウデコーダ１６、メインワードライン制御回路２２、カラムデコーダ１８、ライトアンプ２０といった各回路ブロックに出力する。

アドレス端子は、外部から発行されたアドレス信号ＡＤを受け付ける。アドレス端子から入力されたアドレス信号ＡＤは、ロウアドレスバッファ１４及びカラムアドレスバッファ１５に供給される。

コントロールロジック１３では、コマンドデコーダ１２から受け付けたコマンド信号が、ロウアドレスに対応するメインワード線を活性化するアクティブコマンド（ＡＣＴ）や、半導体記憶装置１をマルチモードに遷移させるテストコマンド等のロウアドレスに関するコマンドである場合には、ロウアドレスバッファ１４を選択する。一方、コマンド信号がリードコマンド（ＲＥＡＤ）又はライトコマンド（ＷＲＩＴＥ）等のカラムアドレスに関するコマンドである場合には、カラムアドレスバッファ１５を選択する。

ロウアドレスバッファ１４に取り込まれたロウアドレスは、ロウデコーダ１６に供給される。

ロウデコーダ１６はロウアドレスをデコードし、デコード結果をメモリセルアレイ領域１７に出力する。一方、カラムアドレスバッファ１５に取り込まれたカラムアドレスは、カラムデコーダ１８に供給される。

カラムデコーダ１８はカラムアドレスをデコードし、デコード結果をメモリセルアレイ領域１７に供給する。

メモリセルアレイ領域１７は、複数のメモリセル及び複数のセンスアンプを含む回路ブロックである。メモリセルアレイ領域１７に含まれるメモリセルの選択は、ロウデコーダ１６及びカラムデコーダ１８によって行なわれる。

データの読み込み動作時には、選択されたメモリセルから読み出されたリードデータは対応するセンスアンプによって増幅され、メモリセルアレイ領域１７から出力される。その後、データアンプ１９によって、さらに増幅された後、入出力バッファ２１を介してデータ端子から出力される。データの書き込み動作時においては、データ端子に入力されたライトデータが入出力バッファ２１及びライトアンプ２０を介して、選択されたメモリセルに書き込まれる。

メインワードライン制御回路２２は、ロウアドレスバッファ１４から出力される内部アドレス信号と、コントロールロジック１３から出力される内部コマンド信号を受けて、メインワード線を制御する回路である。メインワードライン制御回路２２は、図１の制御回路に相当する。

以下、メインワードライン制御回路２２について詳細に説明する。図３は、図２のメモリセルアレイ領域１７の内部構成と各メモリセルアレイＭＡに接続されるドライバとの関係を示す図である。

図３に示すように、メモリセルアレイ領域１７には複数のメモリセルアレイＭＡと、複数のメモリセルアレイに対応したセンスアンプＳＡと、サブワードドライバアレイＳＷＤＡが設けられている。メモリセルアレイＭＡは、複数のサブワード線ＳＷＬ及び複数のビット線ＢＬを有し、各サブワード線ＳＷＬ及びビット線ＢＬとの交点にはメモリセルＭＣが設けられている（図４参照）。

また、ロウデコーダ１６には、メインワードドライバ１００〜１０ｎ（ｎは１以上の整数、以下同じ）が含まれている。各メインワードドライバは、それぞれ複数のメインワード線の活性化が可能であり、図３に示すメインワードドライバ１００〜１０ｎはそれぞれ８本のメインワード線の活性化を行なう。例えば、図３のメインワードドライバ１００は、メインワード線ＭＷＬａ〜ＭＷＬｈの８本のメインワード線を駆動する。各メインワード線ＭＷＬは対応するサブワードドライバアレイＳＷＤＡに供給される。

各メインワードドライバはメインワードライン制御回路２２によって制御される。メインワードライン制御回路２２は、メインワードドライバ制御回路２００〜２０ｎから構成されている。メインワードドライバ制御回路２００〜２０ｎについての詳細は後述する。メインワードドライバ制御回路２００〜２０ｎは、メインワードドライバ１００〜１０ｎに対応して設けられている。

次に、メインワードドライバ１００〜１０ｎとメインワードライン制御回路の接続に関する説明を行なう。図５は、図３の点線部分の拡大図である。図５を用いて、メインワードドライバ１００とメインワードドライバ制御回路２００との関係について、具体的に説明する。

メインワードドライバ１００は、８本のメインワード線（ＭＷＬａ〜ＭＷＬｈ）を活性化する。メインワードドライバ１００には、８本のメインワード線それぞれに対応するメインワードラインドライバ１００ａ〜１００ｈが含まれている。各メインワードラインドライバは、対応するメインワード線ＭＷＬａ〜ＭＷＬｈを活性化させる。これら複数のメインワードラインドライバは、共通ドライバ３００により制御される。そして、メインワードドライバ１００に対応するメインワードドライバ制御回路２００が、８個のメインワードラインドライバ１００ａ〜１００ｈを制御する。つまり、メインワードドライバ制御回路２００が８本のメインワード線の制御を行なうことになる。なお、メインワードドライバは８個として説明するが、メインワードドライバの個数は８個に限定されるものではない（各メインワードドライバが駆動するメインワード線は８本に限定されるものではない）。

メインワードドライバ制御回路２００は、内部コマンド及び内部アドレスを受け付け、メインワードラインドライバを制御するための制御信号を出力する。メインワードドライバ制御回路２００は、制御信号ＤＥ、制御信号ＥＮ、選択信号Ｂ０〜Ｂ７を出力する。

制御信号ＤＥは、各メインワードラインドライバの動作禁止（ＤＩＳＡＢＬＥ）を制御する。制御信号ＥＮは、各メインワードラインドライバの動作許可（ＥＮＡＢＬＥ）を制御する。制御信号ＤＥ及び制御信号ＥＮは、メインワードラインドライバ１００ａ〜１００ｈに共通して出力される。選択信号Ｂ０〜Ｂ７は、各メインワード線を選択するための信号である。各メインワードドライバ制御回路は、この選択信号Ｂ０〜Ｂ７をそれぞれ異なるタイミングで出力することにより、対応するメインワード線における活性化のタイミングを制御する。

次に、メインワードドライバ制御回路２００〜２０ｎの詳細について説明する。メインワードドライバ制御回路２００〜２０ｎは全て同一の構成であるため、メインワードドライバ制御回路２００に限り説明する。図６は、メインワードドライバ制御回路２００の内部構成の一例を示す図である。

図６に示すように、メインワードドライバ制御回路２００は、動作モード制御回路３０１と、マルチモードセレクタ３０２と、アドレスデコーダ３０３と、遅延回路３０４ａ〜３０４ｇから構成されている。上述のように、メインワードドライバ制御回路２００は、内部コマンド及び内部アドレスを受け付け、各制御信号（制御信号ＤＥ、制御信号ＥＮ、選択信号Ｂ０〜Ｂ７）を出力する。

制御信号ＤＥ及びＥＮは、内部コマンドを受け付けた動作モード制御回路３０１から出力される。選択信号Ｂ０〜Ｂ７は、内部アドレス信号Ａ２〜Ａ０を受け付けたアドレスデコーダ３０３から出力される信号であり、それぞれ異なるタイミングで出力される。そのため、選択信号Ｂ１〜Ｂ７は遅延量の異なる遅延回路３０４ａ〜３０４ｇを介して出力される。図７は、遅延回路３０４ａの内部構成の一例を示す図である。図８は、遅延回路３０４ｇの内部構成の一例を示す図である。このように、各遅延回路では複数の遅延素子（ＤＬ１〜ＤＬｍ）を用いて遅延量を異なるものに設定する（ｍは１以上の整数、以下同じ）。なお、本実施形態の説明においては、選択信号Ｂ１〜Ｂ７のそれぞれに対応した遅延回路を設けているが、これに限定されるものではない。例えば、メインワード線を駆動するドライバの能力に応じて、２本の選択信号に対して同じ遅延量の遅延回路を設けても良い。

半導体記憶装置１の通常動作モード時は、選択信号Ｂ０〜Ｂ７は１本に限り選択される。しかし、マルチモード時には、マルチモードセレクタ３０２から出力されるマルチモードセレクタ信号ＭＳに基づいて、アドレスデコーダ３０３から出力される選択信号Ｂ０〜Ｂ７の全てが選択される。

続いて、アドレスデコーダ３０３について説明する。図９は、アドレスデコーダ３０３の内部構成の一例を示す図である。アドレスデコーダ３０３は、内部アドレス信号Ａ２〜Ａ０とマルチモードセレクタ信号ＭＳを受け付け、選択信号Ｂ０〜Ｂ７を出力する（デコードする）。アドレスデコーダ３０３は、ＮＡＮＤ回路ＮＤ０１〜ＮＤ１４と、インバータＩＮＶ０１〜ＩＮＶ０８により構成されている。

半導体記憶装置１の通常動作モード時には、マルチモードセレクタ信号ＭＳは非活性（Ｈレベル）であって、選択信号Ｂ０〜Ｂ７は内部アドレス信号Ａ２〜Ａ０に従い、１本に限り選択される。一方、複数のメインワード線を活性化する必要のあるマルチモード時には、マルチモードセレクタＭＳ信号が活性化（Ｌレベル）する。マルチモードセレクタＭＳ信号が活性化に対応して、全ての選択信号Ｂ０〜Ｂ７が選択される（全てＨレベルとなる）。図１０は、アドレスデコーダ３０３の入出力関係を示す真理値表である。図１０から、マルチモードセレクタ信号ＭＳがＬレベルであれば、選択信号Ｂ７〜Ｂ０は内部アドレス信号Ａ２〜Ａ０によらず全てＨレベルになることが分かる。

次に、メインワードドライバ回路１００について説明する。上述のとおり、メインワードドライバ回路１００は、メインワードラインドライバ１００ａ〜１００ｈから構成される。各メインワードラインドライバの構成は同一であるため、メインワードラインドライバ１００ａを例に取り説明する。

図１１は、メインワードラインドライバ１００ａの内部構成の一例を示す図である。メインワードラインドライバ１００ａは、制御信号ＤＥ、制御信号ＥＮ、選択信号Ｂ０を受け付け、メインワード線ＭＷＬａを活性化する回路である。メインワードラインドライバ１００ａは、Ｐチャンネル型ＭＯＳトランジスタＰ０１〜Ｐ０４と、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ０３から構成されている。Ｐチャンネル型ＭＯＳトランジスタＰ０３及びＰ０４と、Ｎチャンネル型ＭＯＳトランジスタＮ０２及びＮ０３により、２個のインバータを構成している。なお、Ｐチャンネル型ＭＯＳトランジスタＰ０１とＮチャンネル型ＭＯＳトランジスタＮ０１のドレインの接続点をノードＳ１、Ｐチャンネル型ＭＯＳトランジスタＰ０３とＮチャンネル型ＭＯＳトランジスタＮ０２のドレインの接続点をノードＳ２、共通ドライバ３００の出力をノードＳ３とする。

メインワードドライバ制御回路２００において、制御信号ＥＮがＨレベルの場合にノードＳ３はＬレベルに設定され、共通ドライバ３００によりＮチャンネル型ＭＯＳトランジスタＮ０１のソースが接地される。Ｎチャンネル型ＭＯＳトランジスタＮ０１のソースが接地された状態で、制御信号ＤＥ及び選択信号Ｂ０がＨレベルに設定されると、ノードＳ１がＬレベルに設定される。すると、Ｐチャンネル型ＭＯＳトランジスタＰ０３及びＮチャンネル型ＭＯＳトランジスタＮ０２で構成するインバータによりノードＳ２はＨレベルに設定される。その結果、Ｐチャンネル型ＭＯＳトランジスタＰ０２はオフ状態となりノードＳ１はＬレベルが維持されると共に、Ｐチャンネル型ＭＯＳトランジスタＰ０４及びＮチャンネル型ＭＯＳトランジスタＮ０３で構成するインバータによりメインワード線ＭＷＬａはＬレベルに活性化される。

上述のように、マルチモードの際には、選択信号Ｂ０〜Ｂ７が選択されるタイミングはそれぞれ異なるため、選択信号Ｂ０〜Ｂ７に対応するメインワード線ＭＷＬａ〜ＭＷＬｈの活性化タイミングも異なる。その結果、メインワードラインドライバ１００ａ〜１００ｈに共通に接続されているドライバ３００が８個のメインワードラインドライバを同時に駆動（ノードＳ１をＬレベルに設定）する必要はない。従って、マルチモード時においても複数のメインワード線を正常に活性化させることができる。

続いて、サブワードドライバアレイＳＷＤＡについて説明する。サブワードドライバは、メインワード線の負荷容量の低減を目的としてメインワード線を分割したサブワード線を駆動するためのドライバである。各サブワードドライバは、それぞれ独立してメモリセルを駆動する。このサブワードドライバを纏めたものがサブワードドライバアレイＳＷＤＡである。

メインワード線ＭＷＬａは複数のサブワード線に分割されている。図１２は、サブワードドライバアレイＳＷＤＡの内部構成の一例を示す図である。図１２に示すサブワードドライバアレイＳＷＤＡは、それぞれのサブワード線を駆動するサブワードドライバＳＷＤ０〜ＳＷＤｉ（ｉは１以上の整数）から構成されている。

各サブワードドライバは、Ｎチャンネル型ＭＯＳトランジスタ２個とＰチャンネル型ＭＯＳトランジスタ１個で構成されている。例えば、サブワードドライバＳＷＤ０においては、Ｎチャンネル型ＭＯＳトランジスタＮ０４及びＮ０５と、Ｐチャンネル型ＭＯＳトランジスタＰ０５から構成されている。Ｎチャンネル型ＭＯＳトランジスタＮ０４とＰチャンネル型ＭＯＳトランジスタＰ０５のゲートはメインワード線ＭＷＬａに接続され、ドレインはサブワード線ＳＷＬａ０に接続されている。また、Ｐチャンネル型ＭＯＳトランジスタＰ０５のドレインにサブワードドライバ選択線ＦＸＴ０が接続される。Ｎチャンネル型ＭＯＳトランジスタＮ０５のゲートには、サブワード制御線ＦＸＢ０が接続される。さらに、Ｎチャンネル型ＭＯＳトランジスタＮ０４及びＮ０５のソースは、負電圧ＶＫＫが接続される。ここで負電圧ＶＫＫは、接地電圧より低い電圧である。サブワードドライバアレイＳＷＤＡでは、メインワード線ＭＷＬａを分割したサブワード線ＳＷＬａ０〜ＳＷＬａｉのいずれかを活性化する。メインワード線に接続されたサブワード線が活性化すると、サブワード線に接続されたメモリセルにデータが書き込まれる。なお、サブワードドライバアレイＳＷＤＡは、各メインワード線に対応して存在するものである。また、サブワードドライバ選択線ＦＸＴ０〜ＦＸＴｉ及びサブワード制御線ＦＸＢ０〜ＦＸＢｉは他のサブワードアレイＳＷＤＡとも共通に接続されている。

次に、半導体記憶装置１の動作について説明する。初めに、通常動作モード時の動作について説明する。

図１３は、メインワード線ＭＷＬａが活性化した場合の各信号の状態を示すタイミングチャートである。図１４は、メインワード線ＭＷＬｈが活性化した場合の各信号の状態を示すタイミングチャートである。図１３及び図１４に示す波形では、外部から発行されるＡＣＴコマンドに応じて選択信号Ｂ０又はＢ７が選択されている。つまり、ＡＣＴコマンドに応じて複数のメインワード線のうち１本に限り活性化され、他のメインワード線は活性化されていない（図１３の時刻ｔ１及び図１４の時刻ｔ２）。

次に、マルチモード時の動作について説明する。図１５は、マルチモード時の各信号の状態を示すタイミングチャートである。図１５に示すように、半導体記憶装置１をマルチモードに遷移させるテストコマンド（外部コマンド）が発行されると、マルチモードセレクタ信号ＭＳが活性化（Ｌレベル）する（時刻ｔ３）。マルチモードセレクタ信号ＭＳの活性化に対応して、選択信号Ｂ０〜Ｂ７が全て選択される（Ｈレベル）。全ての選択信号Ｂ０〜Ｂ７が選択されるが、選択信号Ｂ０〜Ｂ７は遅延回路３０４ａ〜３０４ｇを介して出力されるため、それぞれが活性化するタイミングは異なる。従って、各選択信号に対応するメインワード線ＭＷＬａ〜ＭＷＬｈの活性化タイミングも異なる。なお、図１５では選択信号Ｂ２〜Ｂ６とメインワード線ＭＷＬｃ〜ＭＷＬｇについて図示していないが、他の選択信号及びメインワード線と同様に、異なるタイミングで活性化する。

一方、各メインワード線に接続されるサブワード線ＳＷＬａ０〜ＳＷＬｈ０は、サブワードドライバ選択線ＦＸＴ及びサブワード制御線ＦＸＢの活性化に応じて、活性化されるため、サブワード線の活性化タイミングを等しくすることができる。マルチモード時のテストにおいては、サブワード線が活性化している間にこのサブワード線に接続されている各メモリセルにテストデータが書き込まれる。

以上のように、複数のメインワード線を備える半導体記憶装置において、テストコマンドを受信したことに応じて、各メインワード線を異なるタイミングで活性化させる。その結果、各メインワード線に対応したメインワードドライバは同時に動作する必要がなく、複数のメインワード線を駆動する能力を持たないドライバを使用しても各メインワード線を正常に活性化することが可能になる。ドライバの能力を増加させる必要がないので、半導体記憶装置全体の消費電力を増加させることもなく、またドライバの能力不足に起因にして半導体記憶装置が誤動作することもない。

なお、上記の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１ 半導体記憶装置
１０ 内部電圧回路
１１ 内部クロック生成回路
１２ コマンドデコーダ
１３ コントロールロジック
１４ ロウアドレスバッファ
１５ カラムアドレスバッファ
１６ ロウデコーダ
１７ メモリセルアレイ領域
１８ カラムデコーダ
１９ データアンプ
２０ ライトアンプ
２１ 入出力バッファ
２２ メインワードライン制御回路
１００〜１０ｎ メインワードドライバ
１００ａ〜１００ｈ メインワードラインドライバ
２００〜２０ｎ メインワードドライバ制御回路
３００ 共通ドライバ
３０１ 動作モード制御回路
３０２ マルチモードセレクタ
３０３ アドレスデコーダ
３０４ａ〜３０４ｇ 遅延回路
ＤＬ１〜ＤＬｍ 遅延素子
ＩＮＶ０１〜ＩＮＶ０８ インバータ
Ｎ０１〜Ｎ０５ Ｎチャンネル型ＭＯＳトランジスタ
ＮＤ０１〜ＮＤ１４ ＮＡＮＤ回路
ＭＡ メモリセルアレイ
ＭＣ メモリセル
Ｐ０１〜Ｐ０５ Ｐチャンネル型ＭＯＳトランジスタ
ＳＡ センスアンプ
ＳＷＤＡ サブワードドライバアレイ
ＳＷＤ０〜ＳＷＤｉ サブワードドライバ

Claims (9)

1. 第１及び第２のメインワード線と、
   外部から入力されるテストコマンドに応じて、前記第１のメインワード線を第１のタイミングで活性化させ、かつ、前記第１のメインワード線の活性状態を維持させたまま前記第１のタイミングとは異なる第２のタイミングで前記第２のメインワード線を活性化させる制御回路と、
   を備えることを特徴とする半導体記憶装置。
2. 前記制御回路が、外部から入力されるアクティブコマンドを受け付けた場合には、前記第１及び第２のメインワード線のうち、いずれか一方を活性化させる請求項１の半導体記憶装置。
3. 前記第２のタイミングの後に、前記第１及び第２のメインワード線に接続される第１及び第２のサブワード線を活性化させ、前記第１及び第２のサブワード線に接続される第１及び第２のメモリセルにデータを書き込むサブワードドライバを、さらに備える請求項１又は２の半導体記憶装置。
4. さらに、前記第１のメインワード線を活性化させる第１のメインワードラインドライバと、前記第２のメインワード線を活性化させる第２のメインワードラインドライバと、を備え、
   前記制御回路は、前記第１及び前記第２のメインワードラインドライバの動作許可を設定する第１の制御信号を、前記第１及び第２のメインワードラインドライバに共通して出力し、前記第１のメインワードラインドライバに対して、前記第１のメインワード線を活性化させる第１の選択信号を出力し、前記第２のメインワードラインドライバに対して、前記第２のメインワード線を活性化させる第２の選択信号を出力する請求項１乃至３いずれか一に記載の半導体記憶装置。
5. 前記第１の制御信号は、共通するドライバを介した後、前記第１及び第２のメインワードラインドライバそれぞれに出力される請求項４の半導体記憶装置。
6. 前記制御回路は、前記第１及び前記第２のメインワードラインドライバの動作禁止を設定する第２の制御信号を、前記第１及び第２のメインワードラインドライバに共通して出力する請求項４又は５の半導体記憶装置。
7. 前記制御回路は、外部から発行されるコマンドに対応した内部コマンドから前記第１の制御信号及び第２の制御信号を出力する動作モード制御回路と、
   前記内部コマンドから、前記第１のメインワード線の活性状態を維持させたまま前記第２のメインワード線を活性化するか否かを決定するモード選択信号を出力するマルチモードセレクタと、
   外部から発行されるアドレス信号に対応した内部アドレス信号と、前記モード選択信号から前記第１の選択信号及び前記第２の選択信号を出力するアドレスデコーダと、
   を備える請求項６の半導体記憶装置。
8. 前記制御回路は、前記第１の選択信号を遅延させる第１の遅延回路と、前記第２の選択信号を遅延させる第２の遅延回路をさらに備える請求項７の半導体記憶装置。
9. 前記第１の遅延回路の遅延量と前記第２の遅延回路の遅延量はそれぞれ異なる請求項８の半導体記憶装置。

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