JP2002008370A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JP2002008370A
JP2002008370A JP2000186061A JP2000186061A JP2002008370A JP 2002008370 A JP2002008370 A JP 2002008370A JP 2000186061 A JP2000186061 A JP 2000186061A JP 2000186061 A JP2000186061 A JP 2000186061A JP 2002008370 A JP2002008370 A JP 2002008370A
Authority
JP
Japan
Prior art keywords
sub
row
circuit
signal
refresh
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2000186061A
Other languages
English (en)
Inventor
Hideto Hidaka
秀人 日高
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2000186061A priority Critical patent/JP2002008370A/ja
Priority to US09/737,737 priority patent/US6366515B2/en
Publication of JP2002008370A publication Critical patent/JP2002008370A/ja
Priority to US10/103,999 priority patent/US6538953B2/en
Priority to US10/359,058 priority patent/US6611470B2/en
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 メモリセルデータを、高速でかつ低消費電流
でリフレッシュする。 【解決手段】 リフレッシュアドレスを、クロック信号
の立上がり前に確定状態としクロック信号と同期してリ
フレッシュ指示を取込み、このリフレッシュ指示に従っ
てリフレッシュ動作を実行する。またリフレッシュ時に
は、サブワード線単位でリフレッシュを実行する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、記憶データのリフレッシュ（再書込）を
行なうリフレッシュモードを有するダイナミック型半導
体記憶装置に関する。より特定的には、この発明は、ダ
イナミック型半導体記憶装置のリフレッシュ制御の構成
に関する。
【０００２】
【従来の技術】ダイナミック型半導体記憶装置（ＤＲＡ
Ｍ）は、メモリセルが１個のトランジスタと１個のキャ
パシタとで構成される。メモリセルキャパシタの蓄積電
荷により情報を記憶する。このメモリセルキャパシタの
蓄積電荷がリークなどにより消滅した場合、記憶データ
が破壊される。したがって、この記憶データの破壊を防
止するために、一定期間内にメモリセルの記憶データを
リストアするリフレッシュ動作が行なわれる。リフレッ
シュモードには、外部からリフレッシュ指示を与えてメ
モリセルデータのリフレッシュを行なうオートリフレッ
シュモードと、内部でリフレッシュタイミングを自動的
に決定してリフレッシュを行なうセルフリフレッシュモ
ードがある。
【０００３】オートリフレッシュモードおよびセルフリ
フレッシュモードは、いずれにおいても、リフレッシュ
するメモリセル（メモリセル行）を指定するリフレッシ
ュアドレスは、内蔵のアドレスカウンタから発生され
る。
【０００４】図６３は、従来のＤＲＡＭのオートリフレ
ッシュモード時の外部信号の印加シーケンスを示す図で
ある。この図６３に示すＤＲＡＭは、クロック信号ＣＬ
Ｋに同期して外部からのコマンドＣＭＤを取込み、この
取込んだコマンドＣＭＤに従って動作を行なう。
【０００５】まず、クロックサイクル♯１においてプリ
チャージコマンドＰＲＧを与える。このプリチャージコ
マンドＰＲＧは、外部クロック信号ＣＬＫの立上がりで
ＤＲＡＭ内部に取込まれ、内部のプリチャージ動作が実
行される（初期状態へ復帰させる）。
【０００６】次のクロックサイクル♯２においては、コ
マンドＣＭＤとして、ノーオペレーションコマンドＮＯ
Ｐが与えられる。これは、プリチャージコマンドＰＲＧ
を与え、内部を初期状態に復帰させる場合、いわゆる
「ＲＡＳプリチャージ期間」を確保するためである。
【０００７】クロックサイクル♯３においてオートリフ
レッシュコマンドＡＲＦを与える。このオートリフレッ
シュコマンドＡＲＦは、外部クロック信号ＣＬＫの立上
がりエッジで装置内部に取込まれ、内部でリフレッシュ
活性化信号ＲＦＡＣＴが所定期間Ｈレベルの活性状態と
なり、メモリセルデータのリフレッシュが実行される。
【０００８】次のクロックサイクル♯４においては再び
ノーオペレーションコマンドＮＯＰが与えられる。これ
は、リフレッシュ活性化信号ＲＦＡＣＴの活性化期間お
よびその後のプリチャージ期間を確保するためである。
【０００９】続いて、クロックサイクル♯５において再
びオートリフレッシュコマンドＡＲＦを与える。再び、
このオートリフレッシュコマンドＡＲＦに従って、内部
で発生されるリフレッシュアドレスに従ってメモリセル
データのリフレッシュが実行される。オートリフレッシ
ュコマンドＡＲＦは、所定回数連続して与えられる。あ
る期間を、リフレッシュ期間として使用し、残りの期間
に、他のコマンドＣＭＤに従ってデータアクセスを実行
し、データアクセスの効率化を図る。
【００１０】
【発明が解決しようとする課題】図６４（Ａ）は、リフ
レッシュアドレスの発生部の構成を概略的に示す図であ
る。図６４（Ａ）において、通常動作モード時、外部か
らのアドレス信号ＡＤを取込むアドレスバッファ９００
と、リフレッシュすべきメモリセルを特定するリフレッ
シュアドレスを発生するリフレッシュアドレス発生回路
９０１と、選択信号ＳＥＬに従ってアドレスバッファ９
００からのアドレス信号およびリフレッシュアドレス発
生回路９０１からのリフレッシュアドレスの一方を選択
して内部アドレス信号ＡＤｉｎを生成するマルチプレク
サ（ＭＵＸ）９０２と、マルチプレクサ９０２からの内
部アドレス信号ＡＤｉｎをデコードして、アドレス指定
された行に対応して配置されるワード線ＷＬを選択状態
へ駆動するデコーダ９０３を含む。
【００１１】選択信号ＳＥＬは、オートリフレッシュコ
マンドＡＲＦが与えられたときまたはセルフリフレッシ
ュモードを指示するセルフリフレッシュコマンドＳＲＦ
が与えられたときに活性化される。マルチプレクサ９０
２は、応じてリフレッシュモード時（オートリフレッシ
ュモードおよびセルフリフレッシュモード時）におい
て、リフレッシュアドレス発生回路９０１からのリフレ
ッシュアドレスを選択する。デコーダ９０３は、ロウ系
活性化信号ＲＡＣＴの活性化に応答して活性化され、内
部アドレス信号ＡＤｉｎをデコードして、選択行のワー
ド線を選択状態へ駆動する。アドレスバッファ９００
は、通常動作モード時与えられるコマンドに従って活性
化されて、外部からのアドレス信号を取込み、ラッチし
て内部アドレス信号を生成する。
【００１２】図６４（Ｂ）は、リフレッシュモード時の
動作を示す信号波形図である。コマンドＣＭＤとして、
オートリフレッシュコマンドＡＲＦが与えられると、ク
ロック信号ＣＬＫ（図６３参照）の立上がりでオートリ
フレッシュコマンドＡＲＦが取込まれ、この取込んだオ
ートリフレッシュコマンドＡＲＦに従ってリフレッシュ
活性化信号ＲＦＡＣＴが活性化され、選択信号ＳＥＬが
リフレッシュ活性化信号ＲＦＡＣＴに応答して活性化さ
れる。選択信号ＳＥＬが活性化されると、マルチプレク
サ９０２が、リフレッシュアドレス発生回路９０１から
のリフレッシュアドレスを選択して内部アドレス信号Ａ
Ｄｉｎを生成する。この内部アドレス信号ＡＤｉｎが確
定状態となった後に、ロウ系活性化信号ＲＡＣＴにより
活性化されたデコーダ９０３がデコード動作を行ない、
アドレス指定された行に対応するワード線ＷＬを選択状
態へ駆動する。
【００１３】したがって、オートリフレッシュコマンド
ＡＲＦが与えられた場合、クロック信号ＣＬＫの立上が
りから時間ｔａ経過後に、また、ロウ系活性化信号ＲＡ
ＣＴが活性化された後時間ｔｂ経過後に選択ワード線Ｗ
Ｌが選択状態へ駆動される。これは、クロック信号ＣＬ
Ｋの立上がりエッジで、外部からのコマンドが取込ま
れ、次いで内部動作指示信号が生成されて内部動作が開
始されるためである。
【００１４】一方、セルフリフレッシュコマンドＳＲＦ
が与えられた場合には、セルフリフレッシュコマンドＳ
ＲＦに従って選択信号ＳＥＬおよびリフレッシュ活性化
信号ＲＦＡＣＴが活性化される。この選択信号ＳＥＬ
は、セルフリフレッシュモード期間中Ｈレベルの活性状
態を維持する。リフレッシュアドレス発生回路９０１に
含まれるリフレッシュタイマから周期的に生成されるリ
フレッシュ要求に従って、ロウ系活性化信号ＲＡＣＴが
活性化される。セルフリフレッシュモード時において
は、マルチプレクサ９０２は既に、選択信号ＳＥＬに従
ってリフレッシュアドレス発生回路９０１からのリフレ
ッシュアドレスを選択している。リフレッシュ要求が発
生されたとき、内部アドレス信号ＡＤｉｎは確定状態に
あるため、ロウ系活性化信号ＲＡＣＴに従ってデコーダ
９０３がデコード動作を行なって選択ワード線ＷＬを選
択状態へ駆動する。
【００１５】このセルフリフレッシュモード時において
は、ワード線ＷＬがロウ系活性化信号ＲＡＣＴの活性化
の後選択状態へ駆動されるのに時間ｔｃが必要となる。
時間ｔｂは時間ｔｃと等しい。オートリフレッシュモー
ド時においては、選択信号ＳＥＬが活性化され、次いで
内部アドレス信号ＡＤｉｎが確定状態となった後に、デ
コーダ９０３を活性化する必要があり、セルフリフレッ
シュモード時より、タイミング調整が複雑になり、また
セルフリフレッシュモードとオートリフレッシュモード
とでロウ系制御信号の活性化タイミングを異ならせる必
要があるという問題が生じる。この場合、選択信号ＳＥ
Ｌをセルフリフレッシュモード時、リフレッシュ要求に
従って選択的に活性化することも考えられる。しかしな
がら、セルフリフレッシュモード時リフレッシュ要求に
従って選択信号ＳＥＬを活性状態に駆動する場合、この
選択信号ＳＥＬの充放電を行なう必要があり、消費電流
が増大し、低消費電流が要求されるセルフリフレッシュ
モードの消費電流を増加させる。
【００１６】また、内部動作開始タイミングを速くする
ために、外部からのロウアドレス信号をクロック信号Ｃ
ＬＫと非同期で取込み、コマンド印加前にデコーダを与
えるまたはデコード動作を行なう構成が、特願平１１−
３３９１７４号に示されている。しかしながら、この場
合、通常動作モード時のコマンドＣＭＤは、クロック信
号ＣＬＫに同期して内部へ取込んで内部動作を行なって
いる。すなわち、コマンドＣＭＤのセットアップ時間を
利用して内部アドレス信号を生成してスペア判定などを
行なっている。したがって、オートリフレッシュコマン
ドＡＲＦが、このクロック信号ＣＬＫの立上がり内部で
取込まれることになり、選択信号ＳＥＬがクロック信号
ＣＬＫと同期して活性化される。したがって、この構成
の場合、オートリフレッシュモード時においては、内部
アドレス信号ＡＤｉｎの確定タイミングがクロック信号
ＣＬＫにより決定され、通常動作モード時よりも、オー
トリフレッシュモード時内部動作開始タイミングが遅く
なる。すなわち、オートリフレッシュコマンドを外部か
ら与える場合、この内部の回路動作タイミングが、通常
動作モード時のコマンド（ロウアクトコマンド）とオー
トリフレッシュコマンド印加時とで、異なることにな
る。また、オートリフレッシュの期間が長くなり、通常
アクセスのウェイト期間が長くなる。
【００１７】このオートリフレッシュコマンドと他の通
常モード時に印加されるコマンド（ロウアクトコマン
ド）とで内部動作（ロウ選択動作）の開始タイミングを
異ならせる必要が生じ、回路構成が複雑化する。これ
は、セルフリフレッシュモードとオートリフレッシュモ
ードとで、アドレス信号のタイミングマージンが異なる
場合についても同様である。
【００１８】セルフリフレッシュモード時においては、
単にメモリセルアレイの記憶データの保持を行なうこと
が要求されるだけである。通常、携帯機器などの用途に
おいては、保持すべきデータ量は限られている。したが
って、このリフレッシュ領域を全アドレス領域の一部の
領域に限定した場合、リフレッシュ回数を低減すること
ができる。すなわち、メモリセルのリフレッシュ周期は
一定であるため、たとえばリフレッシュ領域が、全アド
レス領域の１／２のアドレス領域となった場合、リフレ
ッシュ回数は、１／２倍に低減することができ、応じて
セルフリフレッシュモード時の消費電流を低減すること
ができる。一方、オートリフレッシュモード時において
は、外部から与えられるオートリフレッシュコマンドに
従って、全アドレス領域をリフレッシュする。これは、
処理中のデータが消失するのを防止するためである。し
たがって、セルフリフレッシュモード時のリフレッシュ
領域を制限する場合、オートリフレッシュモードとセル
フリフレッシュモードとで、リフレッシュアドレスを発
生する構成を変更する必要が生じる。
【００１９】また、このようなリフレッシュアドレス領
域を制限した場合、不良行をスペア行で置換する冗長回
路が設けられている場合、効率的かつ正確に、冗長置換
を行なう必要がある。しかしながら、従来、このような
オートリフレッシュモードおよびセルフリフレッシュモ
ードで、リフレッシュアドレス領域を容易に変更し、か
つセルフリフレッシュモード時の消費電流を低減する構
成は示されていない。特に、このための制御回路の構成
が複雑化した場合、セルフリフレッシュモード時の消費
電流が生じた場合、たとえば携帯機器における電池の寿
命が短くなり、通常動作に悪影響を及ぼす。
【００２０】それゆえに、この発明の目的は、セルフリ
フレッシュおよびオートリフレッシュのいずれも容易に
かつ低消費電流でかつ安定に行なうことのできるダイナ
ミック型半導体記憶装置を提供することである。
【００２１】この発明の他の目的は、ロウアクセスコマ
ンドおよびオートリフレッシュコマンドを同じタイミン
グで処理して内部動作を行なうことのできるダイナミッ
ク型半導体記憶装置を提供することである。
【００２２】この発明のさらに他の目的は、リフレッシ
ュモード時の消費電流がより低減されるダイナミック型
半導体記憶装置を提供することである。
【００２３】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、リフレッシュモード時にリフレッシュすべき
メモリセルを指定するリフレッシュアドレスを発生する
ためのリフレッシュアドレス発生回路と、クロック信号
と非同期でリフレッシュアドレスに従って内部アドレス
を発生するためのアドレス回路と、クロック信号に同期
して外部からのリフレッシュ指示を取込み、該取込んだ
リフレッシュ指示に従って内部アドレスが指定するメモ
リセルのリフレッシュを行なうためのリフレッシュ制御
信号を発生するリフレッシュ制御回路とを備える。
【００２４】好ましくは、動作モード指示信号に従って
外部からのアドレス信号とリフレッシュアドレスの一方
を選択してクロック信号と非同期でアドレス回路へ与え
るアドレス選択回路が設けられる。このアドレス選択回
路は、動作モード指示信号がリフレッシュモードを指定
するときはリフレッシュアドレス信号を選択してアドレ
ス回路へ与える。
【００２５】好ましくは、さらに、不良メモリセルのア
ドレスを記憶し、アドレス回路から発生された内部アド
レスが不良メモリセルを指定しているか否かをクロック
信号と非同期で動作して判定するスペア判定回路が設け
られる。
【００２６】また、好ましくは、さらに、クロック信号
に同期して動作し、動作モード指示信号に従ってアドレ
ス回路からの内部アドレス信号に従って、アドレス指定
されたメモリセルを含む行を選択状態へ駆動するための
行系回路が設けられる。
【００２７】この発明の別の観点に係る半導体記憶装置
は、同一行上に整列して配列され、かつ各々が行方向に
整列するメモリセルが接続する複数のサブワード線と、
これら複数のサブワード線に共通に設けられるメインワ
ード線と、通常動作モード時、アドレス信号に従ってメ
インワード線および複数のサブワード線を選択状態へ駆
動し、かつメモリセルのデータを保持するデータ保持モ
ード時にはアドレス信号に従ってメインワード線と複数
のサブワード線の一部のサブワード線とを選択状態へ駆
動するための行選択回路を備える。
【００２８】好ましくは、データ保持モード時、アドレ
ス信号として、リフレッシュ行のメモリセルを特定する
ロウアドレス信号と一部のサブワード線を特定するサブ
ロウアドレス信号とを発生するリフレッシュアドレス回
路が設けられる。
【００２９】行選択回路は、好ましくは、通常動作モー
ド時にはサブロウアドレス信号に相当するアドレス信号
を無効化し、かつデータ保持モード時にはサブロウアド
レス信号を有効とするデコード回路を含む。
【００３０】好ましくは、さらに、複数のサブワード線
各々に対応して配置される複数のスペアサブワード線
と、不良アドレスを記憶しかつアドレス信号が不良メモ
リセルのアドレスを示すとき、対応のスペアサブワード
線で不良メモリセルの接続するサブワード線を対応のス
ペアサブワード線で置換するための不良救済回路が設け
られる。この不良救済回路は、少なくともデータ保持モ
ード時サブワード線単位で不良救済を行なう。
【００３１】この発明にさらに他の観点に従う半導体記
憶装置は、各々が行列状に配列される複数のノーマルメ
モリセルを有する複数のメモリサブブロックを含む。こ
れら複数のメモリサブブロックは行方向に整列して配置
される。
【００３２】この発明のさらに他の観点に従う半導体記
憶装置は、複数のメモリサブブロック各々において各行
に対応して配置され、各々に対応の行のノーマルメモリ
セルが接続する複数のノーマルサブワード線と、複数の
メモリサブブロック共通に行方向に延在して配設されか
つ各々が複数のメモリサブブロックの各々の所定数のノ
ーマルサブワード線に対応して配設される複数のノーマ
ルメインワード線と、複数のメモリサブブロック各々に
おいて少なくとも１行に整列して配置される複数のスペ
アメモリセルを含む。これら複数のスペアメモリセル
は、対応のメモリサブブロックにおいてノーマルメモリ
セルと列方向に整列して配置される。
【００３３】この発明のさらに他の観点に従う半導体記
憶装置は、複数のメモリサブブロック各々においてスペ
アメモリセル行に対応して配設され、各々に対応の行の
スペアメモリセルが接続する複数のスペアサブワード線
と、複数のメモリサブブロック共通に行方向に延在して
配置され、かつ複数のメモリサブブロック各々の所定数
のスペアサブワード線に対応して設けられる少なくとも
１本のスペアメインワード線と、不良ノーマルメモリセ
ルの位置を示す不良アドレスを記憶し、この不良ノーマ
ルメモリセルを含む行が指定されたとき、この不良行の
ノーマルサブワード線を対応のメモリサブブロック内の
スペアサブワード線で置換するための救済制御回路を備
える。少なくともデータ保持モード時、サブワード線単
位で不良救済が行なわれる。
【００３４】好ましくは、通常アクセスモード時行選択
に関連する動作を行なう行系回路を複数のメモリサブブ
ロック各々において活性化し、かつデータ保持モード
時、複数のメモリサブブロックのうちの一部のメモリサ
ブブロックの行系回路を活性化するための行選択制御回
路が設けられる。
【００３５】救済制御回路は、好ましくは、通常アクセ
スモード時、アドレス指定された行のノーマルメインワ
ード線全体について不良メモリセルを含む行の救済を行
ない、かつデータ保持モード時、一部のメモリサブブロ
ックにおいて不良ノーマルサブワード線の救済を行なう
ための回路を含む。
【００３６】好ましくは、複数のメモリサブブロックが
第１の行ブロックを構成し、この第１の行ブロックと列
方向に整列して配置される少なくとも１個の第２の行ブ
ロックが設けられる。この少なくとも１個の第２の行ブ
ロックの各々は、各々が行列状に配列される複数のノー
マルメモリセルを有する複数のノーマルメモリサブブロ
ックと、複数のノーマルメモリサブブロック各々におい
て各行に対応して配設され、各々に対応の行のメモリセ
ルが接続される複数のノーマルサブワード線と、複数の
ノーマルメモリサブブロックに共通にかつ複数のノーマ
ルメモリサブブロックの各々の所定数のノーマルサブワ
ード線に対応して配置される複数のノーマルメインワー
ド線とを含む。救済制御回路は、第２の行ブロックの不
良行のノーマルサブワード線を、第１の行ブロックの対
応のメモリサブブロックのスペアワード線で置換するた
めの回路を含む。
【００３７】この発明のさらに他の観点に従う半導体記
憶装置は、メモリアレイの記憶容量を示すビット情報を
格納するための回路と、メモリアレイの記憶データをリ
フレッシュするリフレッシュモード時、ビット情報に従
ってメモリアレイのリフレッシュされる行のサイズを設
定するためのリフレッシュサイズ設定回路を備える。
【００３８】メモリアレイは、好ましくは、複数の行方
向に整列して配置されるメモリサブブロックを含む。こ
れら複数のメモリサブブロックの各々は、行列状に配列
される複数のメモリセルを有する。このメモリアレイ
は、さらに、複数のメモリサブブロック各々においてメ
モリセル各行に対応して配置され、各々に対応の行のメ
モリセルが接続する複数のサブワード線と、複数のメモ
リサブブロックに共通にかつ複数のメモリサブブロック
各々において所定数の行に対応して配置される複数のメ
インワード線とを含む。
【００３９】リフレッシュサイズ設定回路は、ビット情
報が第１の値を示すときにはリフレッシュ行サイズをリ
フレッシュアドレスにより指定された行のメインワード
線全体に設定し、かつビット情報が第１の値よりも小さ
な第２の値を示すときには、リフレッシュ行サイズを、
リフレッシュアドレスが指定されるリフレッシュ行に対
応して配置されるメインワード線の一部に対応するサブ
ワード線に設定するための回路を含む。
【００４０】好ましくは、複数のメモリサブブロック各
々に対応して設けられかつ対応のメモリサブブロックの
不良行を救済するための複数のスペアサブワード線と、
不良行アドレスを記憶し、アドレス信号に従ってメモリ
サブブロック単位で不良行のサブワード線を対応のスペ
アワード線で置換するための不良救済回路とが設けられ
る。
【００４１】好ましくは、複数のメモリサブブロックは
第１の行ブロックを構成する。メモリアレイは第１の行
ブロックと列方向に整列する少なくとも１個の第２の行
ブロックを有する。複数のスペアサブワード線は、第２
の行ブロックにおいて配置される。
【００４２】外部からのリフレッシュ指示の印加時、リ
フレッシュアドレスをクロック信号と非同期で取込み内
部アドレスを生成することにより、リフレッシュコマン
ドのセットアップ時間を利用して内部アドレスを発生す
ることができ、内部でのリフレッシュ動作開始タイミン
グを速くすることができる。また、他のコマンドと同様
に、アドレス信号をクロック信号と非同期で取込むこと
により、オートリフレッシュコマンドおよび通常のロウ
アクティブコマンド印加時、アドレス信号を同一タイミ
ングで内部でデコードして、内部動作開始させることが
でき、回路構成を、外部コマンドに対して共通とするこ
とができ、回路構成が簡略化される。またセルフリフレ
ッシュモード時とオートリフレッシュモード時とで内部
のリフレッシュアドレス信号の活性化タイミングを同じ
とすることができ、リフレッシュのための回路構成を共
通化により簡略化することができる。
【００４３】また、サブワード線単位で不良メモリセル
を救済可能とすることにより、データ保持モード時、所
定数のサブワード線のみを活性化することにより消費電
流を低減する場合においても、正確に、記憶データのリ
フレッシュを行なうことができる。また、記憶容量に応
じてリフレッシュ行サイズを設定することにより、セン
ス電源線のデカップル容量が小さい場合でも、同時動作
するセンスアンプの数を最適化してセンス電源電圧を安
定化できる。
【００４４】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置の要部の構成を
概略的に示す図である。図１において、この半導体記憶
装置は、対向して配置される２つのメモリマットＭＭ１
およびＭＭ２を含む。メモリマットＭＭ１は、それぞれ
がバンクＡおよびバンクＢに割当てられる２つのメモリ
ブロックＭＢＡ１およびＭＢＢ１に分割される。また、
メモリマットＭＭ２は、それぞれがバンクＡおよびバン
クＢに割当てられる２つのメモリブロックＭＢＡ２およ
びＭＢＢ２に分割される。これらのメモリブロックＭＢ
Ａ１、ＭＢＡ２、ＭＢＢ１およびＭＢＢ２の各々は、一
例として８Ｍビットの記憶容量を有し、かつ列方向に沿
って、それぞれか１Ｍビットの記憶容量を有するメモリ
サブブロックＭＳＢに分割される。すなわち、これらの
メモリブロックＭＢＡ１、ＭＢＡ２、ＭＢＢ１、および
ＭＢＢ２の各々は、８個のメモリサブブロックＭＳＢを
含む。
【００４５】隣接メモリサブブロックＭＳＢの間には、
選択行のメモリセルのデータの検知、増幅およびラッチ
を行なうためのセンスアンプ回路を含むセンスアンプ帯
ＳＡＢが配置される。センスアンプ帯ＳＡＢは、対応の
メモリブロックにおいて行方向に延在して配設される。
【００４６】メモリマットＭＭ１およびＭＭ２の一方側
に、外部からのロウバンクアドレス信号ＲＢＡ、ロウア
ドレスビットＲＡ＜１１：０＞および外部クロック信号
ｅｘｔＣＬＫおよび図示しないコマンドを受けてロウ系
動作制御信号を発生する（中央）ロウ系制御回路１が配
置される。このロウ系制御回路１には、メモリセルのデ
ータのリフレッシュを行なうためのリフレッシュ制御回
路が含まれており、リフレッシュモード時、その内蔵の
アドレスカウンタからリフレッシュアドレスを生成す
る。セルフリフレッシュモード時には、所定時間間隔で
リフレッシュ要求を発生するとともに、リフレッシュア
ドレスカウンタのカウント値を更新する。
【００４７】このロウ系制御回路１は、外部クロック信
号ｅｘｔＣＬＫに同期した内部クロック信号ＣＬＫＲ
と、クロック信号ＣＬＫＲ（ｅｘｔＣＬＫ）と非同期
で、通常動作モード時外部アドレスビットＲＡ＜８：０
＞に従って生成されるロウアドレス信号ＲＡ＜８：０＞
と、４ビットのロウアドレス信号ＲＡ＜１１：９＞をデ
コードして生成されかつクロック信号ＣＬＫＲ（ｅｘｔ
ＣＬＫ）に同期したブロック選択信号ＢＳ＜７：０＞と
をバンク共通信号バス６を介して一方方向に伝達する。
リフレッシュモード時には、このロウ系制御回路１は、
内蔵のアドレスカウンタから生成されるリフレッシュア
ドレスに従ってロウアドレスビットＲＡ＜８：０＞およ
びブロック選択信号ＢＳ＜７：０＞を生成する。したが
って、通常動作モード時のロウアクティブコマンド印加
時とオートリフレッシュコマンド印加時とにおいては、
同じタイミングで、ロウ系制御回路１から、ロウアドレ
ス信号およびブロック選択信号が生成されてバンク共通
信号バス６上に伝達される。
【００４８】ブロック選択信号ＢＳ＜７：０＞は、８個
のメモリサブブロックＭＳＢのうちの１つを特定する。
ロウアドレス信号ＲＡ＜８：０＞は、１つのメモリサブ
ブロックにおいて１行のメモリセルを特定する。バンク
共通信号バス６上を伝達される内部クロック信号ＣＬＫ
Ｒ、ロウアドレスビットＲＡ＜８：０＞およびブロック
選択信号ＢＳ＜７：０＞は、バンクＡおよびバンクＢに
共通な信号である。
【００４９】ロウ系制御回路１は、また、アクティブコ
マンドまたはオートリフレッシュコマンドが与えられる
と、そのとき同時に与えられるロウバンクアドレス信号
ＲＢＡに従って、ロウ系制御信号ＲＸＬＡＴＣＨ＿Ａ，
Ｂ、ＲＸＴ＿Ａ，ＢおよびＲＡＤＥ＿Ａ，Ｂをバンクそ
れぞれに対して生成してバンク別信号バス７を介して一
方方向に沿って伝達する。このロウ系制御回路１は、セ
ルフリフレッシュモード時には、内部のタイマから生成
されるリフレッシュ要求に従ってバンクＡおよびバンク
Ｂに対し共通に、ロウ系制御信号を活性化する。セルフ
リフレッシュモード時においては、バンクＡおよびバン
クＢにおいて、同時に、リフレッシュ動作が実行され
る。
【００５０】メモリマットＭＭ１およびＭＭ２に含まれ
るメモリサブブロックＭＳＢそれぞれに対応して、（ア
ドレス）前処理回路２、スペア判定回路４およびロウデ
コーダが配置される。（アドレス）前処理回路２は、ロ
ウアドレスビットＲＡ＜８：０＞を、ロウ系制御信号Ｒ
ＸＬＡＴＣＨ（ＲＸＬＡＴＣＨ＿ＡまたはＢ）およびＲ
ＡＤＥ（ＲＡＤＥ＿ＡまたはＢ）に従ってラッチしかつ
プリデコードして、対応のロウデコーダ５へ与える。ス
ペア判定回路４は、クロック信号と非同期で、ロウアド
レスビットＲＡ＜８：０＞に対するスペア判定を行なっ
て、スペア判定結果指示信号を対応のロウデコーダ５へ
与える。スペア判定動作を、クロック信号ＣＬＫＲ（ｅ
ｘｔＣＬＫ）と非同期で、アドレスセットアップ時間を
利用して行なうことにより、スペア判定結果確定タイミ
ングを速くすることができ、応じて内部のワード線選択
動作開始タイミングを速くすることができる。
【００５１】スペア判定回路４は、最大９ビットのロウ
アドレスビットＲＡ＜８：０＞を受けてスペア判定を行
なっている（サブワード線単位で冗長置換を行なう場
合）。したがって、ヒューズプログラムにより不良ビッ
トアドレスをプログラムする場合、最大９ビットのヒュ
ーズ素子が必要なだけであり、プリデコード信号を利用
してスペア判定を行なう構成に比べて、スペア判定回路
４の占有面積を低減することができる（プリデコード信
号は、２０ビットＸ＜１９：０＞である）。
【００５２】図２は、図１に示すロウ系制御回路１の構
成を概略的に示す図である。図２において、ロウ系制御
回路１は、リフレッシュ制御回路１０と、外部クロック
信号ｅｘｔＣＬＫを受け、この外部クロック信号ｅｘｔ
ＣＬＫに同期した内部クロック信号ＣＬＫＲを生成する
内部クロック発生回路１１と、外部からのアドレスビッ
トｅｘｔＲＡ＜１１：９＞とリフレッシュ制御回路１０
に含まれるリフレッシュアドレスカウンタ１０ａからの
リフレッシュアドレスビットＱＡ＜１１：９＞の一方を
マルチプレクサ（ＭＵＸ）を介して受けて内部クロック
信号ＣＬＫＲに同期して取込みかつ１クロックサイクル
期間保持するブロックラッチ回路１２と、ブロックラッ
チ回路１２の出力アドレスビットをデコードしてブロッ
ク選択信号ＢＳ＜７：０＞を生成するブロックデコーダ
と回路１３と、外部からのアドレスビットｅｘｔＲＡ＜
８：０＞とリフレッシュ制御回路１０からのリフレッシ
ュアドレスビットＱＡ＜８：０＞の一方をマルチプレク
サ１７ｂを介して受けてバッファ処理して内部アドレス
ビットＲＡ＜８：０＞を生成するバッファ回路１４を含
む。
【００５３】バッファ回路１４は、マルチプレクサ１７
ｂを介して与えられるロウアドレスビットをバッファ処
理する機能を有し、内部クロック信号ＣＬＫＲ（外部ク
ロック信号ｅｘｔＣＬＫ）と非同期で動作する。このバ
ッファ回路１４は、またリピータで構成されてもよい。
内部クロック発生回路１１は、バッファ回路、ＰＬＬ
（位相同期ループ）またはＤＬＬ（ディレイド・ロック
ト・ループ）で構成される。
【００５４】ロウ系制御回路１は、さらに、アクティブ
コマンドＡＣＴとプリチャージコマンドＰＲＧとロウバ
ンクアドレス信号ＲＢＡとを受け、ロウバンクアドレス
信号ＲＢＡにより指定されたとき、受けたコマンドに従
って内部ロウ系制御信号を活性／非活性化するバンクＡ
制御回路１５およびバンクＢ制御回路１６を含む。通常
アクセス動作モード時には、バンクＡ制御回路１５は、
アクティブコマンドＡＣＴが与えられかつロウバンクア
ドレス信号ＲＢＡがバンクＡを示すときに活性化され、
所定のシーケンスでロウ系制御信号ＲＸＬＡＴＣＨ＿
Ａ，ＲＸＴ＿ＡおよびＲＡＤＥ＿Ａを活性化する。バン
クＢ制御回路１６は、通常アクセス動作モード時、ロウ
バンクアドレス信号ＲＢＡがバンクＢを指定するときに
活性化され、アクティブコマンドＡＣＴが与えられたと
きには、所定のシーケンスでロウ系制御信号ＲＸＬＡＴ
ＣＨ＿Ｂ、ＲＸＴ＿ＢおよびＲＡＤＥ＿Ｂを活性化す
る。
【００５５】これらのバンクＡ制御回路１５およびバン
クＢ制御回路１６は、リフレッシュモード時には、リフ
レッシュ活性化信号に従って活性化される。このとき、
バンクＡおよびバンクＢが同時にリフレッシュが行なわ
れるが、バンクＡおよびバンクＢが交互にリフレッシュ
されてもよい。これらのバンクＡ制御回路１５およびバ
ンクＢ制御回路１６は、内部クロック信号ＣＬＫＲに同
期して、与えられたコマンドを取込み、かつ対応のバン
クが活性状態の間、対応のロウ系制御信号ＲＸＬＡＴＣ
Ｈ、ＲＸＴ、およびＲＡＤＥを活性状態に維持する。オ
ートリフレッシュモード時においても、オートリフレッ
シュコマンドは、内部クロック信号ＣＬＫＲに同期して
取込まれる。セルフリフレッシュモード時においては、
半導体記憶装置はスリープモードにあり、内部クロック
信号ＣＬＫＲの発生は停止される。したがって、この場
合、バンクＡ制御回路１５およびバンクＢ制御回路１６
は、リフレッシュ要求信号φｒｅｑを、内部クロック信
号ＣＬＫＲとして利用し、各リフレッシュサイクルを規
定する。
【００５６】リフレッシュ制御回路は、その詳細構成に
ついては後に説明するが、セルフリフレッシュモード時
にリフレッシュ周期を規定するリフレッシュタイマ１０
ｂと、このリフレッシュタイマ１０ｂのリフレッシュ要
求の発行に応じて、そのリフレッシュアドレスが増分ま
たは減分されるリフレッシュアドレスカウンタ１０ａを
含む。
【００５７】ブロック選択信号ＢＳ＜７：０＞を、内部
クロック信号ＣＬＫＲの１クロックサイクル期間ラッチ
することにより、正確に、ローカルロウ系制御回路（前
処理回路）において、選択ブロックを確実に選択状態へ
駆動することができ、かつ非選択サブブロックを非選択
状態におくことができる。また、ロウアドレスビットＲ
Ａ＜８：０＞がバッファ回路１４を介して内部クロック
信号ＣＬＫＲと非同期でバンクＡおよびバンクＢに共通
に与えられており、ロウアドレス信号のセットアップ時
間を利用して、各バンクのメモリサブブロックにおい
て、ロウアドレスビットＲＡ＜８：０＞を受けてスペア
判定を行なうことができる。このロウアドレスビットＲ
Ａ＜８：０＞は、外部からのアドレス信号またはリフレ
ッシュアドレス信号から生成されており、したがって、
このリフレッシュ動作モード時およびアクセスモード時
において同じタイミングで内部ロウアドレスビットＲ＜
８：０＞が生成されている。したがって、バンクＡ制御
回路１５およびバンクＢ制御回路１６において、ロウ系
制御信号の活性／非活性化タイミングを、これらの通常
アクセス動作モード時、オートリフレッシュモード時お
よびセルフリフレッシュモード時いずれにおいても同じ
とすることができる。
【００５８】バンクＡおよびバンクＢそれそれに個別に
与えられる制御信号は、ロウアドレスラッチ指示信号Ｒ
ＸＬＡＴＣＨ＿Ａ，Ｂ、ワード線活性化信号ＲＸＴ＿
Ａ，Ｂ、およびロウアドレスイネーブル信号ＲＡＤＥ＿
Ａ，Ｂが示される。しかしながら、このほかに、センス
アンプ活性化信号、ビット線分離指示信号およびビット
線イコライズ信号が伝達される。
【００５９】なお、図２に示す構成において、ブロック
デコード回路１３は、ブロックラッチ回路１２の前段に
設けられ、このブロックデコード回路１３が、内部クロ
ック信号ＣＬＫＲと非同期でデコード動作を行なってブ
ロック選択信号ＢＳ＜７：０＞の１つを選択状態へ駆動
してもよい。
【００６０】図３は、メモリサブブロックＭＳＢにそれ
ぞれ対応して設けられるローカルロウ系制御回路の構成
を概略的に示す図である。図３において、ローカルロウ
系制御回路は、図２に示すバッファ回路１４からのロウ
アドレスビットＲＡ＜８：２＞を受け、ロウアドレスビ
ットＲＡ＜８：２＞が不良ビットのアドレスを指定して
いるか否かを判定するスペア判定回路４と、ロウアドレ
スビットＲＡ＜８：０＞とスペア判定回路４からのスペ
ア判定結果指示信号／ＳＰＡＲＥ＿Ｅと内部クロック信
号ＣＬＫＲに同期して取込みかつラッチ指示信号ＲＸＬ
ＡＴＣＨに同期してラッチし、かつラッチしたロウアド
レスビットをプリデコードする前処理回路２と、前処理
回路２からのロウプリデコード信号Ｘ（Ｘ＜１９：０
＞）を受けてプリデコードし、ワード線活性化信号ＲＸ
Ｔおよびロウアドレスイネーブル信号ＲＡＤＥに応答し
てメインワード線駆動信号ＺＭＷＬを生成するロウデコ
ーダ５を含む。前処理回路２は、また、相補なサブデコ
ード信号ＳＤおよびＺＳＤを生成する。
【００６１】スペア判定回路４は、不良ビットのアドレ
スを記憶するヒューズプログラム回路を含み、記憶した
不良ビットアドレスとバッファ回路１４から与えられた
ロウアドレスビットＲＡ＜８：２＞の一致／不一致に従
ってスペア判定結果指示信号／ＳＰＡＲＥ＿Ｅを活性／
非活性化する。
【００６２】スペア判定回路４へ、ロウアドレスビット
ＲＡ＜８：２＞が与えられているのは、以下の理由によ
る。メモリサブブロックＭＳＢにおいては、各行に対応
してメインワード線およびサブワード線が配設される。
１つのメインワード線が、複数行のサブワード線に対応
して配置される。本実施の形態１においては、１つのメ
インワード線に対し、４行のサブワード線が配設され
る。これらの４本のサブワード線の１つを選択するため
に、サブデコード信号ＳＤおよびＺＳＤが生成される。
サブデコード信号ＳＤおよびＺＳＤは、ロウアドレスビ
ットＲＡ＜１：０＞をデコードして生成する。したがっ
て、この図３に示すスペア判定回路４においては、メイ
ンワード線単位で不良ビットの救済が行なわれる。
【００６３】この図３に示すように、ローカルロウ系制
御回路においては、スペア判定回路４は、前処理回路２
において内部クロック信号ＣＬＫＲに同期してロウアド
レスビットＲＡ＜８：０＞を取込む前に、スペア判定を
実行している。したがって、前処理回路２において、内
部クロック信号ＣＬＫＲに同期してロウアドレスビット
ＲＡ＜８：０＞を取込んだときには、スペア判定結果は
既に確定しており、ロウデコーダ５の動作タイミング、
すなわちワード線活性化信号ＲＸＴの活性化タイミング
を速くすることができる。したがって、アクティブコマ
ンドＡＣＴまたはオートリフレッシュコマンドＡＲＦが
与えられてからメインワード線ＭＷＬおよびサブワード
線ＳＷＬを選択状態へ駆動するまでに要する時間（ロウ
アクセス時間）を短縮することができる。また、スペア
判定回路は、９ビットのロウアドレスのうち、７ビット
のロウアドレスビットＲＡ＜８：２＞を受けているだけ
であり、また不良アドレスを記憶するためのヒューズ素
子も、７ビットのロウアドレスに対応して設ける必要が
あるだけであり、このスペア判定回路４の占有面積を低
減することができる。また、オートリフレッシュコマン
ドＡＲＦの印加時においても、スペア判定回路４が、ク
ロック信号と非同期でスペア判定動作を行なっている。
オートリフレッシュモード時、アドレス制御回路からの
リフレッシュアドレスをクロック信号と非同期で選択し
てアドレスバッファへ与えることにより、このオートリ
フレッシュモード時においても、スペア判定結果指示信
号／ＳＰＡＲＥ＿Ｅの活性化タイミングを速くすること
ができる。
【００６４】図４は、この発明の実施の形態１に従う半
導体記憶装置の通常動作モード（通常アクセスおよびオ
ートリフレッシュモード）時の動作を示すタイミングチ
ャート図である。以下、この図４を参照して、図１から
３に示すロウ系回路の通常動作モード時の動作について
説明する。
【００６５】行選択を指示するアクティブコマンドＡＣ
Ｔと並行して、外部からロウアドレスビットＲＡ＜８：
０＞が与えられる。アクティブコマンドＡＣＴが、中央
のロウ系制御回路１においてクロック信号ＣＬＫＲに従
って取込まれてロウ系動作制御信号が生成される。外部
アドレス信号に対応するロウアドレスビットＲＡ＜８：
０＞は、バッファ回路１４を介して各メモリサブブロッ
クに対して設けられたローカルロウ系制御回路へ伝達さ
れる。この内部クロック信号ＣＬＫＲの立上がり前に、
図３に示すスペア判定回路４において、ロウアドレスビ
ットＲＡ＜８：２＞に従ってスペア判定動作が行なわ
れ、このスペア判定回路４からのスペア判定結果指示信
号／ＳＰＡＲＥ＿Ｅが確定状態となる。
【００６６】次いで、クロック信号ＣＬＫＲがＨレベル
に立上がると、アクティブコマンドＡＣＴおよびバンク
アドレス信号ＲＢＡに従って、バンクＡ制御回路１５ま
たはバンクＢ制御回路１６が動作し、ロウ系制御信号Ｒ
ＡＤＥ（Ａ，Ｂ）、ＲＸＬＡＴＣＨ（Ａ，Ｂ）およびＲ
ＸＴ（Ａ，Ｂ）を所定のシーケンスで活性状態へ駆動す
る。また、ブロック選択信号ＢＳ（ＢＳ＜７：０＞の１
つ）がクロック信号ＣＬＫＲの立上がりに同期して選択
状態へ駆動され、１クロックサイクル期間選択状態を維
持する。
【００６７】前処理回路２は、内部クロック信号ＣＬＫ
Ｒの立上がりに同期してスペア判定結果指示信号／ＳＰ
ＡＲＥ＿Ｅを取込み、ノーマルロウイネーブル信号ＮＲ
Ｅまたはスペアロウイネーブル信号ＳＲＥを活性状態へ
駆動し、かつラッチ指示信号ＲＸＬＡＴＣＨに応答して
ラッチする。
【００６８】次いで、この前処理回路に含まれるプリデ
コード回路が、与えられたロウアドレスビットＲＡ＜
８：０＞をプリデコードし、プリデコード信号Ｘを生成
してロウデコーダ５へ与える。この前処理回路２からの
プリデコード信号Ｘは、その近傍に設けられたロウデコ
ーダ５へ短い距離をもって伝達される。したがって、内
部クロック信号ＣＬＫＲがＨレベルに立上がってから、
時間ｔｄでプリデコード信号Ｘが確定状態となる。この
前処理回路２からのプリデコード信号Ｘがロウデコーダ
に伝達される伝搬時間を少し考慮して、時間ｔｄより少
し後のタイミングで、ワード線活性化信号ＲＸＴを選択
状態へ駆動する。すなわち、ワード線活性化信号ＲＸＴ
は、内部クロック信号ＣＬＫＲに対するスペア判定時間
およびアドレス伝搬時間を考慮する必要がなく、この内
部クロック信号ＣＬＫＲが立上がってから時間ｔｄａ経
過した後活性状態へ駆動することができる。したがっ
て、この時間ｔｄａを短くすることができ、応じて、Ｒ
ＡＳ−ＣＡＳ遅延時間ｔＲＣＤを短縮することができる
（アクティブコマンドまたはオートリフレッシュコマン
ドが与えられてから、アドレス指定されたメモリセル行
が選択状態へ駆動されるまでに要する時間を短縮するこ
とができるため）。
【００６９】アクティブコマンドＡＣＴ印加時の動作と
同様の動作が、オートリフレッシュコマンドＡＲＦ印加
時においても同様のタイミングで行なわれる。
【００７０】図５は、図１に示すロウ系制御回路１のリ
フレッシュアドレスに関連する部分の構成を具体的に示
す図である。図５において、中央のロウ系制御回路１
は、セルフリフレッシュモード指示コマンドＳＲＦｉｎ
の活性化に応答してセットされかつセルフリフレッシュ
モード完了コマンドＳＲＦｏｕｔの活性化に応答してリ
セットされるセット／リセットフリップフロップ２０
と、セット／リセットフリップフロップ２０からのセル
フリフレッシュ活性化信号ＳＲＦＡＣＴの活性化時起動
されて所定の時間間隔でリフレッシュ要求信号φｒｅｑ
およびカウントアップ指示信号φｃｔを生成するセルフ
リフレッシュタイマ回路２１と、オートリフレッシュコ
マンドＡＲＦの活性化時所定の時間幅を有するワンショ
ットのパルスの形で、オートリフレッシュ活性化信号Ａ
ＲＦＡＣＴを発生するワンショットパルス発生回路２２
と、ワンショットパルス発生回路２２からのオートリフ
レッシュ活性化信号ＡＲＦＡＣＴに対応するワンショッ
トのパルス信号（図示せず）とセルフリフレッシュタイ
マ回路２１からのカウントアップ指示信号φｃｔとを受
けるＯＲ回路２４と、ＯＲ回路２４の出力信号に従って
カウント動作を行なってリフレッシュアドレスを発生す
るリフレッシュアドレスカウンタ回路２５と、オートリ
フレッシュコマンドＡＲＦの活性化に応答して、オート
リフレッシュアドレス選択活性化信号ＡＲＳＥを生成す
るオートリフレッシュ選択制御回路２３とを含む。この
ＯＲ回路２７から、マルチプレクサ１７ａおよび１７ｂ
に対する選択信号ＳＥＬが生成される。
【００７１】この図５に示す構成においては、ブロック
デコーダと回路１３が、ブロックラッチ回路１２の前段
に設けられている。マルチプレクサ１７ｂは、リフレッ
シュアドレスカウンタ回路２５からの３ビットのカウン
ト値と外部からの３ビットのロウアドレスｅｘｔＲＡ＜
１１：９＞の一方を選択信号ＳＥＬに従って選択してデ
コード回路１３へ与える。デコード回路１３は、このマ
ルチプレクサ１７ｂからのロウアドレスビットをデコー
ドしてブロック選択信号を生成する。ブロックラッチ回
路１２が内部クロック信号ＣＬＫＲに従って、このブロ
ックデコード回路１３からのブロック選択信号をラッチ
してブロック選択信号ＢＳ＜７：０＞を生成する。
【００７２】内部クロック発生回路１１は、セルフリフ
レッシュタイマ回路２１からのリフレッシュ要求信号φ
ｒｅｑと外部クロック信号ｅｘｔＣＬＫとに従って内部
クロック信号ＣＬＫＲを生成するＯＲ回路１１ａを含
む。このＯＲ回路１１ａには、外部からのクロック信号
ｅｘｔＣＬＫに同期した内部クロック信号を生成する位
相同期回路が設けられている。通常、セルフリフレッシ
ュが実行される間、外部からのクロック信号ｅｘｔＣＬ
Ｋの供給は停止される。したがって、このセルフリフレ
ッシュモードが行なわれる動作モード時（スリープモー
ド時）においては、内部クロック信号ＣＬＫＲをリフレ
ッシュ要求信号ｒｅｑに従って生成して、クロック同期
動作をさせる。
【００７３】このリフレッシュ要求φｒｅｑは、遅延回
路２６を介してブロックラッチ回路１２のリセット入力
へリセット信号ＲＳＴとして与えられる。
【００７４】通常動作モード時においては、セルフリフ
レッシュタイマ２１は、非活性状態にあり、リフレッシ
ュ要求信号φｒｅｑも非活性状態にある（Ｌレベルにあ
る）。マルチプレクサ１７ａおよび１７ｂは、それぞ
れ、外部からのロウアドレスビットｅｘｔＲＡ＜８：０
＞およびｅｘｔＲＡ＜１１：９＞を選択する。ＯＲ回路
１１ａは、外部クロック信号ｅｘｔＣＬＫに従って内部
クロック信号ＣＬＫＲを生成する。遅延回路２６からの
リセット信号ＲＳＴは、リフレッシュ要求信号φｒｅｑ
が非活性状態に固定されるため、常時非活性状態であ
る。したがって、ブロックラッチ回路１２は、この内部
クロック信号ＣＬＫＲに従って、１クロックサイクル期
間、マルチプレクサ１７ｂを介して与えられるロウアド
レスビットに基づいて生成されたブロックデコード回路
１３の出力信号をラッチする。
【００７５】次に、この図５に示すロウ系制御回路のセ
ルフリフレッシュモード時の動作について、図６を参照
して説明する。
【００７６】外部からのクロック信号ｅｘｔＣＬＫに同
期して、セルフリフレッシュ指示コマンドＳＲＦｉｎが
与えられると、セット／リセットフリップフロップ２０
がセットされ、セルフリフレッシュ活性化信号ＳＲＦＡ
ＣＴが活性化される。セルフリフレッシュタイマ回路２
１は、たとえば発振回路およびカウント回路を含み、内
部の発振回路の発振動作を活性化して発振信号の数をカ
ウントして、リフレッシュ間隔を測定する。所定時間が
経過すると、セルフリフレッシュタイマ２１は、リフレ
ッシュ要求信号φｒｅｑを活性化する。マルチプレクサ
１７ａおよび１７ｂは、ＯＲ回路２７からの選択信号Ｓ
ＥＬに従って、リフレッシュアドレスカウンタ回路２５
の出力カウントビットを選択する状態に設定される。
【００７７】したがって、このリフレッシュアドレスカ
ウンタ回路２５からのリフレッシュアドレスカウント値
に従って、ロウアドレスビットＲＡ＜８：０＞およびブ
ロック選択信号ＢＳ＜７：０＞が形成される。
【００７８】リフレッシュ要求信号φｒｅｑに従って、
ＯＲ回路１１ａから内部クロック信号ＣＬＫＲが生成さ
れており、ブロックラッチ回路１２によりラッチされた
ブロック選択信号ＢＳ＜７：０＞は、遅延回路２６から
のリセット信号ＲＳＴに従ってリセットされる。この遅
延回路２６の有する遅延時間は、外部クロック信号ｅｘ
ｔＣＬＫの１クロックサイクル期間に相当する期間であ
る。これにより、セルフリフレッシュモード時において
も、ブロック選択信号ＢＳ＜７：０＞は、１クロックサ
イクル期間に相当する期間ラッチ状態を維持する。
【００７９】ここで、通常アクセス動作モード時におい
ては、各クロックサイクルごとに、外部アドレスビット
ｅｘｔＲＥ＜１１：９＞に従ってブロック選択信号ＢＳ
＜７：０＞の状態が変化する。
【００８０】このリフレッシュ要求信号φｒｅｑに従っ
てリフレッシュ動作が行なわれた後、すなわちブロック
選択信号ＢＳ＜７：０＞がリセットされた後、適当なタ
イミングで、セルフリフレッシュタイマ回路２１からの
カウントアップ指示信号φｃｔが活性化され、応じてＯ
Ｒ回路２４が出力信号に従って、リフレッシュアドレス
カウンタ回路２５のリフレッシュアドレスが増分または
減分される。
【００８１】このセルフリフレッシュモード時におい
て、外部のプロセッサなどのロジックは、スリープモー
ドに入っており、外部クロック信号ｅｘｔＣＬＫは発生
が停止される。この外部クロック信号の発生停止中で
も、リフレッシュ要求φＲＥＱに従って内部クロック信
号ＣＬＫＲを生成することにより、中央のロウ系制御回
路１において、各バンク制御回路に対し内部クロック信
号を与えて、所定の期間活性化されるロウ系制御信号を
発生させることができる。
【００８２】このリフレッシュ要求信号φｒｅｑは、セ
ルフリフレッシュモード時、たとえば１６μｓ（マイク
ロ秒）ごとに活性化される。
【００８３】セルフリフレッシュモード完了時において
は、セルフリフレッシュ完了コマンドＳＲＦｏｕｔが活
性化され、セット／リセットフリップフロップ２０がリ
セットされ、セルフリフレッシュ活性化信号ＳＲＦＡＣ
Ｔが非活性化されて、セルフリフレッシュタイマ回路２
１が計時動作を停止し、セルフリフレッシュ動作が完了
する。セルフリフレッシュ解除時において、外部のクロ
ック信号ｅｘｔＣＬＫが発生されており、この外部クロ
ック信号ｅｘｔＣＬＫに同期して、セルフリフレッシュ
完了コマンドＳＲＦｏｕｔが与えられる。セルフリフレ
ッシュモード解除後でも、内部でセルフリフレッシュが
行なわれている可能性があるため、所定数のクロックサ
イクル期間、この半導体記憶装置へのアクセスは禁止さ
れる。
【００８４】セルフリフレッシュモード時においても、
マルチプレクサ１７ａおよび１７ｂへ与えられる選択信
号ＳＥＬは、セルフリフレッシュ活性化信号ＳＲＦＡＣ
Ｔに従ってリフレッシュアドレスカウンタ回路２５のカ
ウントビット値を選択する状態に設定されており、した
がって、リフレッシュ要求φｒｅｑの活性化前に、ブロ
ック選択信号のデコードを行なうとともに、バッファ回
路１４を介してスペア判定回路へロウアドレスビットＲ
Ａ＜８：０＞を与えることができ、セルフリフレッシュ
モード時においても通常アクセス動作モードと同様の動
作が行なわれる。
【００８５】図７は、オートリフレッシュモード時のロ
ウ系制御回路１の動作を示すタイミングチャート図であ
る。以下、オートリフレッシュモード時の動作について
説明する。
【００８６】オートリフレッシュは、ｎ回連続して実行
される。このｎ回は、予め定められる。まず、オートリ
フレッシュを行なう前に、プリチャージコマンドＰＲＧ
が与えられ、バンクＡおよびＢともにプリチャージ状態
にセットされる。次のサイクルでは、内部をプリチャー
ジ状態に復帰させるために、ノーオペレーションコマン
ドＮＯＰが与えられる。続いて、次のサイクルで、オー
トリフレッシュコマンドＡＲＦが与えられる。このオー
トリフレッシュコマンドＡＲＦが与えられると、ワンシ
ョットパルス発生回路２２からのオートリフレッシュ活
性化信号ＡＲＦＡＣＴが所定期間（たとえば１クロック
サイクル期間）活性化される。応じて選択信号ＳＥＬが
活性化される。マルチプレクサ１７ａおよび１７ｂが、
リフレッシュアドレスカウンタ２５の出力カウントビッ
トを選択する状態に設定される。したがって、最初のオ
ートリフレッシュコマンドＡＲＦが印加された場合に
は、ロウアドレスビットＲＡ＜８：０＞は、外部クロッ
ク信号ｅｘｔＣＬＫに同期して変化する（オートリフレ
ッシュコマンド印加により選択信号ＳＥＬの状態が決定
されるため）。同様に、デコード回路１３の出力信号
も、選択信号ＳＥＬの活性化の後に確定する。したがっ
て、ブロックラッチ回路１２からのブロック選択信号Ｂ
Ｓ＜７：０＞は、外部クロック信号ｅｘｔＣＬＫの立上
がりに同期して確定する。リフレッシュ要求信号φｒｅ
ｑは、オートリフレッシュモード時非活性状態を維持す
る。オートリフレッシュ活性化信号ＡＲＦＡＣＴに従っ
て行なわれるリフレッシュ動作が完了し、オートリフレ
ッシュ活性化信号ＡＲＦＡＣＴが非活性化されると、図
示しないワンショットパルス発生回路の出力信号がＨレ
ベルとなり、応じてＯＲ回路２４の出力回路がＨレベル
となり、リフレッシュアドレスカウンタ回路２５のカウ
ント値が増分または減分される。このリフレッシュアド
レスカウンタ回路２５の出力カウントビットの変化に従
って、マルチプレクサ１７ａからのロウアドレスビット
ＲＡ＜８：０＞の状態が変化する。一方、マルチプレク
サ１７ｂの出力信号も変化するものの、ブロックラッチ
回路１２は、内部クロック信号ＣＬＫＲに同期して取込
みを行なっており、この変化アドレスビットは取込まれ
ず、ブロック選択信号状態は変化しない。
【００８７】再び、オートリフレッシュコマンドＡＲＦ
が与えられると、新たにオートリフレッシュ活性化信号
ＡＲＦＡＣＴが活性化される。このとき、既に、選択信
号ＳＥＬはリフレッシュアドレスカウンタ回路２５の出
力カウントビットを選択する状態に設定されているた
め、バッファ回路１４は、このクロック信号ｅｘｔＣＬ
Ｋ（またはＣＬＫＲ）の立上がり前に、バッファ回路１
４へロウアドレスビットＲＡ＜８：０＞を与える。一
方、ブロック選択信号ＢＳ＜７：０＞が、クロック信号
ＣＬＫＲの立上がりに同期して変化する。
【００８８】このオートリフレッシュがｎ回連続して行
なわれると、オートリフレッシュ選択制御回路２３から
のオートリフレッシュアドレス選択活性化信号ＡＲＳＥ
が非活性状態となり、選択信号ＳＥＬが非活性化され、
マルチプレクサ１７ａおよび１７ｂが、外部からのアド
レスビットｅｘｔＲＡ＜８：０＞およびｅｘｔＲＡ＜１
１：９＞を選択する状態に設定される。
【００８９】したがって、最初のオートリフレッシュ実
行時のみ、アドレスの確定が遅れるものの、以降のオー
トリフレッシュ実行時においては、クロック信号ｅｘｔ
ＣＬＫの立上がり前に、アドレスビットが確定状態にあ
り、高速で、オートリフレッシュを実行することができ
る。
【００９０】図８（Ａ）は、図５に示すオートリフレッ
シュ選択制御回路２３の構成を概略的に示す図である。
図８（Ａ）において、オートリフレッシュ選択制御回路
２３は、オートリフレッシュコマンドＡＲＦと内部クロ
ック信号ＣＬＫＲとを受けるＡＮＤ回路２３ａと、ＡＮ
Ｄ回路２３ａの出力信号の立上がりに応答してセットさ
れてオートリフレッシュ選択活性化信号ＡＲＳＥを活性
化するセット／リセットフリップフロップ２３ｂと、オ
ートリフレッシュアドレス選択活性化信号ＡＲＳＥの活
性化時起動され、ＡＮＤ回路２３ａの出力信号の立上が
りまたは立下がりをカウントするカウント回路２３ｃ
と、カウント回路２３ｃのカウントアップ指示信号を内
部クロック信号ＣＬＫＲの１クロックサイクル期間遅延
してセット／リセットフリップフロップ２３ｂのリセッ
ト入力へ与える１クロック遅延回路２３ｄを含む。
【００９１】カウント回路２３ｃは、所定のカウント値
に到達したときに、カウントアップ指示信号を活性化し
て１クロック遅延回路２３ｄへ与える。１クロック遅延
回路２３ｄは、たとえば内部クロック信号ＣＬＫＲに同
期してシフト動作を行なうシフトレジスタで構成され
る。次に、この図８（Ａ）に示すオートリフレッシュ選
択制御回路２３の動作を図８（Ｂ）に示すタイミングチ
ャート図を参照して説明する。
【００９２】最初にオートリフレッシュコマンドＡＲＦ
が与えられると、内部クロック信号ＣＬＫＲの立上がり
に応答してＡＮＤ回路２３ａの出力信号が立上がり、応
じてセット／リセットフリップフロップ２３ｂがセット
され、オートリフレッシュアドレス選択活性化信号ＡＲ
ＳＥがＨレベルの活性状態となる。カウント回路２３ｃ
が、このオートリフレッシュアドレス選択活性化信号Ａ
ＲＳＥの活性化に応答して起動され、ＡＮＤ回路２３ａ
の出力信号の立上がりまたは立下がりをカウントする。
カウント回路２３ｃが、ＡＮＤ回路２３ａの立上がりを
カウントする場合、最初のオートリフレッシュコマンド
印加時のレーシングの問題を解決するために、ＡＮＤ回
路２３ａの出力信号は、遅延してカウント回路２３ｃに
与えられる。すなわち、オートリフレッシュアドレス選
択活性化信号ＡＲＳＥが活性化された後に、カウント回
路２３ｃへ与えられる信号が立上がる。
【００９３】カウント回路２３ｃが、所定のカウント値
をカウントし、すなわち、オートリフレッシュ期間中に
行なわれる所定回数（ｎ回）オートリフレッシュが実行
されると、カウントアップ指示信号を活性化する。１ク
ロック遅延回路２３ｄがこのカウント回路３３ｃからの
カウントアップ指示信号を１クロックサイクル期間遅延
しており、セット／リセットフリップフロップ２３ｂが
オートリフレッシュ期間完了時にリセットされ、オート
リフレッシュアドレス選択活性化信号ＡＲＳＥが非活性
化され、応じてカウント回路２３ｃがリセットされる。
【００９４】［オートリフレッシュ選択制御回路の変更
例１］図９は、図５に示すオートリフレッシュ選択制御
回路の変更例１の構成を概略的に示す図である。図９に
示すオートリフレッシュ選択制御回路２３においては、
セット／リセットフリップフロップ２３ｂのセット入力
へ、オートリフレッシュコマンドＡＲＦが与えられる。
他の構成は図８（Ａ）に示す構成と同じである。
【００９５】ワンショットパルス発生回路２２は、オー
トリフレッシュコマンドＡＲＦと内部クロック信号ＣＬ
ＫＲを受けるＡＮＤ回路２２ａと、このＡＮＤ回路２２
ａの出力信号の立上がりに応答してセットされるセット
／リセットフリップフロップ２２ｂと、セット／リセッ
トフリップフロップ２２ｂの出力信号を所定時間遅延す
る遅延回路２２ｃを含む。セット／リセットフリップフ
ロップ２２ｂから、オートリフレッシュ活性化信号ＡＲ
ＦＡＣＴが出力される。遅延回路２１ｃの出力信号が、
セット／リセットフリップフロップ２２ｂのリセット入
力Ｒへ与えられる。
【００９６】この図９に示すオートリセット選択制御回
路２３の構成においては、図１０のタイミングチャート
図に示すように、オートリフレッシュコマンドＡＲＦが
活性化されると、セット／リセットフリップフロップ２
３ｂが、内部クロック信号ＣＬＫＲと非同期でセットさ
れて、オートリフレッシュアドレス選択活性化信号ＡＲ
ＳＥを活性化する。一方、ワンショットパルス発生回路
２２からのオートリフレッシュ活性化信号ＡＲＦＡＣＴ
は、内部クロック信号ＣＬＫＲの立上がりに応答して所
定期間Ｈレベルの活性化状態となる。したがって、オー
トリフレッシュ活性化信号ＡＲＦＡＣＴの活性化前に、
既にオートリフレッシュアドレス選択活性化信号ＡＲＳ
Ｅが活性状態にあり、リフレッシュアドレスを、オート
リフレッシュ動作実行前に確定状態とすることができ
る。
【００９７】なお、オートリフレッシュコマンドＡＲＦ
としては、混載ＤＲＡＭの場合、既にデコードされた信
号が与えられる。オートリフレッシュコマンドが、複数
の制御信号の組合せで与えられる場合、クロック信号と
非同期で複数の制御信号からなるオートリフレッシュコ
マンドをデコードする構成が用いられればよい。
【００９８】したがって、オートリフレッシュコマンド
に従って内部クロック信号ＣＬＫＲと非同期でオートリ
フレッシュアドレス選択活性化信号ＡＲＳＥを活性化す
ることにより、オートリフレッシュモード時のアドレス
確定タイミングを、通常アクセス動作モード時（ロウア
クトコマンド印加時）と同じタイミングに設定すること
ができる。
【００９９】なお、図９に示す構成においてカウント回
路２３ｃには、オートリフレッシュコマンドＡＲＦに代
えて、オートリフレッシュ活性化信号ＡＲＦＡＣＴが与
えられてもよい。
【０１００】［オートリフレッシュ選択制御回路の変更
例２］図１１は、図５に示すオートリフレッシュ選択制
御回路２３の変更例２の構成を概略的に示す図である。
図１１に示すオートリフレッシュ選択制御回路２３にお
いては、オートリフレッシュ設定コマンドＡＲＦＦＰと
内部クロック信号ＣＬＫＲを受けるＡＮＤ回路２３ｅの
出力信号がセット／リセットフリップフロップ２３ｂへ
与えられる。他の構成は、図８（Ａ）に示す構成と同じ
である。ワンショットパルス発生回路２２には、先の図
９に示す構成と同様のオートリフレッシュコマンドＡＲ
Ｆと内部クロック信号ＣＬＫＲが与えられる。オートリ
フレッシュ設定コマンドＡＲＦＦＰを新たに設ける。
【０１０１】通常、図７に示すように、オートリフレッ
シュモード時においては、まずプリチャージコマンドＰ
ＲＧを印加した後、次の１クロックサイクル期間ノーオ
ペレーションコマンドＮＯＰが与えられる。オートリフ
レッシュ実行前に与えられるノーオペレーションコマン
ドＮＯＰに代えて、オートリフレッシュ設定コマンドＡ
ＲＦＦＰを与える。
【０１０２】図１２は、図１１に示すリフレッシュアド
レス選択制御回路の動作を示すタイミングチャート図で
ある。すなわち、図１２に示すように、オートリフレッ
シュ実行前に、プリチャージコマンドＰＲＧを与え、バ
ンクを非選択状態（初期状態）に設定する。プリチャー
ジコマンドＰＲＧに続いて次のクロックサイクルにおい
てオートリフレッシュ設定コマンドＡＲＦＦＰを与え
る。このオートリフレッシュ設定コマンドＡＲＦＦＰに
従って、セット／リセットフリップフロップ２３ｂがセ
ットされ、オートリフレッシュアドレス選択活性化信号
ＡＲＳＥがＨレベルの活性状態となる。このオートリフ
レッシュ設定コマンドＡＲＦＦＰを印加した後の次のク
ロックサイクルからオートリフレッシュコマンドＡＲＦ
を与える。このオートリフレッシュコマンドＡＲＦに従
って、オートリフレッシュ活性化信号ＡＲＦＡＣＴが活
性化される。オートリフレッシュコマンドＡＲＦの印加
前に、既に、オートリフレッシュアドレス選択活性化信
号ＡＲＳＥが選択状態（活性状態）にあるため、最初に
オートリフレッシュコマンドＡＲＦが与えられる場合に
おいても、既に、リフレッシュアドレスが選択されてお
り、このリフレッシュアドレスに従ってアドレスバッフ
ァへ与えられるロウアドレスビットＲＡ＜８：０＞が確
定状態にある。ブロック選択信号ＢＳ＜７：０＞は、ブ
ロックラッチ回路に従って内部クロック信号ＣＬＫＲに
同期して確定状態となる。したがって、オートリフレッ
シュが連続して行なわれる場合において、いずれのオー
トリフレッシュサイクルにおいても、既にリフレッシュ
アドレスは、リフレッシュ動作実行前に確定状態にあ
り、いずれのオートリフレッシュサイクルも、すべて、
通常アクセス動作モード時（ロウアクセスコマンド印加
時）と同じタイミングで内部ロウアドレスビットを確定
状態へ駆動することができる。
【０１０３】カウント回路２３ｃは、オートリフレッシ
ュコマンドＡＲＦまたはオートリフレッシュ活性化信号
ＡＲＦＡＣＴをカウントし、所定値をカウントすると、
カウントアップ指示信号を生成する。応じて、１クロッ
ク遅延回路２３ｄにより、セット／リセットフリップフ
ロップ２３ｂがリセットされて、オートリフレッシュア
ドレス選択活性化信号ＡＲＳＥが非活性状態となる。
【０１０４】オートリフレッシュ設定コマンドＡＲＦＦ
Ｐを利用しても、従来のノーオペレーションコマンドＮ
ＯＰ印加に代えて、オートリフレッシュ設定コマンドＡ
ＲＦＦＰを与えるだけであり、オートリフレッシュ移行
に要するクロックサイクル数を増加させることはない。
【０１０５】なお、このオートリフレッシュ設定コマン
ドＡＲＦＦＰと、さらにオートリフレッシュ完了指示コ
マンドを用いて、セット／リセットフリップフロップ２
３ｂをセット／リセットしてもよい。この場合、１クロ
ック遅延回路２３ｂおよびカウント回路２３ｃが省略さ
れ、回路規模が低減される。
【０１０６】［バンク制御回路１５，１６の構成］図１
３は、図２に示すバンクＡ制御回路１５およびバンクＢ
制御回路１６の構成を示す図である。これらのバンクＡ
制御回路１５およびバンクＢ制御回路１６は、同一構成
を有し、単に与えられるバンクアドレス信号が異なるだ
けであり、図１３においては、１つのバンク制御回路を
示す。
【０１０７】図１３において、バンク制御回路は、バン
クアドレス信号ＲＢＡ（またはＺＲＢＡ）とロウアクセ
スを指示するアクティブコマンドＡＣＴを受けるＡＮＤ
回路３０ａと、バンクアドレス信号ＲＢＡ（またはＺＲ
ＢＡ）とプリチャージコマンドＰＲＧを受けるＡＮＤ回
路３０ｂと、セルフリフレッシュ活性化信号ＳＲＦＡＣ
Ｔとオートリフレッシュ活性化信号ＡＲＦＡＣＴを受け
るＯＲ回路３０ｆと、ＡＮＤ回路３０ａの出力信号とＯ
Ｒ回路３０ｆの出力信号を受けるＯＲ回路３０ｃと、Ｏ
Ｒ回路３０ｃの出力信号とＡＮＤ回路３０ｂの出力信号
とを受ける複合ゲート３０ｄと、複合ゲート３０ｄの出
力信号を内部クロック信号ＣＬＫＲの立上がりに応答し
て取込み、バンク活性化信号ＲＡＳＥを生成するアップ
エッジトリガ型ラッチ回路３０ｅとを含む。複合ゲート
３０ｄは、バンク活性化信号ＲＡＳＥとＯＲ回路３０ｃ
の出力信号を受けるＯＲ回路と、このＯＲ回路の出力信
号とＡＮＤ回路３０ｂの出力信号を受けるゲート回路と
を機能的に含む。バンク活性化信号ＲＡＳＥまたはＯＲ
回路３０ｃの出力信号の一方がＨレベルにあり、かつＡ
ＮＤ回路３０ｂの出力信号がＬレベルであれば、この複
合ゲート３０ｄから、Ｈレベルの信号が出力される。
【０１０８】バンク制御回路は、さらに、バンク活性化
信号ＲＡＳＥを所定時間遅延する遅延回路３０ｇと、Ｏ
Ｒ回路３０ｆの出力信号と遅延回路３０ｇの出力信号と
を受けてアップエッジトリガ型ラッチ回路３０ｅに対す
るリセット信号ＲＳＴを生成するＡＮＤ回路３０ｈを含
む。遅延回路３０ｇは、バンク活性化信号ＲＡＳＥの活
性化に応答してセンスアンプ活性化信号が活性化された
後に、その出力信号が立上がるような遅延時間を有す
る。リフレッシュモード時において、センスアンプが動
作し、メモリセルデータのリストア動作が行なわれた後
に、バンク活性化信号ＲＡＳＥがリセット信号ＲＳＴに
よりリセットされる。
【０１０９】すなわち、この遅延回路３０ｇの出力信号
は、メモリセル行が選択されて、センス動作が行なわ
れ、メモリセルへのデータの再書込が行なわれてメモリ
セルデータのリフレッシュが完了すると活性化される。
バンク活性化信号ＲＡＳＥの活性化に応答して、各種ロ
ウ系制御信号ＲＸＬＡＴＣＨ、ＲＸＴ、およびＲＡＤＥ
等が活性化される。
【０１１０】図１４（Ａ）は、図１３に示すバンク制御
回路の通常アクセス動作モード時の動作を示すタイミン
グチャート図である。この通常アクセス動作モード時に
おいてアクティブコマンドＡＣＴが与えられると、その
ときに与えられるロウバンクアドレス信号ＲＢＡ（また
はＺＲＢＡ）がアクティブ状態となり、内部クロック信
号ＣＬＫＲがＨレベルに立上がり、アップエッジトリガ
型ラッチ回路３０ｅからのバンク活性化信号ＲＡＳＥが
Ｈレベルの活性状態へ駆動される。このバンク活性化信
号ＲＡＳＥの活性化に応答して、ロウ系制御信号ＲＸＬ
ＡＴＣＨ、ＲＡＤＥおよびＲＸＴが順次、所定のシーケ
ンスで活性化される。
【０１１１】このバンク活性化信号ＲＡＳＥの活性化前
に、既にロウアドレス信号ＲＡは確定状態にある。
【０１１２】プリチャージコマンドＰＲＧが与えられる
と、このときまたバンクアドレス信号ＲＢＡに従って、
ＡＮＤ回路３０ｂの出力信号がＨレベルとなり、複合ゲ
ート３０ｂの出力信号がＬレベルとなる。したがって内
部クロック信号ＣＬＫＲの立上がりに応答して、このバ
ンク活性化信号ＲＡＳＥが、Ｌレベルに立下がり、再び
ロウ系制御信号ＲＸＬＡＴＣＨ、ＲＡＤＥおよびＲＸＴ
が順次所定のシーケンスで非活性化される。
【０１１３】この通常アクセス動作モード時において
は、リセット信号ＲＳＴは、ＯＲ回路３０ｆの出力信号
がＬレベルであるため、常時非活性状態を維持する。し
たがって、外部からのコマンドＡＣＴおよびＰＲＤに従
ってバンクの活性／非活性を制御することができる。
【０１１４】図１４（Ｂ）は、図１３に示すバンク制御
回路のオートリフレッシュモード時の動作を示すタイミ
ングチャート図である。図１４（Ｂ）に示すように、オ
ートリフレッシュコマンドＡＲＦが与えられると、内部
クロック信号ＣＬＫＲの立上がりに同期してオートリフ
レッシュ活性化信号ＡＲＦＡＣＴが所定期間活性化され
る。このオートリフレッシュ活性化信号ＡＲＦＡＣＴが
Ｈレベルに立上がると、ＯＲ回路３０ｃの出力信号がＨ
レベルとなり、内部クロック信号ＣＬＫＲの立上がり
で、バンク活性化信号ＲＡＳＥが活性化される。このと
きにも、既に、リフレッシュアドレスＱＡは、確定状態
にあり、即座に内部動作を実行することができる。バン
ク活性化信号ＲＡＳＥが活性化されてから所定時間が経
過すると、遅延回路３０ｇの出力信号がＨレベルとな
り、応じてリセット信号ＲＳＴが活性化され、バンク活
性化信号ＲＡＳＥがＬレベルに非活性化される。したが
って、オートリフレッシュモード時においては、内部の
遅延回路３０ｇの有する遅延時間により、行選択期間、
すなわちバンク活性化期間が決定される。
【０１１５】なお、このオートリフレッシュ活性化信号
ＡＲＦＡＣＴは、内部クロック信号ＣＬＫＲと非同期で
オートリフレッシュコマンドＡＲＦに従ってワンショッ
トのパルスで生成されてもよい。ラッチ回路３０ｅはラ
ッチタイミングに十分余裕を持って、複合ゲート３０ｄ
の出力信号を取込むことができ、またアクティブコマン
ドＡＣＴおよびプリチャージコマンドＰＲＧと同一のタ
イミングで、複合ゲート３０ｄの出力信号を、ラッチ回
路３０ｅでラッチすることができる。
【０１１６】図１４（Ｃ）は、セルフリフレッシュモー
ド時の図１３に示すバンク制御回路の動作を示すタイミ
ングチャート図である。セルフリフレッシュモード時に
おいては、内部クロック信号ＣＬＫＲは、図１４（Ｃ）
に示すように、リフレッシュ要求信号φｒｅｑに従って
生成される。この内部クロック信号ＣＬＫＲがＨレベル
に立上がるときには、既にセルフリフレッシュ活性化信
号ＳＲＦＡＣＴはＨレベルの活性状態にある。したがっ
て、ＯＲ回路３０ｆからのリフレッシュ活性化信号ＲＦ
ＡＣＴは、セルフリフレッシュモード期間中Ｈレベルに
保持される。リフレッシュ要求が発生されると、応じて
内部クロック信号ＣＬＫＲがＨレベルに立上がり、バン
ク活性化信号ＲＡＳＥがＨレベルとなる。内部でリフレ
ッシュ動作が行なわれ、所定期間が経過すると、遅延回
路３０ｇの出力信号がＨレベルとなり、応じてＡＮＤ回
路３０ｈからのリセット信号ＲＳＴがＨレベルとなり、
バンク活性化信号ＲＡＳＥが非活性化される。
【０１１７】セルフリフレッシュモード時においては、
セルフリフレッシュ活性化信号ＳＲＦＡＣＴに従って、
マルチプレクサが、リフレッシュアドレスＱＡを選択し
ており、リフレッシュ要求発行前に、既に、リフレッシ
ュアドレスＱＡは確定状態にある。したがって、このセ
ルフリフレッシュモード時においても、内部回路は、ク
ロック信号ＣＬＫＲの立上がりから通常アクセス動作モ
ード時およびオートリフレッシュモード時と同様のタイ
ミングで内部動作を行なうことができる。
【０１１８】なお、図１３に示すバンク制御回路の構成
では、バンクＡおよびバンクＢ共通にバンク活性化信号
ＲＡＳＥが、リフレッシュモード時、活性化される。バ
ンクごとにセルフリフレッシュ動作を行なう場合には、
アクティブコマンドＡＣＴとリフレッシュ要求信号φｒ
ｅｑを受けるＯＲ回路の出力信号をＡＮＤ回路３０ａへ
与える。ＯＲ回路３０ｃへは、オートリフレッシュ活性
化信号ＡＲＦＡＣＴのみを与える。オートリフレッシュ
も、バンク単位で行なう場合には、このオートリフレッ
シュモード時にオートリフレッシュを行なうバンクを指
定するバンクアドレスを外部から与える。また、リフレ
ッシュアドレスカウンタがバンクアドレスを生成し、交
互にバンクＡおよびバンクＢを指定してリフレッシュを
行なってもよい。
【０１１９】［スペア判定回路の構成］図１５は、図１
および３に示すスペア判定回路の構成の一例を示す図で
ある。図１５において、スペア判定回路４は、スペア回
路の使用／不使用を示すためのヒューズプログラム回路
４ａ１と、ロウアドレスビットＲＡ＜２＞−ＲＡ＜８＞
それぞれに対応して設けられるヒューズプログラム回路
４ａ２−４ａ８と、ヒューズプログラム回路４ａ１の出
力信号を反転するインバータ４ｂと、ヒューズプログラ
ム回路４ａ２−４ａ８それぞれの出力信号とロウアドレ
スビットＲＡ＜２＞−ＲＡ＜８＞との不一致を検出する
ためのＥＸＯＲ回路４ｃ２−４ｃ８と、インバータ４ｂ
の出力信号とＥＸＯＲ回路４ｃ２−４ｃ８の出力信号を
受けてスペア判定結果指示信号／ＳＰＡＲＥ＿Ｅを生成
するＮＡＮＤ回路４ｄを含む。
【０１２０】ヒューズプログラム回路４ａ１−４ａ８は
同一構成を有しており、図１５においては、ヒューズプ
ログラム回路４ａ１についてのみ各構成要素に参照番号
を付す。ヒューズプログラム回路４ａ１は、システムリ
セット時または電源投入時活性化されるリセット信号／
ＲＥＳＥＴに応答して導通し、ノードＮＤ０を電源電圧
Ｖｃｃレベルに充電するＰチャネルＭＯＳトランジスタ
Ｑ１と、ノードＮＤ０に接続されるヒューズ素子ＦＬ
と、ヒューズ素子ＦＬと接地ノードの間に接続されかつ
そのゲートにリセット信号／ＲＥＳＥＴを受けるＮチャ
ネルＭＯＳトランジスタＱ３と、ノードＮＤ０の信号を
反転するインバータＩＶと、インバータＩＶの出力信号
がＬレベルのときに導通し、ノードＮＤ０を電源電圧Ｖ
ｃｃレベルに充電するＰチャネルＭＯＳトランジスタＱ
２を含む。ロウアドレスビットＲＡ＜２＞−ＲＡ＜８＞
により、１つのメインワード線が指定される。次に、こ
のスペア判定回路４の動作について簡単に説明する。
【０１２１】不良メモリセル行が存在しない場合には、
ヒューズプログラム回路４ａ１においては、ヒューズ素
子ＦＬは導通状態を維持し、不良メモリセル行が存在す
る場合には、このヒューズプログラム回路４ａ１におい
てヒューズ素子ＦＬがカットされる。リセット信号／Ｒ
ＥＳＥＴがＬレベルの活性状態となると、ＭＯＳトラン
ジスタＱ１が導通し、ノードＮＤ０が電源電圧Ｖｃｃレ
ベルにプリチャージされる（ＭＯＳトランジスタＱ３が
非導通状態）。リセット動作が完了すると、ＭＯＳトラ
ンジスタＱ１がオフ状態、ＭＯＳトランジスタＱ３がオ
ン状態となる。ヒューズ素子ＦＬがカットされていれ
ば、インバータＩＶおよびＭＯＳトランジスタＱ２によ
り、ノードＮＤ０が電源電圧Ｖｃｃレベルに保持され
る。ヒューズ素子ＦＬが非溶断状態の場合には、ノード
ＮＤ０は接地電圧レベルに放電される。応じて、インバ
ータＩＶの出力信号がＨレベルとなり、ＭＯＳトランジ
スタＱ２がオフ状態となる。
【０１２２】すなわち、不良メモリセル行が存在せず、
スペア回路（スペアメイン／サブワード線）が使用され
ない場合には、ヒューズ素子ＦＬが非溶断状態であり、
ノードＮＤ０が接地電圧レベルとなり、インバータ４ｂ
の出力信号がＬレベルとなる。したがって、ＮＡＮＤ回
路４ｄからのスペア判定結果指示信号／ＳＰＡＲＥ＿Ｅ
は、Ｈレベルに固定され、スペア回路は使用されない。
【０１２３】スペア回路が使用されている場合には、ヒ
ューズ素子ＦＬがカットされ、ノードＮＤ０が電源電圧
Ｖｃｃレベルとなり、応じてインバータ４ｂの出力信号
もＨレベルとなる。この場合、ＮＡＮＤ回路４ｄが、イ
ンバータバッファとして動作し、ロウアドレスビットＲ
Ａ＜２＞−ＲＡ＜８＞が不良行アドレスを指定している
か否かに応じて、ＮＡＮＤ回路４ｄからのスペア判定結
果指示信号／ＳＰＡＲＥ＿ＥがＬレベルまたはＨレベル
となる。
【０１２４】ヒューズプログラム回路４ａ２−４ａ８に
おいては、対応の不良ロウアドレスビットＲＡ＜２＞−
ＲＡ＜８＞が“１”（Ｈレベル）のときに対応のヒュー
ズ素子ＦＬがカットされる。ヒューズプログラム回路４
ａ２−４ａ８においてヒューズ素子ＦＬを選択的に不良
ビットのロウアドレスに応じてカットすることにより、
不良ビットアドレスがプログラムされる。
【０１２５】ＥＸＯＲ回路４ｃ２−４ｃ８は、不一致検
出回路として動作する。対応の不良ロウアドレスのビッ
トが“１”（Ｈレベル）のときには、ヒューズ素子ＦＬ
がカットされるため、対応の出力ノードＮＤｉ（ｉ＝２
−８）がＬレベルとなる。すなわち、ヒューズ素子ＦＬ
により、このヒューズ素子ＦＬが接続するノードの電圧
レベルが、不良行アドレスビットに応じた論理レベルと
なり、ノードＮＤ２−ＮＤ８には、このプログラムされ
た不良行アドレスの反転アドレスが現れる。したがっ
て、与えられたロウアドレスビットＲＡ＜２＞−ＲＡ＜
８＞がすべてノードＮＤ２−ＮＤ８それぞれの信号の論
理レベルと逆の場合、このヒューズ素子ＦＬによりプロ
グラムされた不良アドレスと与えられたロウアドレスビ
ットＲＡ＜２＞−ＲＡ＜８＞が一致していることを示し
ている。この場合、ＥＸＯＲ回路４ｃ２−４ｃ８からは
すべてＨレベルの信号が出力され、応じて、ＮＡＮＤ回
路４ｄからのスペア判定結果指示信号／ＳＰＡＲＥ＿Ｅ
がＬレベルとなり、不良ビットアドレスがアドレス指定
され、不良ビット救済を行なう必要があることが示され
る。
【０１２６】ロウアドレスビットＲＡ＜２＞−ＲＡ＜８
＞が不良ビットアドレスと異なるアドレスを指定してい
る場合には、ＥＸＯＲ回路４ｃ２−４ｃ８のいずれかが
一致を示すＬレベルの信号を出力し、応じてＮＡＮＤ回
路４ｄの出力するスペア判定結果指示信号／ＳＰＡＲＥ
＿ＥがＨレベルとなる。これにより、スペア判定を行な
うことができる。
【０１２７】なお、この図１５に示すスペア判定回路に
対し種々の変形が可能である。ヒューズ素子ＦＬが、対
応の不良アドレスビットが“０”（Ｌレベル）のとき溶
断されてもよい。この場合、ＥＸＯＲ回路４ｃ２−４ｃ
８に代えてＥＸＮＯＲ回路が用いられる。ヒューズプロ
グラム回路４ａ２−４ａ８の出力ノードＮＤ２−ＮＤ８
が、不良行アドレスビットＤＲ＜２＞−ＤＲ＜８＞に応
じた論理レベルとなり、ＥＸＮＯＲ回路により、アドレ
スビットＲＡ＜２＞−ＲＡ＜８＞と不良行アドレスビッ
トＤＲ＜２＞−ＤＲ＜８＞との一致判定が行なわれる。
【０１２８】この図１５に示すスペア判定回路において
は、アドレスビットＲＡ＜８：２＞を用いてスペア判定
が行なわれている。アドレス信号ビットＲＡ＜２＞−Ｒ
Ａ＜８＞は、クロック信号と非同期で与えられており、
ロウアクティブコマンド印加時およびオートリフレッシ
ュコマンド印加時において、同じタイミングでスペア判
定を行なうことができる。また、セルフリフレッシュ実
行時においても、同様、スペア判定は、内部の行選択動
作を実行する前に行なわれている。したがって、動作モ
ードにかかわらず、スペア判定のタイミングをすべて同
じとすることができる。したがって、動作モードにかか
わらず、内部動作タイミングをすべて一致させることが
でき、動作モードに応じて内部動作タイミングを変更す
る必要がなく、回路構成が簡略化される。
【０１２９】以上のように、この発明の実施の形態１に
従えば、オートリフレッシュモード時においても、内部
で発生されるアドレス信号について、現リフレッシュサ
イクルの前のリフレッシュサイクル完了時に新たな内部
リフレッシュアドレスを生成してロウアドレスデコード
系へ与えており、通常アクセス動作モード時とオートリ
フレッシュモード時とで、アドレスデコード開始（ワー
ド線選択動作開始）タイミングを同じとすることができ
る。これにより、オートリフレッシュに必要なサイクル
時間を短縮でき、応じて、半導体記憶装置のオートリフ
レッシュモードを含む通常動作モード時の動作周波数を
向上させることができる。
【０１３０】［実施の形態２］図１６（Ａ）は、この発
明の実施の形態２に従う半導体記憶装置のメモリアレイ
部の構成を概略的に示す図である。図１６（Ａ）におい
て、メモリアレイＭＡは、列方向に整列して配置される
複数の行ブロックＲＢ♯０−ＲＢ♯７と、これらの行ブ
ロックＲＢ♯０−ＲＢ♯７の間に配置されるセンスアン
プ帯ＳＡＢ♯１−ＳＡＢ♯７と、行ブロックＲＢ♯０お
よびＲＢ♯７の外側に配置されるセンスアンプ帯ＳＡＢ
♯０およびＳＡＢ♯８と、行ブロックＲＢ♯０−ＲＢ♯
７各々においてメインワード線を選択状態へ駆動するた
めのメインワード線ドライバを含むメインワード線ドラ
イバ帯ＭＷＤＧを含む。
【０１３１】行ブロックＲＢ♯０−ＲＢ♯７の各々は、
複数のメモリサブアレイＭＳＡに分割される。列方向に
整列して配置されるメモリサブアレイＭＳＡが列ブロッ
クＣＢ♯を構成する。図１６（Ａ）においては、このメ
モリアレイは、列ブロックＣＢ♯０−ＣＢ♯７に分割さ
れる。行ブロックＲＢ♯０−ＲＢ♯７各々においては、
行方向に延在してメインワード線ＭＷＬが配設され、メ
モリサブアレイＭＳＡそれぞれにおいて、メモリセル行
に対応してサブワード線ＳＷＬが配置される。行ブロッ
クＲＢ♯０−ＲＢ♯７が、ブロック選択信号ＢＳ＜０：
７＞により選択される。
【０１３２】図１６（Ｂ）に示すように、通常動作モー
ド時（オートリフレッシュモードを含む）においては、
１つの行ブロックＲＢ♯ｉが活性化単位となる。すなわ
ち、通常モード時（オートリフレッシュモードを含む）
においては、行ブロックＲＢ♯０−ＲＢ♯７の１つがブ
ロック選択信号ＢＳ＜０：７＞により選択されて、選択
行ブロックにおいて行選択動作が行なわれる。
【０１３３】一方、データ保持モードでセルフリフレッ
シュが行なわれる場合、図１６（Ｃ）に示すように、活
性化単位はメモリサブアレイＭＳＡであり、所定数のメ
モリサブアレイが活性化される。図１６（Ｃ）において
は、１つのメモリサブアレイをデータ保持モード時の活
性化単位として用いる構成を示す。
【０１３４】通常、データ保持モードにおいては、セル
フリフレッシュが実行される。このデータ保持モード動
作時において、保持することが必要なデータ領域は、メ
モリアレイ全体のうちの一部である。この保持の必要な
データ領域のみリフレッシュ動作を行なう。全行ブロッ
クＲＢ♯０−ＲＢ♯７において、リフレッシュを行なう
必要がなく、所定数の行ブロックにおいて、リフレッシ
ュ動作を行なう。したがってワード線選択回数を低減す
ることができ、応じてリフレッシュ動作時の平均動作電
流を減少させることができる。
【０１３５】また、さらに、このデータ保持モード時
に、メインワード線のうちの一部のサブワード線を単位
としてリフレッシュを行なうことにより、応じて、同時
に活性化されるセンスアンプ回路の数が低減され、デー
タ保持モード時の消費電流をさらに低減することができ
る。
【０１３６】図１７は、図１６（Ａ）に示すメモリアレ
イの１つの行ブロックＲＢ♯ｉの構成を概略的に示す図
である。行ブロックＲＢ♯ｉは、複数のメモリサブアレ
イＭＳＡ０−ＭＳＡ７に分割される。この行ブロックＲ
Ｂ♯ｉの列方向における両側に、センスアンプ帯ＳＡＢ
♯ｉ（およびＳＡＢ♯ｉ＋１）が配設される。センスア
ンプ帯ＳＡＢ♯ｉ（およびＳＡＢ♯ｉ＋１）に含まれる
センスアンプ回路は、シェアードセンスアンプ回路であ
り、列方向において隣接する行ブロックにより共有され
る。この行ブロックＲＢ♯ｉのメモリサブアレイＭＳＡ
０−ＭＳＡ７に共通にメインワード線ＭＷＬが行方向に
延在して配設される。メモリサブアレイＭＳＡ０−ＭＳ
Ａ７各々において、サブワード線ＳＷＬが配設される。
【０１３７】サブワード線ＳＷＬを選択状態へ駆動する
ために、メモリサブアレイＭＳＡ０−ＭＳＡ７の間の領
域および、メモリサブアレイＭＳＡ０およびＭＳＡ７の
外側の領域にサブワード線ドライバ帯ＳＷＤＢが配設さ
れる。サブワード線ドライバ帯ＳＷＤＢには、それぞ
れ、対応のメインワード線ＭＷＬ上の信号と図示しない
サブデコード信号とに従って、対応のサブワード線ＳＷ
Ｌを選択状態へ駆動するサブワード線ドライバが配設さ
れる。
【０１３８】図１８は、メインワード線選択に関連する
部分の構成を示す図である。図１８において、メインワ
ード線選択部は、ブロック選択信号ＢＳ＜ｉ＞をラッチ
指示信号ＲＸＬＡＴＣＴの活性化に応答してラッチする
ラッチ回路３５と、ラッチ回路３５からのラッチブロッ
ク選択信号ＢＳＬと、図示しないプリデコーダからのプ
リデコード信号Ｘとを受け、ロウアドレスイネーブル信
号ＲＡＤＥの活性化に応答してデコード動作を行ないか
つワード線活性タイミング信号ＲＸＴに従ってその出力
信号をデコード結果に従って駆動するＡＮＤ型デコード
回路５ａと、ＡＮＤ型デコード回路５ａの出力信号に従
って、メインワード線ＭＷＬ上にメインワード線駆動信
号ＺＭＷＬを伝達するメインワード線ドライバ４０を含
む。選択行ブロックにおいて、ラッチブロック選択信号
ＢＳＬが活性化され、プリデコーダからのプリデコード
信号Ｘに従ってデコード動作が行なわれる。ロウアドレ
スイネーブル信号ＲＡＤＥおよびワード線活性タイミン
グ信号ＲＸＴがともに活性状態となると、このＡＮＤ型
デコード回路５ａの出力信号が確定する。対応のメイン
ワード線ＭＷＬが選択されるとき、ＡＮＤ型デコード回
路５ａの出力信号がＨレベルとなる。
【０１３９】メインワード線ドライバ４０は、図１７に
示すメインワード線ドライバ帯ＭＷＤＢに配置される。
このメインワード線ドライバ４０は、ＡＮＤ型デコード
回路５ａの出力信号を反転するＣＭＯＳインバータを構
成するＰチャネルＭＯＳトランジスタ４０ａおよびＮチ
ャネルＭＯＳトランジスタ４０ｂを含む。ＰチャネルＭ
ＯＳトランジスタ４０ａのソースに高電圧Ｖｐｐが与え
られる。
【０１４０】メインワード線ＭＷＬが選択状態の場合に
は、ＭＯＳトランジスタ４０ｂがオン状態となり、メイ
ンワード線駆動信号ＺＭＷＬがＬレベル（接地電圧レベ
ル）へ駆動される。一方、メインワード線ＭＷＬが非選
択状態のときには、ＡＮＤ型デコード回路５ａの出力信
号がＬレベルであり、メインワード線駆動信号ＺＭＷＬ
は、高電圧Ｖｐｐレベルに保持される。高電圧Ｖｐｐは
電源電圧よりも十分高い電圧であり、以下に説明するサ
ブワード線ドライバが、選択時、高電圧Ｖｐｐをサブワ
ード線に伝達し、かつ非選択サブワード線を確実に接地
電圧レベルに保持するために用いられる。
【０１４１】図１９は、サブワード線ドライバの構成の
一例を示す図である。図１９において、サブワード線ド
ライバ４５は、ソースにサブデコード信号ＳＤ（ＳＤ０
−ＳＤ３のいずれか）を受けかつゲートにメインワード
線駆動信号ＺＭＷＬを受けかつドレインがサブワード線
ＳＷＬに接続されるＰチャネルＭＯＳトランジスタ４５
ａと、メインワード線駆動信号ＺＭＷＬがＨレベルのと
き導通し、サブワード線ＳＷＬを接地電圧レベルに放電
するＮチャネルＭＯＳトランジスタ４５ｂと、補のサブ
デコード信号ＺＳＤ（ＺＳＤ０−ＺＳＤ３のいずれか）
がＨレベルのとき導通し、サブワード線ＳＷＬを接地電
圧レベルに放電するＮチャネルＭＯＳトランジスタ４５
ｃを含む。サブデコード信号ＳＤは高電圧Ｖｐｐと接地
電圧レベルの間で変化し、補のサブデコード信号ＺＳＤ
は、電源電圧Ｖｃｃと接地電圧レベルの間で変化する。
これらのサブデコード信号ＳＤおよびＺＳＤは互いに相
補な信号である。
【０１４２】サブワード線ＳＷＬに、対応のメモリサブ
アレイにおいて１行に配列されるメモリセルＭＣが接続
される。図１９において１つのメモリセルＭＣを代表的
に示す。このメモリセルＭＣは、情報を記憶するキャパ
シタと、サブワード線ＳＷＬ上の信号電位に応答してこ
のキャパシタを対応のビット線ＢＬ（または／ＢＬ）に
接続するアクセストランジスタを含む。メモリセルキャ
パシタへは、セルプレート電圧ＶＣＰが与えられる。
【０１４３】サブワード線ドライバ４５において、メイ
ンワード線駆動信号ＺＭＷＬがＨレベルのときには、Ｍ
ＯＳトランジスタ４５ｂがオン状態、ＭＯＳトランジス
タ４５ａがオフ状態となり、サブデコード信号ＳＤおよ
びＺＳＤの論理レベルにかかわらず、サブワード線ＳＷ
Ｌは、ＭＯＳトランジスタ４５ｂにより、接地電圧レベ
ルに保持される。
【０１４４】メインワード線駆動信号ＺＭＷＬがＬレベ
ルのときには、サブデコード信号ＳＤおよびＺＳＤに従
ってサブワード線ＳＷＬの電圧レベルが決定される。す
なわち、サブデコード信号ＳＤがＨレベル（高電圧Ｖｐ
ｐレベル）のときには、ＭＯＳトランジスタ４５ａがオ
ン状態となり、サブワード線ＳＷＬ上には、このＭＯＳ
トランジスタ４５ａを介して高電圧Ｖｐｐレベルのサブ
デコード信号ＳＤが伝達される。このときには、補のサ
ブデコード信号ＺＳＤがＬレベルであり、ＭＯＳトラン
ジスタ４５ｃはオフ状態である。一方、サブデコード信
号ＳＤがＬレベルのときには、ＭＯＳトランジスタ４５
ａは、ゲートおよびソースが同一電圧レベルとなり、オ
フ状態を維持する。このときには、補のサブデコード信
号ＺＳＤがＨレベルであるため、サブワード線ＳＷＬ
は、ＭＯＳトランジスタ４５ｃにより接地電圧レベルに
放電される。したがって、サブデコード信号ＳＤおよび
ＺＳＤを用いることにより、非選択サブワード線がフロ
ーティング状態となるのを防止することができる。
【０１４５】図２０は、メモリサブアレイに対する行系
制御回路の構成を概略的に示す図である。図２０におい
ては、メモリサブアレイＭＳＡｉｊおよびＭＳＡ（ｉ＋
１）ｊに対して設けられる行系制御回路を示す。メモリ
サブアレイＭＳＡｉｊには、メモリセルＭＣの列に対応
してビット線ＢＬおよびＺＢＬの対が配設され、各ビッ
ト線対に対しビット線イコライズ回路ＢＬＥＱが配設さ
れる。この図２０においては、メモリサブアレイＭＳＡ
ｉｊの２対のビット線ＢＬｕ０，ＺＢＬｕ０、ＢＬｕ
１，ＺＢＬｕ１を示す。ビット線イコライズ回路ＢＬＥ
Ｑは、メモリサブアレイＭＳＡｉｊにおいてビット線の
両側に交互に配置される。
【０１４６】メモリサブアレイＭＳＡ（ｉ＋１）ｊにお
いてもメモリセルの各列に対応してビット線対ＢＬｌ
０，ＺＢＬｌ０，ＢＬｌ１，ＺＢＬｌ１が配設される。
【０１４７】ビット線ＢＬｕ０およびＺＢＬｕ０は、ビ
ット線分離ゲートＢＩＧｉを介してセンスアンプ回路Ｓ
Ａに結合され、またビット線ＢＬｌ０，ＺＢＬｌ０が、
ビット線分離ゲートＢＩＧｊを介してセンスアンプ回路
ＳＡに結合される。一方、ビット線ＢＬｕ１，ＺＢＬｕ
１は、図示しないビット線分離ゲートを介して、メモリ
サブアレイＭＳＡ（ｉ−１）ｊと共有されるセンスアン
プ回路に結合される。ビット線ＢＬｌ１，ＺＢＬｌ１
は、図示しないビット線分離ゲートを介して、メモリサ
ブアレイＭＳＡ（ｉ＋２）ｊと共有されるセンスアンプ
回路に結合される。したがって、このセンスアンプ帯に
おいてセンスアンプ回路ＳＡは、１列おきに配設され
る。
【０１４８】メモリサブアレイＭＳＡｉｊの各サブワー
ド線ＳＷＬに対しサブワード線ドライバ４０が配設され
る。メモリサブアレイＭＳＡｉｊについても同様、サブ
ワード線およびサブワード線ドライバが配設される。
【０１４９】メモリサブアレイＭＳＡｉｊが、行ブロッ
クＲＢ♯ｉに含まれ、メモリサブアレイＭＳＡ（ｉ＋
１）ｊが、行ブロックＲＢ♯（ｉ＋１）に含まれる。
【０１５０】メモリサブアレイＭＳＡｉｊおよびＭＳＡ
（ｉ＋１）ｊの各ロウ系周辺回路を制御するために、行
ブロックＲＢ♯ｉのメモリサブアレイに共通に、ＥＱ制
御回路５０およびＢＩ制御回路５１が設けられ、また行
ブロックＲＢ♯（ｉ＋１）に含まれるメモリサブアレイ
に共通に、ＢＩ制御回路５３およびＥＱ制御回路５４が
設けられる。
【０１５１】また、行ブロックＲＢ♯ｉおよびＲＢ♯
（ｉ＋１）により共有されるセンスアンプ回路に対し、
ＳＡ制御回路５２が設けられる。
【０１５２】ＥＱ制御回路５０は、ラッチブロック選択
信号ＢＳＬｉの活性化時メインイコライズ指示信号ＢＥ
ＱＭｉを所定のタイミングで非選択状態へ駆動する。Ｂ
Ｉ制御回路５１は、ラッチブロック選択信号ＢＳＬ（ｉ
＋１）が選択状態のとき、分離指示信号ＢＬＩＭｉを、
Ｌレベルの分離指示状態に設定する。ＢＩ制御回路５３
は、ラッチブロック選択信号ＢＳＬｉが選択状態のとき
に、メインビット線分離指示信号ＢＬＩＭ（ｉ＋１）
を、Ｌレベルに設定する。ＥＱ制御回路５４は、ラッチ
ブロック選択信号ＢＳＬ（ｉ＋１）が選択状態のとき所
定のタイミングで、メインイコライズ指示信号ＢＥＱＭ
（ｉ＋１）を、非選択状態に駆動する。ＳＡ制御回路５
２は、ラッチブロック選択信号ＢＳＬｉおよびＢＳＬ
（ｉ＋１）の一方が選択状態にされると、所定のタイミ
ングでメインセンスアンプ活性化信号ＳＮＭｉおよびＳ
ＰＭｉを活性状態へ駆動する。
【０１５３】行ブロックＲＢ♯ｉおよびＲＢ♯ｊにおい
て、制御回路５０−５４により、行ブロックＲＢ♯ｉが
選択されたときには、行ブロックＲＢ♯（ｉ＋１）がセ
ンスアンプ帯から切離され、一方、行ブロックＲＢ♯
（ｉ＋１）が選択されたときには、行ブロックＲＢ♯ｉ
が、センスアンプ帯から切離される。
【０１５４】サブワード線ドライバ帯とセンスアンプ帯
との交差領域（十字帯）において、ＥＱ制御回路５０か
らのメインイコライズ指示信号ＢＥＱＭｉと列ブロック
選択信号ＷＳｊとを受けてローカルビット線イコライズ
信号ＢＥＱｉを生成するローカルＥＱ制御回路６０と、
ＢＩ制御回路５１からのメインビット線分離指示信号Ｂ
ＬＩＭｉと列ブロック選択信号ＷＳｊとを受けてローカ
ルビット線分離信号ＢＬＩｉを生成するローカルＢＩ制
御回路６１と、ＳＡ制御回路５２からのメインセンスア
ンプ活性化信号ＳＮＭｉおよびＳＰＭｉと列ブロック選
択信号ＷＳｊを受けてローカルセンスアンプ活性化信号
ＳＮｉおよびＳＰｉを生成するローカルＳＡ制御回路６
２と、ＢＩ制御回路５３からのメインビット線分離指示
信号ＢＬＩＭ（ｉ＋１）と列ブロック選択信号ＷＳｊを
受けてローカルビット線分離信号ＢＬＩ（ｉ＋１）を生
成するローカルＢＩ制御回路６３と、ＥＱ制御回路５４
からのメインビット線イコライズ指示信号ＢＥＱＭ（ｉ
＋１）と列ブロック選択信号ＷＳｊとを受けてローカル
ビット線イコライズ信号ＢＥＱ（ｉ＋１）を生成するロ
ーカルＥＱ制御回路６４が、ローカルロウ制御回路とし
て設けられる。
【０１５５】ローカルＥＱ制御回路６０からのローカル
ビット線イコライズ信号ＢＥＱｉはメモリサブアレイＭ
ＳＡｉｊのビット線イコライズ回路ＢＬＥＱに与えら
れ、ローカルＢＩ制御回路６１からのローカルビット線
分離信号ＢＬＩｉは、メモリサブアレイＭＳＡｉに対し
て設けられたビット線分離ゲートＢＩＧｉへ与えられ
る。ローカルＳＡ制御回路６２からのローカルセンスア
ンプ活性化信号ＳＮｉおよびＳＰｉは、メモリサブアレ
イＭＳＡｉｊおよびＭＳＡ（ｉ＋１）ｊに対して共通に
設けられるセンスアンプ回路ＳＡへ与えられる。ローカ
ルＢＩ制御回路６３からのローカルビット線分離信号Ｂ
ＬＩ（ｉ＋１）は、メモリサブアレイＭＳＡ（ｉ＋１）
ｊに対して設けられたビット線分離ゲートＢＩＧ（ｉ＋
１）に与えられる。ローカルＥＱ制御回路６４からのビ
ット線イコライズ信号ＢＥＱ（ｉ＋１）が、メモリサブ
アレイＭＳＡ（ｉ＋１）ｊに対して設けられたビット線
イコライズ回路ＢＬＥＱへ与えられる。
【０１５６】また、この十字帯において、サブデコード
回路５５からのメインサブデコード信号ＭＳＤおよびＺ
ＭＳＤを、列ブロック選択信号ＷＳｊに従って変更して
サブデコード信号ＳＤおよびＺＳＤを生成してサブワー
ド線ドライバ４０へ与えるサブデコードドライバ６５が
設けられる。
【０１５７】この列ブロック選択信号ＷＳｊに従って、
ローカルロウ系制御回路を選択的に活性／非活性化する
ことにより、メモリサブアレイ単位での、選択的な活性
／非活性が可能とある。列ブロック選択信号ＷＳｊは、
通常動作モード時（オートリフレッシュモードを含む）
においてはすべて選択状態となり、一方、データ保持モ
ードのときには、選択的に必要な領域に対する列ブロッ
ク選択信号のみが、選択状態に駆動される。次に、各部
の構成について説明する。
【０１５８】［サブデコード回路５５の構成］図２１
は、図２０に示すサブデコード回路５５の構成を概略的
に示す図である。図２１において、サブデコード回路５
５は、ラッチブロック選択信号ＢＳＬｉの活性化時活性
化され、ロウアドレスビットＲＡ０およびＲＡ１をデコ
ードする（ＮＡＮＤ型）サブデコーダ５５ａと、このサ
ブデコーダ５５ａの出力信号のレベル変換を行なってメ
インサブデコード信号ＭＳＤ（ＭＳＤ０−ＭＳＤ３）を
生成するレベル変換回路とを含む。（ＮＡＮＤ型）サブ
デコーダ５５ａから、補のメインサブデコード信号ＺＭ
ＳＤ（ＺＭＳＤ０−ＺＭＳＤ３）が生成される。
【０１５９】レベル変換回路は、サブデコーダ５５ａの
出力信号を反転するインバータＩＶと、ノードＮＤ３と
接地ノードの間に接続されかつサブデコーダ５５ａの出
力信号（補のサブデコード信号ＺＭＳＤ）をゲートに受
けるＮチャネルＭＯＳトランジスタＱ４と、高電圧ノー
ドとノードＮＤ３の間に接続されかつそのゲートがノー
ドＮＤ４に接続されるＰチャネルＭＯＳトランジスタＱ
１と、高電圧ノードとノードＮＤ４の間に接続されかつ
そのゲートがノードＮＤ３に接続されるＰチャネルＭＯ
ＳトランジスタＱ２と、ノードＮＤ５と高電圧ノードと
の間に接続されかつそのゲートがノードＮＤ４に接続さ
れるＰチャネルＭＯＳトランジスタＱ３と、ノードＮＤ
４と接地ノードの間に接続されかつそのゲートにインバ
ータＩＶの出力信号を受けるＮチャネルＭＯＳトランジ
スタＱ５と、ノードＮＤ５と接地ノードの間に接続され
かつそのゲートにサブデコーダ５５ａからの補のサブデ
コード信号ＺＭＳＤを受けるＮチャネルＭＯＳトランジ
スタＱ６を含む。ノードＮＤ５から、メインサブデコー
ド信号ＭＳＤが出力される。
【０１６０】この図２１に示す構成が、サブデコード信
号ＭＳＤ０−ＭＳＤ３それぞれに対応して設けられる。
すなわち、１つのメインワード線に対応して４本のサブ
ワード線が配設されており、ロウアドレスビットＲＡ０
（＝ＲＡ＜０＞）およびＲＡ１（＝ＲＡ＜１＞）をデコ
ードすることにより、４本のサブワード線のうちの１つ
を選択する。なお、本実施の形態２においては、ロウア
ドレスビットＲＡ０およびＲＡ１は、クロック信号と非
同期のアドレスビットであってもよく、また内部クロッ
ク信号に同期して取込まれたアドレスビットであっても
よい。
【０１６１】また、これに代えて、サブデコーダ５５ａ
がクロック信号と非同期でデコード動作を行ない、この
デコード結果が、内部クロック信号とブロック選択信号
とに従って転送されてサブデコード信号が生成されても
よい。
【０１６２】この図２１に示すサブデコード回路５５の
構成において、サブデコーダ５５ａは、ＮＡＮＤ型デコ
ーダであり、ロウアドレスビットＲＡ０およびＲＡ１が
予め割当てられた論理レベルの組合せのときにＬレベル
の信号を出力する。このサブデコーダ５５ａが選択され
たとき（ロウアドレスビットＲＡ０およびＲＡ１が所定
の論理レベルの組合せ状態にある）、インバータＩＶの
出力信号がＨレベルとなり、ＭＯＳトランジスタＱ５が
オン状態となり、ノードＮＤ４が接地電圧レベルへ放電
される。応じてＭＯＳトランジスタＱ１が導通しノード
ＮＤ３が高電圧Ｖｐｐレベルに充電され、応じてＰチャ
ネルＭＯＳトランジスタＱ２がオフ状態となる。このノ
ードＮＤ４が接地電圧レベルへ放電されると、Ｐチャネ
ルＭＯＳトランジスタＱ３がオン状態となり、ノードＮ
Ｄ５から出力されるメインサブデコード信号ＭＳＤが高
電圧ＶｐｐレベルのＨレベルとなる。このとき、ＭＯＳ
トランジスタＱ６は、補のメインサブデコード信号ＺＭ
ＳＤによりオフ状態にある。
【０１６３】一方、サブデコーダ５５ａが非選択状態の
ときには、補のメインサブデコード信号ＺＭＳＤがＨレ
ベルとなり、インバータＩＶの出力信号がＬレベルとな
る。ＭＯＳトランジスタＱ４およびＱ６がオン状態とな
り、ノードＮＤ３およびＮＤ５が接地電圧レベルに放電
される。応じて、ＭＯＳトランジスタＱ２がオン状態と
なり、ノードＮＤ２が高電圧Ｖｐｐレベルに充電され、
ＭＯＳトランジスタＱ３がオフ状態となる。したがって
この状態には、メインサブデコード信号ＭＳＤが、Ｌレ
ベル（接地電圧レベル）となる。この図２１に示すサブ
デコード回路５５からのメインサブデコード信号ＭＳＤ
およびＺＭＳＤが行ブロックＲＢ♯ｉ内において設けら
れたサブデコードドライバ６５に伝達される。
【０１６４】［サブデコードドライバ６５の構成］図２
２は、図２４に示すサブデコードドライバ６５の構成の
一例を示す図である。図２２においてサブデコードドラ
イバ６５は、メインサブデコード信号ＭＳＤと列ブロッ
ク選択信号ＷＳｊを受けてローカルサブデコード信号Ｓ
Ｄ（ＳＤ０−ＳＤ３）を生成するＡＮＤ回路６５ａと、
補のメインサブデコード信号ＺＭＳＤを反転するインバ
ータ６５ｂと、インバータ６５ｂの出力信号と列ブロッ
ク選択信号ＷＳｊとを受けて補のサブデコード信号ＺＳ
Ｄ（ＺＳＤ０−ＺＳＤ３）を生成するＮＡＮＤ回路６５
ｃを含む。この図２２に示す回路が、サブデコード信号
ＳＤ０−ＳＤ３それぞれに対応して設けられる。
【０１６５】列ブロック選択信号ＷＳｊがＨレベルのと
きには、ＡＮＤ回路６５ａは、バッファ回路として動作
し、メインサブデコード信号ＭＳＤに従ってサブデコー
ド信号ＳＤを生成する。一方、ＮＡＮＤ回路６５ｃが、
インバータとして動作し、補のメインサブデコード信号
ＺＭＳＤに従って補のサブデコード信号ＺＳＤが生成さ
れる。列ブロック選択信号ＷＳｊがＬレベルのときに
は、メインサブデコード信号ＭＳＤおよびＺＭＳＤの論
理レベルにかかわらず、サブデコード信号ＳＤがＬレベ
ル、補のサブデコード信号ＺＳＤがＨレベルとなる。し
たがって、このサブデコードドライバ６５からは、非選
択状態のサブデコード信号ＳＤおよびＺＳＤが生成さ
れ、この列ブロック選択信号ＷＳｊが規定するメモリサ
ブアレイＭＳＡｉｊにおいてはサブワード線ＳＷＬはす
べて非選択状態を維持する。したがって、通常動作モー
ド時には列ブロック選択信号ＷＳｊをすべてＨレベルに
設定し、データ保持モード時には、この列ブロック選択
信号ＷＳｊを選択的に非活性状態とする。データ保持モ
ード時、必要なメモリサブアレイにおいてのみ、サブデ
コード信号ＭＳＤおよびＺＭＳＤに従って、サブワード
線を選択状態へ駆動することができる。
【０１６６】［ローカルＥＱ制御回路６０，６４の構
成］図２３は、ビット線イコライズに関連する部分の構
成を示す図である。メモリサブアレイＭＳＡｉｊおよび
ＭＳＡ（ｉ＋１）ｊに対するビット線イコライズ制御部
の構成は同じであり、ブロック選択信号が異なるだけで
あるため、図２３においては、これらのメモリサブアレ
イＭＳＡｉｊおよびＭＳＡ（ｉ＋１）ｊに対するビット
線イコライズの構成を共通に示す。
【０１６７】図２３において、ＥＱ制御回路５０（５
４）は、バンク活性化信号ＲＡＳＥとラッチブロック選
択信号ＢＳＬｉ（ＢＳＬ（ｉ＋１））とを受けるＮＡＮ
Ｄ回路５０ｊを含む。このＮＡＮＤ回路５０ａから、メ
インビット線イコライズ指示信号ＢＥＱＭｉ（またはＢ
ＥＱＭ（ｉ＋１））が生成される。ローカルＥＱ制御回
路６０（６０）は、メインビット線イコライズ指示信号
ＢＥＱＭｉ（ＢＥＱＭ（ｉ＋１））を受けるインバータ
６０ａと、インバータ６０ａの出力信号と列ブロック選
択信号ＷＳｊを受けるＮＡＮＤ回路６０ｂを含む。ＮＡ
ＮＤ回路６０ｂから、ローカルビット線イコライズ信号
ＢＥＱｉ（ＢＥＱ（ｉ＋１））が生成される。
【０１６８】ビット線イコライズ回路ＢＬＥＱは、この
ローカルビット線イコライズ信号ＢＥＱｉの活性化に応
答して導通するＮチャネルＭＯＳトランジスタＱ７、Ｑ
８およびＱ９を含む。ＭＯＳトランジスタＱ７は、ビッ
ト線ＢＬｕおよびＺＢＬｕ（またはＢＬｌ，ＺＢＬｌ）
を導通時短絡し、ＭＯＳトランジスタＱ８およびＱ９
は、導通時、ビット線プリチャージ電圧ＶＢＬを、ビッ
ト線ＢＬｕおよびＺＢＬｕ（ＢＬｌ，ＺＢＬｌ）へ伝達
する。
【０１６９】行ブロックＲＢ♯ｉが選択されたときに
は、ラッチブロック選択信号ＢＳＬｉおよびバンク活性
化信号ＲＡＳＥがＨレベルとなり、メインビット線イコ
ライズ指示信号ＢＥＱＭｉがＬレベルに立下がる。列ブ
ロック選択信号ＷＳｊが、Ｈレベルのときには、ローカ
ルＥＱ制御回路６０が、インバータバッファ回路として
動作し、このメインビット線イコライズ指示信号ＢＥＱ
Ｍｉに従って、ローカルビット線イコライズ信号ＢＥＱ
ｉを生成する。したがって、選択行ブロックにおいて列
ブロック選択信号ＷＳｊがＨレベルであれば、ビット線
イコライズ信号ＢＥＱｉがＬレベルとなり、ビット線イ
コライズ回路ＢＬＥＱが非活性化され、ビット線ＢＬお
よびＺＢＬ（ビット線を総称的に示す）が中間電圧ＶＢ
Ｌレベルでフローティング状態となる。
【０１７０】一方、非選択行ブロックにおいては、ブロ
ック選択信号ＢＳＬｉがＬレベルであるため、メインビ
ット線イコライズ指示信号ＢＥＱＭｉがＨレベルであ
り、列ブロック選択信号ＷＳｊがＨレベルであれば、ロ
ーカルビット線イコライズ信号ＢＥＱｉもＨレベルとな
り、応じて、ビット線イコライズ回路ＢＬＥＱが活性化
されてビット線ＢＬおよびＺＢＬが、中間電圧ＶＢＬに
プリチャージされる。
【０１７１】列ブロック選択信号ＷＳｊが、Ｌレベルで
あれば、メインビット線イコライズ指示信号ＢＥＱＭｉ
の論理レベルにかかわらず、ローカルビット線イコライ
ズ信号ＢＥＱｉがＨレベルを維持し、ビット線イコライ
ズ回路ＢＬＥＱが活性状態を維持する。
【０１７２】したがって、通常動作モード時（オートリ
フレッシュモードを含む）においては、列ブロック選択
信号ＷＳｊを選択状態に設定し、セルフリフレッシュが
行なわれるデータ保持モードにおいては、列ブロック選
択信号ＷＳｊを選択的に活性／非活性状態に設定する。
これにより、メモリサブアレイ単位で、ビット線のイコ
ライズ動作を制御することができる。
【０１７３】なお、信号ＢＥＱＭｉおよびＢＥＱＭ（ｉ
＋１）は、その振幅は高電圧Ｖｐｐレベルである。高電
圧Ｖｐｐを用いてビット線イコライズ回路ＢＬＥＱを制
御することにより、高速なビット線プリチャージ動作を
実現し、また低電源電圧下においても、このビット線イ
コライズ回路ＢＬＥＱの、ＭＯＳトランジスタＱ７−Ｑ
９のしきい値電圧の影響を受けることなく正確に、ビッ
ト線を中間電圧レベルにイコライズする。
【０１７４】［センスアンプ制御回路の構成］図２４
は、センスアンプの制御に関連する部分の構成を示す図
である。図２４において、バンク活性化信号ＲＡＳＥの
立上がりを遅延する立上がり遅延回路７０から、メイン
センスアンプ活性化指示信号ＳＯが生成される。このメ
インセンスアンプ活性化指示信号ＳＯは、１つのバンク
に含まれる行ブロックに共通に与えられる。
【０１７５】ＳＡ制御回路５２は、ラッチブロック選択
信号ＢＳＬｉおよびＢＳＬ（ｉ＋１）を受けるＯＲ回路
５２ａと、ＯＲ回路５２ａの出力信号とメインセンスア
ンプ活性化指示信号ＳＯを受けるＡＮＤ回路回路５２ｂ
を含む。このＡＮＤ回路５２ｂから、メインセンスアン
プ活性化信号ＳＮＭｉおよびＳＰＭｉが生成される。こ
れらのメインセンスアンプ活性化信号ＳＮＭｉおよびＳ
ＰＭｉの活性化タイミングを異ならせるために、センス
アンプ活性化信号ＳＰＭｉに対し、タイミング調整用の
バッファ回路が設けられてもよい。
【０１７６】行ブロックＲＢ♯ｉおよびＲＢ♯（ｉ＋
１）のいずれかが選択されたときには、ＯＲ回路５２ａ
の出力信号がＨレベルとなる。ＡＮＤ回路５２ｂは、立
上がり遅延回路７０からのメインセンスアンプ活性化指
示信号ＳＯに従って、メインセンスアンプ活性化信号Ｓ
ＮＭｉおよびＳＰＭｉを生成する。これらのメインセン
スアンプ活性化信号ＳＮＭｉおよびＳＰＭｉは、非活性
化時Ｌレベルである。
【０１７７】ローカルＳＡ制御回路６２は、メインセン
スアンプ活性化信号ＳＮＭｉと列ブロック選択信号ＷＳ
ｊを受けるＡＮＤ回路６２ａと、メインセンスアンプ活
性化信号ＳＰＭｉと列ブロック選択信号ＷＳｊを受ける
ＮＡＮＤ回路６２ｂを含む。ＡＮＤ回路６２ａから、ロ
ーカルセンスアンプ活性化信号ＳＮｉが出力され、ＮＡ
ＮＤ回路６２ｂから、ローカルセンスアンプ活性化信号
ＺＳＰｉが出力される。
【０１７８】列ブロック選択信号ＷＳｊがＬレベルのと
きには、ローカルセンスアンプ活性化信号ＳＮｉがＬレ
ベル、ローカルセンスアンプ活性化信号ＺＳＰｉがＨレ
ベルとなり、センスアンプ回路ＳＡは非活性状態を維持
する。列ブロック選択信号ＷＳｊがＨレベルのときに
は、ＡＮＤ回路６２ａが、メインセンスアンプ活性化信
号ＳＮＭｉに従ってローカルセンスアンプ活性化信号Ｓ
Ｎｉを生成する。一方、ＮＡＮＤ回路６２ｂは、メイン
センスアンプ活性化信号ＳＰＭｉを反転してローカルセ
ンスアンプ活性化信号ＺＳＰｉを生成する。したがっ
て、ローカルセンスアンプ活性化信号ＳＮｉおよびＺＳ
Ｐｉは、活性化時、それぞれ、ＨレベルおよびＬレベル
となる。
【０１７９】センスアンプ回路ＳＡは、ゲートおよびド
レインが交差結合されるＮチャネルＭＯＳトランジスタ
ＱａおよびＱｂと、ゲートおよびドレインが交差結合さ
れるＰチャネルＭＯＳトランジスタＱｃおよびＱｄと、
ローカルセンスアンプ活性化信号ＳＮｉの活性化に応答
して導通し、ＭＯＳトランジスタＱａおよびＱｂのソー
スを接地ノードに結合するＮチャネルＭＯＳトランジス
タＱｅと、ローカルセンスアンプ活性化信号ＺＳＰｉの
活性化時導通し、ＭＯＳトランジスタＱｃおよびＱｄの
ソースを電源ノードに結合するＰチャネルＭＯＳトラン
ジスタＱｆを含む。
【０１８０】このセンスアンプ回路ＳＡにおいては、ロ
ーカルセンスアンプ活性化信号ＳＮｉおよびＺＳＰｉが
それぞれＬレベルおよびＨレベルのときには、ＭＯＳト
ランジスタＱｅおよびＱｆがオフ状態であり、センス動
作は禁止される。一方、ローカルセンスアンプ活性化信
号ＳＮｉおよびＺＳＰｉがそれぞれＨレベルおよびＬレ
ベルとなると、ＭＯＳトランジスタＱｅおよびＱｆがオ
ン状態となり、ＭＯＳトランジスタＱａおよびＱｂのソ
ースノードが接地ノードに結合され、共通ビット線ＢＬ
ＣおよびＺＢＬＣのうちの低電位の共通ビット線を接地
電圧レベルへ放電する。一方、ＭＯＳトランジスタＱｃ
およびＱｄの共通ソースノードが電源ノードに結合さ
れ、共通ビット線ＢＬＣおよびＺＢＬＣの高電位の共通
ビット線を電源電圧レベルに駆動する。これらの共通ビ
ット線ＢＬＣおよびＺＢＬＣは、ビット線分離ゲートを
介して選択メモリサブアレイの対応のビット線に結合さ
れる。
【０１８１】［センスアンプ制御部の変更例］図２５
は、センスアンプ制御部の変更例の構成を示す図であ
る。図２５において、ＳＡ制御回路５２は、メインセン
スアンプ活性化信号ＳＮＭｉをインバータ５２ｃにより
反転してメインセンスアンプ活性化信号ＳＰＭｉを生成
する。このＳＡ制御回路５２は、図２４に示す構成と同
様、ＯＲ回路５２ａおよびＡＮＤ回路５２ｂを含む。
【０１８２】ローカルＳＡ制御回路６２は、センス電源
ノードと接地ノードの間に直列に接続され、それぞれの
ゲートにメインセンスアンプ活性化信号ＳＮＭｉおよび
列ブロック選択信号ＷＳｊを受けるＮチャネルＭＯＳト
ランジスタＱｇおよびＱｈと、電源ノードとセンス電源
線の間に直列に接続され、それぞれのゲートに列ブロッ
ク選択信号の反転信号とメインセンスアンプ活性化信号
ＳＰＭｉを受けるＰチャネルＭＯＳトランジスタＱｉお
よびＱｊを含む。ローカルＳＡ制御回路６２から、ロー
カルセンスアンプ活性化信号ＺＳＮｉおよびＳＰｉが出
力される。ローカルセンスアンプ活性化信号ＺＳＮｉは
活性化時Ｌレベルであり、ローカルセンスアンプ活性化
信号ＳＰｉは、活性化時Ｈレベルである。
【０１８３】センスアンプ回路ＳＡは、交差結合される
ＮチャネルＭＯＳトランジスタＱａおよびＱｂと、交差
結合されるＰチャネルＭＯＳトランジスタＱｃおよびＱ
ｄを含む。ＭＯＳトランジスタＱａおよびＱｂのソース
にローカルセンスアンプ活性化信号ＺＳＮｉが伝達さ
れ、ＭＯＳトランジスタＱｃおよびＱｄのソースに、ロ
ーカルセンスアンプ活性化信号ＳＰｉが伝達される。す
なわち、この図２５に示すセンスアンプ回路ＳＡでは、
センスアンプ活性化用のトランジスタＱｅおよびＱｆは
設けられていない。
【０１８４】ローカルＳＡ制御回路６２は、サブワード
ドライバ帯とセンスアンプ帯の交差部、すなわち十字帯
に配置される。したがって、このローカルＳＡ制御回路
６２を、メモリサブアレイに対するセンス電源トランジ
スタとして利用することにより、通常動作モード時のセ
ンス電源電圧の配線抵抗に起因する分布を抑制する。
【０１８５】この図２５に示すローカルＳＡ制御回路６
２は、非選択時、出力ハイインピーダンス状態となる。
この場合、センス電源線を所定の中間電圧レベルにプリ
チャージするセンスプリチャージ／イコライズ回路を設
け、信号ＺＳＮｉおよびＳＰｉに対しビット線イコライ
ズ回路と同様の制御を行なう。
【０１８６】［ビット線分離制御部の構成］図２６は、
ビット線分離制御部の構成を示す図である。図２６にお
いては、メモリサブアレイＭＳＡｉｊに対して設けられ
るビット線分離制御部の構成を示す。メモリサブアレイ
ＭＳＡ（ｉ＋１）ｊについても同様の構成が設けられ
る。
【０１８７】ＢＩ制御回路５１は、バンク活性化信号Ｒ
ＡＳＥとラッチブロック選択信号ＢＳＬ（ｉ＋１）を受
けるＡＮＤ回路５１ａを含む。ＡＮＤ回路５１ａから、
メインビット線分離指示信号ＢＬＩＭｉが出力される。
【０１８８】ローカルＢＩ制御回路６１は、メインビッ
ト線分離指示信号ＢＬＩＭｉと列ブロック選択信号ＷＳ
ｊを受けるＮＡＮＤ回路６１ａを含む。このＮＡＮＤ回
路６１ａから、メモリサブアレイＭＳＡｉｊに含まれる
ビット線分離ゲートＢＩＧｉに対しビット線分離信号Ｂ
ＬＩｉが伝達される。
【０１８９】メモリサブアレイＭＳＡｉｊの選択時、ラ
ッチブロック選択信号ＢＳＬ（ｉ＋１）がＨレベルとな
り、メインビット線分離指示信号ＢＬＩＭｉがＨレベル
となる。列ブロック選択信号ＷＳｊがＨレベルであれ
ば、ローカルＢＩ制御回路６１からのビット線分離信号
ＢＬＩｉがＬレベルとなり、ビット線分離ゲートＢＩＧ
ｉが非導通状態となる。したがって、このメモリサブア
レイＭＳＡｉｊが、対応のセンスアンプ帯から分離され
る。
【０１９０】一方、列ブロック選択信号ＷＳｊがＬレベ
ルのときには、ローカルＢＩ制御回路６１からのビット
線分離信号ＢＬＩｉはＨレベルとなり、ビット線分離ゲ
ートＢＩＧｉは導通状態を維持し、メモリサブアレイＭ
ＳＡｉｊが対応のセンスアンプ帯に接続される。この列
ブロック選択信号ＷＳｊがＬレベルのときには、対応の
メモリサブアレイＭＳＡｉｊにおいてビット線イコライ
ズ回路ＢＬＥＱによりビット線イコライズ動作が行なわ
れており、また対応のセンスアンプ回路ＳＡは非活性状
態を維持する。したがって、列ブロック選択信号ＷＳｊ
により、非選択メモリサブアレイはプリチャージ状態を
維持する。ラッチブロック選択信号ＢＳＬ（ｉ＋１）が
Ｌレベルのときには、メインビット線分離指示信号ＢＬ
ＩＭｉがＬレベルとなる。列ブロック選択信号ＷＳｊが
Ｈレベルのときには、ビット線分離信号ＢＬＩｉがＨレ
ベルとなり、メモリサブアレイＭＳＡｉｊは、対応のセ
ンスアンプ帯に接続される。したがって、このラッチブ
ロック選択信号ＢＳＬｉおよびＢＳＬ（ｉ＋１）がとも
にＬレベルのときには、メモリサブアレイＭＳＡｉｊお
よびＭＳＡ（ｉ＋１）ｊはともにアンプ帯に結合されて
プリチャージ状態を維持する。
【０１９１】［リフレッシュアドレス発生部の構成］図
２７は、この発明の実施の形態２に従う半導体記憶装置
のリフレッシュアドレス発生部の構成を概略的に示す図
である。この図２７に示すリフレッシュアドレス発生部
は、図５のリフレッシュアドレスカウンタ回路２５に相
当する。
【０１９２】図２７において、リフレッシュアドレス発
生部は、行についてのリフレッシュ領域を示すアドレス
を格納するリフレッシュ領域アドレスレジスタ７０と、
リフレッシュモード時、図５に示すＯＲ回路からのカウ
ントアップ信号に従ってカウント動作を行なうカウント
回路７１と、リフレッシュ領域のサイズ情報を記憶する
サイズ情報記憶回路７２と、サイズ情報記憶回路７２の
記憶情報に従って、リフレッシュ領域アドレスレジスタ
７０の格納アドレスおよびカウント回路７１の出力カウ
ントをビット単位で選択的に通過させてリフレッシュア
ドレスＱＡを生成する接続回路７３と、列ブロック単位
でのリフレッシュすべき列ブロック領域を示すアドレス
を記憶する列ブロックレジスタ７４と、列ブロックレジ
スタ７４の記憶列アドレスをデコードするデコーダ７５
と、セルフリフレッシュ活性化信号ＳＲＦＡＣＴを反転
するインバータ７６と、インバータ７６の出力信号とデ
コーダ７５からの信号とを受けて列ブロック選択信号Ｗ
Ｓ（ＷＳ＜７：０＞）を生成するＯＲ回路７７を含む。
【０１９３】リフレッシュ領域アドレスレジスタ７０
は、データ保持領域を指定するためにリフレッシュアド
レスの固定すべきビット位置を示す情報を格納する。サ
イズ情報記憶回路７２は、リフレッシュ領域アドレスレ
ジスタ７０の固定アドレスビット数を示す情報を記憶
し、選択回路７３の選択動作を制御する。たとえば、行
ブロックが、１つだけリフレッシュされる場合、この行
ブロックを特定するアドレスを所定値に固定する。ロウ
アドレスビットＲＡ＜１１：９＞により、行ブロックＲ
Ｂ♯０−ＲＢ♯７の１つが特定される場合、３ビットの
アドレスが、特定の行ブロックを示す値に固定される。
サイズ情報記憶回路７２は、３ビットの固定情報を生成
し、行ブロックアドレスに相当する３ビットについて、
カウント回路７１からのカウントビットに代えてリフレ
ッシュ領域アドレスレジスタ７０に格納されたブロック
アドレスを選択する。これにより、行ブロックアドレス
が、リフレッシュ領域アドレスレジスタ７０に格納され
たアドレスに固定され、固定行ブロックにおけるワード
線が、カウント回路７１の下位の出力カウント値に従っ
て指定される。
【０１９４】すなわち、図２８に示すように、リフレッ
シュ領域アドレスレジスタ７０に、リフレッシュすべき
領域を特定するアドレスビットを格納する。図２８にお
いて、このアドレスＲＦＡ＜１１：０＞が格納された状
態を示す。サイズ情報記憶回路７２の記憶情報によりカ
ウント回路７１からのカウント値ＣＴ＜１１：０＞のう
ち、上位３ビットが、リフレッシュ領域アドレスレジス
タ７０に格納されたリフレッシュ領域アドレスＲＡ＜１
１：９＞で置換される。これにより、リフレッシュアド
レスビットＱＡ＜１１：０＞のうち、上位３ビットのリ
フレッシュアドレスＱＡ＜１１＞−ＱＡ＜９＞がリフレ
ッシュ領域アドレスレジスタ７０に格納されたアドレス
ビット値で固定される。一方、下位９ビットのアドレス
ＱＡ＜８＞−ＱＡ＜０＞は、カウント回路７１からのカ
ウント値ＣＴ＜８：０＞で置換される。これにより、所
望のアドレス領域単位で、リフレッシュ領域を特定する
ことができる。この場合、リフレッシュアドレスビット
ＱＡ＜１１：０＞の最上位１ビットのＱＡ＜１１＞のみ
を固定した場合、４つの行ブロックをリフレッシュ領域
として指定することができる。最上位２ビットのリフレ
ッシュアドレスＱＡ＜１１：１０＞を固定した場合、２
つの行ブロックをリフレッシュ領域として特定すること
ができる。また、最上位４ビットのリフレッシュアドレ
スＱＡ＜１１：８＞を固定した場合、１つの行ブロック
の１／２の領域をリフレッシュ領域として特定すること
ができる。
【０１９５】また、最下位リフレッシュアドレスビット
ＱＡ０のみを固定した場合、偶数行または奇数行の領域
を、リフレッシュ領域として特定することができる。固
定されるリフレッシュアドレスビットの数に応じてリフ
レッシュ周期を変更する。すなわち、固定されるリフレ
ッシュアドレスビット数が１つの場合には、リフレッシ
ュ要求発行周期を２倍にする。固定されるリフレッシュ
アドレスビット数が２であれば、リフレッシュ間隔を４
倍に設定する。固定されるリフレッシュアドレスビット
数が３であれば、リフレッシュ間隔を８倍にする。これ
らは、単にリフレッシュタイマの周期を、固定されるビ
ット数に応じて変更することにより容易に実現される。
【０１９６】図２９は、図２７に示すサイズ情報記憶回
路７０および選択回路７３の構成を概略的に示す図であ
る。図２９においては、１ビットのアドレスについての
構成を示す。サイズ情報記憶回路７２は、リフレッシュ
アドレスビットそれぞれに対応して設けられるレジスタ
回路を含む。図２９においては、アドレスビットＱＡ＜
ｉ＞に対して設けられたレジスタ回路７２ｉを示す。選
択回路７３も、同様、リフレッシュアドレスビットそれ
ぞれに対応して設けられるマルチプレクサを含む。図２
９においては、アドレスビットＲＦＡ＜ｉ＞およびカウ
ントビットＣＴ＜ｉ＞に対して設けられるマルチプレク
サ７３ｉを代表的に示す。このマルチプレクサ７３ｉ
は、サイズ情報記憶回路７２の対応のレジスタ回路７２
ｉの記憶ビットが“１”のとき導通し、アドレスビット
ＲＦＡ＜ｉ＞を通過させるトランスファーゲートＴＡ
と、レジスタ回路７２ｉの記憶ビットを反転するインバ
ータＩＶ２と、このインバータＩＶ２の出力信号がＨレ
ベル（レジスタ回路７２ｉの記憶ビットが“０”）のと
き導通し、カウントビットＣＴ＜ｉ＞を通過させるトラ
ンスファーゲートＴＢを含む。このレジスタ回路７２ｉ
に格納されたビット値に応じて、アドレスビットＲＦＡ
＜ｉ＞およびＣＴ＜ｉ＞の一方を選択してリフレッシュ
アドレスビットＱＡ＜ｉ＞を生成することにより、行に
ついてのリフレッシュ領域を所望の大きさに設定するこ
とができる。
【０１９７】図３０は、図２７に示す列ブロックレジス
タ７４およびデコーダ７５の構成を示す図である。列ブ
ロックは、図１６に示すように８個設けられており、こ
の列ブロックを特定するために、３ビットの列ブロック
アドレスを列ブロックレジスタ７０に格納する。この列
ブロックレジスタ７４は、相補列ブロックアドレスビッ
トＣＢ０，ＺＣＢ０−ＣＢ２，ＺＣＢ２をそれぞれ格納
するレジスタ回路７４ａ−７４ｆを含む。相補アドレス
ビットを格納することにより、同時に選択される列ブロ
ックの数を、１、２、４および８のいずれかに設定す
る。すなわち、アドレスの縮退状態を実現する。デコー
ダ７５は、レジスタ７４のレジスタ回路７４ａ−７４ｆ
のそれぞれの所定の組合せの３ビットを受けるＡＮＤ回
路７５ａ−７５ｈを含む。これらのＡＮＤ回路７５ａ−
７５ｈは、与えられた３ビットのアドレスがすべてＨレ
ベルのときに、列ブロック選択信号ＷＳＦ０−ＷＳＦ７
を選択状態へ駆動する。列ブロック選択信号ＷＳＦ０−
ＷＳＦ７の各々と、セルフリフレッシュ活性化信号ＳＲ
ＦＡＣＴの反転信号との論理和を取って、最終の列ブロ
ック選択信号ＷＳ０−ＷＳ７を生成する。
【０１９８】図３１は、列ブロックＣＢ♯０−ＣＢ♯７
と列ブロックアドレスビットＣＢ０−ＣＢ２の対応の一
例を示す図である。ビットＣＢ２により、列ブロックＣ
Ｂ♯０−ＣＢ♯３またはＣＢ♯４−ＣＢ♯７が特定され
る。ビットＣＢ１により、列ブロックＣＢ♯０，ＣＢ♯
１，ＣＢ♯４およびＣＢ♯５またはＣＢ♯２，ＣＢ♯
３，ＣＢ♯６およびＣＢ♯７が指定される。ビットＣＢ
０により、列ブロックＣＢ♯０，ＣＢ♯２，ＣＢ♯４，
およびＣＢ♯６または奇数列ブロックＣＢ♯１，ＣＢ♯
３，ＣＢ♯５およびＣＢ♯７の一方が選択される。
【０１９９】ビットＣＢ２−ＣＢ０をすべて非縮退状態
に設定した場合、１つの列ブロックが特定される。列ア
ドレスビットＣＢ２を縮退状態とし、ＣＢ２およびＺＣ
Ｂ２をともに“１”に設定した場合、ビットＣＢ１およ
びＣＢ０により、２つの列ブロックが特定される。ビッ
トＣＢ１およびＣＢ２をともに縮退状態に設定した場
合、アドレスビットＣＢ０により、４つの列ブロックが
特定される。アドレスビットＣＢ０−ＣＢ２をすべて縮
退状態に設定した場合、列ブロックＣＢ♯０−ＣＢ♯７
すべてが特定される。
【０２００】したがって、この相補アドレスビットＣＢ
０，ＺＣＢ０−ＣＢ２，ＺＣＢ２をレジスタ７４に格納
することにより、任意のサイズの列ブロックをデータ保
持モード時、選択状態へ駆動することができる。
【０２０１】なお、図２７に示すリフレッシュ領域アド
レスレジスタ７０、サイズ情報記憶回路７２および列ブ
ロックレジスタ７４へのデータの設定は、レジスタモー
ドセットコマンドを印加して、これらのレジスタ７０、
７２および７４へのデータ書込を実行する。データの書
込時、アドレス入力ノードを利用する場合、このレジス
タモードセットコマンドが、特定のアドレスビットを利
用する場合、同時に、必要とされるデータをすべて同時
に与えることができなくなることが考えられる。この場
合、アドレスビットをデコードしてこれらの格納データ
が生成されてもよく、また逐次、必要なデータがクロッ
ク信号に同期してシフトインされてもよい。
【０２０２】以上のように、この発明の実施の形態２に
従えば、データ保持を行なうモード時においては、リフ
レッシュ領域を、列ブロック単位で設定しており、デー
タ保持モード時に駆動されるセンスアンプ回路の数を低
減でき、応じて消費電流を低減することができる。
【０２０３】なお、オートリフレッシュモード時におい
ては、セルフリフレッシュ活性化信号ＳＲＦＡＣＴは、
非活性状態であり、通常アクセス動作モードと同様、行
ブロック単位で活性／非活性化が行なわれる。これは、
通常アクセスモード時においては、中間処理結果データ
を、リフレッシュして保持し、以後の処理に用いる必要
がある状態が存在するためである。しかしながら、オー
トリフレッシュモード時においても、サブワード線単位
でデータのリフレッシュを行なう場合には、単に、セル
フリフレッシュ活性化信号ＳＲＦＡＣＴに代えて、オー
トリフレッシュ活性化信号ＡＲＦＡＣＴとセルフリフレ
ッシュ活性化信号ＳＲＦＡＣＴの論理和を取ったリフレ
ッシュ活性化信号ＲＦＡＣＴが用いられればよい。
【０２０４】［実施の形態３］図３２は、この発明の実
施の形態３に従う半導体記憶装置の要部の構成を概略的
に示す図である。図３２においては、メモリサブアレイ
ＭＳＡｉｊの部分の構成を示す。図３２において、メモ
リサブアレイＭＡＳＡｉｊにおいてはノーマルメインワ
ード線ＮＭＷＬおよびスペアメインワード線ＳＭＷＬが
配設される。このノーマルメインワード線ＮＭＷＬに４
つのノーマルサブワード線ＮＳＷＬ０−ＮＳＷＬ３が配
設され、またスペアメインワード線ＳＭＷＬに対し、４
本のスペアサブワード線ＳＳＷＬ０−ＳＳＷＬ３が配設
される。ノーマルサブワード線ＮＳＷＬ０−ＮＳＷＬ３
に対応して、サブワード線ドライバＳＷＤ０−ＳＷＤ３
がそれぞれ配設され、スペアサブワード線ＳＳＷＬ０−
ＳＳＷＬ３に対し、スペアサブワード線ドライバＳＳＤ
０−ＳＳＤ３が配設される。
【０２０５】これらの４本のノーマルサブワード線ＮＳ
ＷＬ０−ＮＳＷＬ３の１つおよびスペアサブワード線Ｓ
ＳＷＬ０−ＳＳＷＬ３の１つを特定するために、サブデ
コード信号ＳＤ０−ＳＤ３が生成される。このサブデコ
ード信号ＳＤ０−ＳＤ３は、ロウアドレスビットＲＡ＜
１：０＞から生成される。
【０２０６】列ブロック単位で、このサブワード線の活
性／非活性を制御するために、サブデコーダ信号ＳＤ０
−ＳＤ３に対応してそれぞれの第１の入力に列ブロック
選択信号ＷＳｊを受けるＡＮＤ回路ＡＮＧ０−ＡＮＧ３
が配設される。ＡＮＤ回路ＡＮＧ０−ＡＮＧ３は、それ
ぞれの第２の入力に、サブデコード信号ＳＤ０−ＳＤ３
を受け、それぞれの出力信号がサブワード線ドライバＳ
ＷＤ０−ＳＷＤ３およびＳＳＤ０−ＳＳＤ３へ与えられ
る。これらのＡＮＤ回路ＡＮＧ０−ＡＮＧ３は、先の図
２２に示すＡＮＤ回路６５ａに対応する。このサブワー
ド線ドライバＳＷＤ０−ＳＷＤ３およびＳＳＤ０−ＳＳ
Ｄ３に対しては、補のサブデコード信号ＺＳＤ０−ＺＳ
Ｄ３も与えられる。これらの補のサブデコード信号ＺＳ
Ｄ０−ＺＳＤ３に対しては、列ブロック選択信号ＷＳｊ
を受けるＮＡＮＤ回路が設けられるが、図３２において
は、図面を簡略化するために示していない。
【０２０７】ノーマルメインワード線ＮＭＷＬに対して
は、ブロック選択信号ＢＳ（ラッチブロック選択信号Ｂ
ＳＬ）およびワード線駆動タイミング信号ＲＸＴに従っ
て図示しないプリデコーダから与えられたプリデコード
信号Ｘｉ，ＸｊおよびＸｋをデコードしてノーマルメイ
ンワード線ＮＭＷＬを選択状態へ駆動するロウデコーダ
５ａが設けられ、またスペアメインワード線ＳＭＷＬに
対しては、ブロック選択信号ＢＳおよびワード線駆動タ
イミング信号ＲＸＴの活性化に応答してスペアメインワ
ード線ＳＭＷＬを選択状態へ駆動するスペアワード線ド
ライバ５ｂが設けられる。ロウデコーダ５ａは、スペア
イネーブル回路４ａからのノーマルロウイネーブル信号
ＮＲＥの活性化時活性化されてデコード動作を行なう。
スペアワード線ドライバ５ｂは、スペアロウイネーブル
信号ＳＲＥの活性化時スペアメインワード線ＳＭＷＬを
選択状態へ駆動する。このスペアイネーブル回路４ａ
は、先の図１５に示すスペア判定回路からのスペア判定
結果指示信号／ＳＰＡＲＥ＿Ｅに従ってノーマルロウイ
ネーブル信号ＮＲＥおよびスペアロウイネーブル信号Ｓ
ＲＥを発生する。ノーマルメインワード線ＮＭＷＬに接
続するノーマルサブワード線のいずれかに不良メモリセ
ルＭＣが接続する場合には、このノーマルメインワード
線ＮＭＷＬが、スペアメインワード線ＳＭＷＬで置換さ
れる。
【０２０８】図３３（Ａ）は、通常アクセス動作モード
時の不良サブワード線救済の状態を示す図である。今、
ノーマルメインワード線ＮＭＷＬに対応して設けられる
ノーマルサブワード線ＮＳＷＬｄに不良メモリセルが存
在する場合を考える。通常アクセス動作モード時におい
ては、ノーマルメインワード線ＮＭＷＬが非選択状態に
なり、一方、スペアメインワード線ＳＭＷＬが選択状態
へ駆動され、このノーマルメインワード線ＮＭＷＬ全体
が、スペアメインワード線ＳＭＷＬで置換される。した
がって、この不良ノーマルサブワード線ＮＳＷＬｄの不
良メモリセルは、対応して配置されるスペアサブワード
線ＳＳＷＬｄにより、置換され救済される。この場合、
ノーマルメインワード線ＮＭＷＬに対応して設けられノ
ーマルサブワード線ＮＳＷＬが、すべて、対応のスペア
サブワード線ＳＳＷＬにより置換される。したがって、
この１つの行ブロック内において、ノーマルメインワー
ド線およびスペアメインワード線が存在する場合、行ブ
ロック内においてメインワード線単位で不良救済が実行
される。
【０２０９】図３３（Ｂ）および（Ｃ）は、データ保持
モード時における冗長置換の状態を概略的に示す図であ
る。図３３（Ｂ）において、列ブロック選択信号ＷＳｊ
がＨレベルであり、残りの列ブロック選択信号（図示せ
ず）が非選択状態のときを考える。この列ブロックにお
いてはノーマルサブワード線ＮＳＷＬａおよびスペアサ
ブワード線ＳＳＷＬａが配設される。ノーマルスペアサ
ブワード線ＮＳＷＬａにおいては、不良メモリセルは接
続されていない。この場合においても、スペア判定結果
に従って、ノーマルメインワード線ＮＭＷＬがスペアメ
インワード線ＳＭＷＬにより置換されるため、ノーマル
メインワード線ＮＭＷＬおよびノーマルサブワード線Ｎ
ＳＷＬａは、非選択状態を維持する。一方、スペアメイ
ンワード線ＳＭＷＬが選択状態へ駆動され、列ブロック
選択信号ＷＳｊに従って、スペアサブワード線ＳＳＷＬ
ａが選択状態へ駆動される。したがって、メモリサブア
レイ単位でデータ保持モード時リフレッシュを行なう場
合でも、サブワード線単位での冗長置換を行なうことが
できる。
【０２１０】図３３（Ｃ）に示すように、列ブロック選
択信号ＷＳｋが選択状態のＨレベルに駆動された場合を
考える。この列ブロック選択信号ＷＳｋの指定する列ブ
ロック内に、ノーマルサブワード線ＮＳＷＬｄおよびス
ペアサブワード線ＳＳＷＬｄが配設される。ノーマルサ
ブワード線ＮＳＷＬｄには不良メモリセルが存在してお
り、ノーマルメインワード線ＮＭＷＬは、スペア判定結
果に基づいて、スペアメインワード線ＳＭＷＬに置換さ
れる。列ブロック選択信号ＷＳｋが選択状態にあり、ス
ペアサブワード線ドライバＳＳＤにより、スペアサブワ
ード線ＳＳＷＬｄが選択状態へ駆動される。ノーマルメ
インワード線ＮＭＷＬは、非選択状態にあるため、ノー
マルサブワード線ＮＳＷＬｄは非選択状態を保持する。
したがって、不良ノーマルサブワード線ＮＳＷＬｄを、
スペアサブワード線ＳＳＷＬｄで置換することができ
る。
【０２１１】以上のように、データ保持モード時、メモ
リサブアレイ単位で活性化する場合においても、不良ノ
ーマルサブワード線を正確にスペアサブワード線で置換
して不良救済を行なうことができ、正確に必要とされる
データを保持することができる。
【０２１２】［変更例１］図３４は、この発明の実施の
形態３の変更例１の構成を概略的に示す図である。図３
４においては、１つの行ブロックに対応する行系回路の
構成を概略的に示す。図３４において、列ブロック（メ
モリサブアレイ）それぞれに対応して、ロウアドレスビ
ットＲＡ＜８：２＞を受けるブロックスペア判定器７５
ａ−７５ｈが設けられる。これらのブロックスペア判定
器７５ａ−７５ｈは、列ブロック（メモリサブアレイ）
単位で、不良メインワード線アドレスを記憶し、メモリ
サブアレイ単位で、不良メインワード線がアドレス指定
されたか否かを判定する。
【０２１３】行系回路は、さらに、ブロックスペア判定
器７５ａ−７５ｈからのノーマルロウイネーブル信号Ｎ
ＲＥ０−ＮＲＥ７を受けるＯＲ回路７６ｎと、ブロック
スペア判定器７５ａ−７５ｈからのスペアロウイネーブ
ル信号ＳＲＥ０−ＳＲＥ７を受けるＯＲ回路７６ｓと、
ＯＲ回路７６ｎからのノーマルロウイネーブル信号ＮＲ
ＥＭの活性化時プリデコード信号（図示せず）をさらに
デコードし、対応のメインワード線ＮＭＷＬを選択状態
へ駆動するロウデコーダ５ａと、ＯＲ回路７６ｓからの
スペアロウイネーブル信号ＳＲＥＭの活性化時対応のス
ペアメインワード線ＳＭＷＬを選択状態へ駆動するスペ
アワード線ドライバ５ｂを含む。これらのロウデコーダ
５ａおよびスペアワード線ドライバ５ｂの構成は、図３
２に示す構成と同じである。
【０２１４】列ブロックそれぞれに対応して、サブワー
ド線ドライバを含むサブワード線ドライバ群７７ａ−７
７ｈが設けられる。これらのサブワード線ドライバ群７
７ａ−７７ｈは、それぞれ、対応のメモリサブアレイに
おけるノーマルサブワード線ＮＳＷＬまたはスペアサブ
ワード線ＳＳＷＬを選択状態へ駆動する。これらのサブ
ワード線ドライバ群７７ａ−７７ｈへは、それぞれ、ノ
ーマルロウイネーブル信号ＮＲＥ０−ＮＲＥ７、列ブロ
ック選択信号ＷＳ０−ＷＳ７およびスペアロウイネーブ
ル信号ＳＲＥ０−ＳＲＥ７が与えられる。また、これら
のサブワード線ドライバ群７７ａ−７７ｈに共通に、サ
ブデコード信号ＳＤ０−ＳＤ３およびＺＳＤ０−ＺＳＤ
３が与えられる。
【０２１５】この図３４に示す構成においては、不良行
は、メモリサブアレイ単位で救済される。たとえば、サ
ブワード線ドライバ群７７ａに接続するノーマルサブワ
ード線ＮＳＷＬが不良であり、残りのサブワード線ドラ
イバ群７７ｂ−７７ｈに接続するノーマルサブワード線
ＮＳＷＬが正常な場合、ブロックスペア判定器７５ａか
らスペアロウイネーブル信号ＳＲＥ０が活性状態とな
り、一方ノーマルロウイネーブル信号ＮＲＥ０が非活性
状態となる。残りのスペアロウイネーブル信号ＳＲＥ１
−ＳＲＥ７は非活性状態であり、ノーマルロウイネーブ
ル信号ＮＲＥ１−ＮＲＥ７が活性状態となる。したがっ
てロウデコーダ５ａがデコード動作を行なってノーマル
メインワード線ＮＭＷＬを選択状態へ駆動し、また同時
に、スペアワード線ドライバ５ｂも、スペアロウイネー
ブル信号ＳＲＥＭが活性状態であるため、スペアメイン
ワード線ＳＭＷＬを選択状態へ駆動する。ノーマルロウ
イネーブル信号ＮＲＥ０が非活性状態であり、スペアロ
ウイネーブル信号ＳＲＥ０が活性状態であるため、サブ
ワード線ドライバ群７７ａにおいて、ノーマルサブワー
ド線ドライバは非活性状態、スペアサブワード線ドライ
バが活性状態となり、このサブワード線ドライバ群７７
ａに接続するノーマルサブワード線ＮＳＷＬは非選択状
態を維持し、一方スペアサブワード線ＳＳＷＬが選択状
態へ駆動される。
【０２１６】スペア判定回路を列ブロックごとに設ける
必要があるものの、各行ブロックにおいて、メモリサブ
アレイ単位で不良行の救済を行なうことができ、より救
済効率を改善することができる。データ保持モード時に
おいては列ブロック選択信号ＷＳ０−ＷＳ７に従ってサ
ブワード線ドライバ群７７ａ−７７ｈが選択的に能動化
される。したがって、データ保持モードにおいても、正
確に、不良行救済を行なってデータ保持動作を行なうこ
とができる。
【０２１７】図３５は、メモリサブアレイＭＳＡｉｊに
対するサブワード線ドライバ群７７ｊの構成を概略的に
示す図である。図３５において、サブワード線ドライバ
群７７ｊは、サブデコード信号ＳＤ０−ＳＤ３それぞれ
に対応して設けられるＡＮＤ回路ＡＮＧ０−ＡＮＧ３を
含む。これらのＡＮＤ回路ＡＮＧ０−ＡＮＧ３へは、列
ブロック選択信号ＷＳｊとノーマルロウイネーブル信号
ＮＲＥｊを受けるＡＮＤ回路７９ｎの出力信号が共通に
与えられる。これらのＡＮＤ回路ＡＮＧ０−ＡＮＧ３か
ら、このメモリサブアレイＭＳＡｉｊに含まれるノーマ
ルサブワード線ＮＳＷＬ０−ＮＳＷＬ３それぞれに対す
るサブデコード信号が生成される。
【０２１８】スペアサブワード線ＳＳＷＬ０−ＳＳＷＬ
３に対して、サブデコード信号ＳＤ０−ＳＤ３をそれぞ
れの第１の入力に受けるＡＮＤ回路ＡＳＧ０−ＡＳＧ３
が設けられる。これらのＡＮＤ回路ＡＳＧ０−ＡＳＧ３
の第２の入力へは共通に、スペアロウイネーブル信号Ｓ
ＲＥｊと列ブロック選択信号ＷＳｊを受けるＡＮＤ回路
７９ｓの出力信号が与えられる。ＡＮＤ回路ＡＳＧ０−
ＡＳＧ３の出力信号が、スペアサブワード線ドライバＳ
ＳＤ０−ＳＳＤ３へ与えられる。
【０２１９】この変更例２においては、メモリサブアレ
イ単位でサブワード線の置換を行なうため、スペアサブ
ワード線ＳＳＷＬ０−ＳＳＷＬ３に対するサブデコード
信号とノーマルサブワード線ＮＳＷＬ０−ＮＳＷＬ３に
対するサブデコード信号とを別々に生成する必要があ
る。補のサブデコード信号ＺＳＤ０−ＺＳＤ３について
は、先の図２２に示す同様の構成が利用されてもよい
が、これらのＡＮＤ回路ＡＮＧ０−ＡＮＧ３およびＡＳ
Ｇ０−ＡＳＧ３の出力信号を反転してデコード信号ＺＳ
Ｄ０−ＺＳＤ３を生成してもよい。
【０２２０】列ブロック選択信号ＷＳｊがＬレベルのと
きには、ＡＮＤ回路７９ｎおよび７９ｓの出力信号はと
もにＬレベルであり、サブワード線ドライバＳＷＤ０−
ＳＷＤ３およびＳＳＤ０−ＳＳＤ３へ与えられるサブデ
コード信号はすべてＬレベルの非選択状態であり、サブ
ワード線選択動作は行なわれない。
【０２２１】一方、列ブロック選択信号ＷＳｊがＨレベ
ルとなると、ＡＮＤ回路７９ｎおよび７９ｓがイネーブ
ルされる。ノーマルロウイネーブル信号ＮＲＥｊがＨレ
ベルの場合には、スペアロウイネーブル信号ＳＲＥｊは
Ｌレベルであり、スペアサブワード線ドライバＳＳＤ０
−ＳＳＤ３へ与えられるサブデコード信号はすべてＬレ
ベルであり、スペアサブワード線の選択は行なわれな
い。一方、ノーマルサブワード線ＮＳＷＬ０−ＮＳＷＬ
３については、ＡＮＤ回路ＡＮＧ０−ＡＮＧ３の出力信
号に従ってサブワード線選択動作が実行される。逆に、
スペアロウイネーブル信号ＳＲＥｊがＨレベルとなり、
不良行が指定された場合には、ＡＮＤ回路７９ｓの出力
信号がＨレベルとなり、スペアサブワード線ドライバＳ
ＳＤ０−ＳＳＤ３のいずれかが、ＡＮＤ回路ＡＳＧ０−
ＡＳＧ３の出力信号に従ってスペアサブワード線ＳＳＷ
Ｌ０−ＳＳＷＬ３のうちの対応のスペアサブワード線を
選択状態へ駆動する。これにより、メモリサブアレイＭ
ＳＡｉｊ内において不良行をスペアサブワード線の置換
により救済することができる。
【０２２２】なお、補のサブデコード信号ＺＳＤ０−Ｚ
ＳＤ３については、サブデコード信号ＳＤ０−ＳＤ３と
同じ論理レベルの信号を生成し、これらをＮＡＮＤ回路
で受けてローカルサブデコード信号を生成してもよい。
このＮＡＮＤ回路へ、ＡＮＤ回路７９ｎの出力信号また
は７９ｓの出力信号が与えられる。
【０２２３】なお、ＡＮＤ回路７９ｎ、７９ｓ、ＡＮＤ
０−ＡＮＤ３、およびＡＳＧ０−ＡＳＧ３は、高電圧Ｖ
ｐｐレベルの信号を生成する。
【０２２４】また、スペアサブワード線の数は、１本で
あってもよい（スペアサブワード線ドライバＳＳＤが１
個設けられるだけであり、図３５に示す構成を利用でき
る）。
【０２２５】スペアサブワード線がメモリサブアレイＭ
ＳＡｉｊにおいて１本しか設けられない場合、スペアメ
インワード線は特に設けられなくてもよい。スペアロウ
イネーブル信号ＳＲＥｊに従って、スペアサブワード線
ドライバにより、スペアサブワード線を直接駆動しても
よい。この場合、ブロックスペア判定器においては、ロ
ウアドレスビットＲＡ＜８：０＞の全ビットについての
スペア判定を行なう必要がある（サブワード線単位で良
／不良を判定する必要があるため）。
【０２２６】図３６（Ａ）−図３６（Ｃ）は、この発明
の実施の形態３の変更例２のサブワード線選択状態を示
す図である。図３６（Ａ）に示すように、通常動作モー
ド時（オートリフレッシュモードを含む）においてノー
マルメインワード線ＮＭＷＬにおいてノーマルサブワー
ド線ＮＳＷＬａに不良が存在した場合、ノーマルメイン
ワード線ＮＭＷＬとスペアメインワード線ＳＭＷＬがと
もに選択状態へ駆動される。スペア判定結果に従って、
ノーマルサブワード線ＮＳＷＬａに対応するスペアサブ
ワード線ＳＳＷＬａが選択状態へ駆動される。ノーマル
サブワード線ＮＳＷＬａは非選択状態に維持される。し
たがって、ノーマルメインワード線ＮＭＷＬおよびスペ
アメインワード線ＳＭＷＬがともに選択状態へ駆動さ
れ、サブワード線単位での冗長置換が行なわれて不良救
済が行なわれる。
【０２２７】一方、図３６（Ｂ）に示すように、データ
保持モード時において、列ブロック選択信号に従って、
ノーマルサブワード線ＮＳＷＬｂが選択された場合、ノ
ーマルサブワード線ＮＳＷＬｂは不良を含んでいない。
したがってこの場合には、ノーマルメインワード線ＮＭ
ＷＬおよびスペアメインワード線ＳＭＷＬがともに選択
状態へ駆動され、対応のブロックスペア判定回路の出力
するノーマルロウイネーブル信号およびスペアロウイネ
ーブル信号に従って、ノーマルサブワード線ＮＳＷＬｂ
が選択されてノーマルメインワード線ＮＭＷＬに結合さ
れる。一方、対応のスペアサブワード線ＳＳＷＬｂは非
選択状態を維持する。
【０２２８】ここで、データ保持モード時において、不
良を含まないノーマルサブワード線ＮＳＷＬｂが指定さ
れたときに、スペアメインワード線ＳＭＷＬが選択状態
へ駆動されている。これは、ブロックスペア判定器にお
いては、メインワード線単位で良／不良の判定を行なっ
ているためであり、ノーマルメインワード線ＮＭＷＬが
指定された場合には、このノーマルメインワード線ＮＭ
ＷＬは不良ノーマルメインワード線であり、スペアメイ
ンワード線ＳＭＷＬも選択状態へ駆動される。しかしな
がら、図３４に示すブロックスペア判定器７５ａ−７５
ｈへ、列ブロック選択信号ＷＳ（ＷＳ０−ＷＳ７）をそ
れぞれ与え、この列ブロック選択信号の活性化時スペア
判定を行なうように構成すれば、データ保持モードにお
いて、ノーマルサブワード線ＮＳＷＬｂの選択時、スペ
アメインワード線ＳＭＷＬを非選択状態に維持すること
ができる。ノーマルスペアワード線ＭＳＷＬａに対する
ブロックスペア判定器がスペア判定を行なわず、ノーマ
ルロウイネーブル信号を活性状態、スペアロウイネーブ
ル信号を非活性状態に維持する（または、両イネーブル
信号を非活性状態に維持する）ためである。
【０２２９】一方、図３６（Ｃ）に示すように、データ
保持モードにおいて、列ブロック選択信号により、この
不良ノーマルサブワード線ＮＳＷＬａを含むブロックが
選択され、ノーマルサブワード線ＮＳＷＬａが指定され
た場合には、メインワード線ＮＭＷＬおよびＳＭＷＬが
ともに選択状態へ駆動される。一方、対応のブロックス
ペア判定器からのノーマルロウイネーブル信号ＮＲＥｊ
がＬレベルで非活性状態であり、このノーマルサブワー
ド線ＮＳＷＬａは非選択状態を維持する。一方、スペア
サブワード線ＳＳＷＬａは、スペアロウイネーブル信号
ＳＲＥｊがＨレベルとなるため、選択状態へ駆動され
る。したがって、この変更例２の構成においても、デー
タ保持モード時、メモリサブアレイ単位でリフレッシュ
を行なう場合でも、不良メモリセル行の救済を確実に行
なうことができる。
【０２３０】以上のように、この発明の実施の形態３に
従えば、データ保持モード時、メモリサブアレイ単位で
データのリフレッシュを行ないかつサブアレイ単位でサ
ブワード線置換を行なうように構成しており、低消費電
流で、正確に必要とされるデータの保持を行なうことが
できる。
【０２３１】［実施の形態４］図３７は、この発明の実
施の形態４に従う半導体記憶装置のアレイ部の構成を概
略的に示す図である。図３７においては、ノーマルメモ
リセルのみをそれぞれが含むノーマル行ブロックＮＲＢ
♯０−ＮＲＢ♯７と、ノーマル行ブロックＮＲＢ♯４と
隣接して設けられ、スペアメモリセルを有するスペア行
ブロックＳＲＢ♯が設けられる。これらのノーマル行ブ
ロックＮＲＢ♯０−ＮＲＢ♯７およびスペア行ブロック
ＳＲＢ♯に対応して、センスアンプ帯ＳＡＢ♯０−ＳＡ
Ｂ♯８が設けられる。ノーマル行ブロックＮＲＢ♯４お
よびスペア行ブロックＳＲＢ♯は、冗長行ブロックを構
成し、センスアンプ帯ＳＡＢ♯４およびＳＡＢ♯５を共
有する。
【０２３２】この図３７に示す構成においては、スペア
行ブロックＳＲＢ♯に含まれるスペア行（スペアサブワ
ード線）は、ノーマル行ブロックＮＲＢ♯０−ＮＲＢ♯
７の任意の行ブロックの不良メモリセル行と置換救済が
可能である。スペア判定回路は、このノーマル行ブロッ
クＮＲＢ♯４およびスペア行ブロックＳＲＢ♯を含む冗
長行ブロックＲＲＢ♯に対してのみ設けられ、他のノー
マル行ブロックＮＲＢ♯０−ＮＲＢ♯７に対しては、ス
ペア判定回路は設けられない。スペア判定回路からのス
ペア判定結果指示信号のみが、これらのノーマル行ブロ
ックＮＲＢ♯０−ＮＲＢ♯７のロウデコーダへ与えられ
る。
【０２３３】図３８は、図３７に示すメモリアレイの冗
長行ブロックＲＲＢ♯と１つのノーマル行ブロックＮＲ
Ｂ♯ｋの構成を示す図である。図３８において、冗長行
ブロックＲＲＢ♯においては、図３２に示す構成と同
様、スペアイネーブル回路４ａと、スペアイネーブル回
路４ａからのノーマルロウイネーブル信号ＮＲＥの活性
化に応答してデコード動作を行ない、ノーマルメインワ
ード線ＮＮＷＬを選択状態へ駆動するロウデコーダ５ａ
と、ブロック選択信号ＢＳ４の活性化時活性化され、２
ビットのロウアドレスＲＡ０−ＲＡ１をデコードしてメ
インサブデコード信号ＭＳＤ０−ＭＳＤ４を生成するサ
ブデコーダ５５と、スペアイネーブル回路４ａからのス
ペアロウイネーブル信号ＳＲＥの活性化に応答してスペ
アメインワード線ＳＮＷＬを選択状態へ駆動するスペア
ワード線ドライバ５ｂが設けられる。スペアワード線ド
ライバ５ｂへは、ブロック選択信号ＢＳが与えられな
い。一方、ロウデコーダ５ａへは、ブロック選択信号Ｂ
Ｓ４が与えられる。
【０２３４】サブデコーダ５５からのメインサブデコー
ド信号ＭＳＤ０−ＭＳＤ４を受け、列ブロック選択信号
ＷＳｊに従ってサブデコード信号をサブワード線ドライ
バＳＷＤ０−ＳＷＤ３へ与えられるＡＮＤ回路ＡＮＧ０
−ＡＮＧ３が設けられる。これらのサブワード線ドライ
バＳＷＤ０−ＳＷＤ３は、ノーマルメインワード線ＮＭ
ＷＬ上の信号とサブデコード信号とに従ってノーマルサ
ブワード線ＮＳＷＬ０−ＮＳＷＬ３を選択状態へ駆動す
る。
【０２３５】一方、スペアメインワード線ＳＭＷＬに対
して、スペアサブワード線ＳＳＷＬ０−ＳＳＷＬ３が設
けられる。これらのスペアサブワード線ＳＳＷＬ０−Ｓ
ＷＬ３に対しては、ＡＮＤ回路ＡＮＧ０−ＡＮＧ３から
与えられるサブデコード信号とスペアメインワード線Ｓ
ＭＷＬの信号とに従ってスペアサブワード線ＳＳＷＬ０
−ＳＳＷＬ３を選択状態へ駆動するスペアサブワード線
ドライバＳＳＤ０−ＳＳＤ３が設けられる。
【０２３６】この図３８に示す構成において、ノーマル
メモリサブアレイＭＳＡ４ｊおよびスペアメモリサブア
レイＳＭＳＡｊと同様の構成が、この冗長行ブロックＲ
ＲＢ♯の他のサブアレイに対しても設けられる。
【０２３７】スペアイネーブル回路４ａからのノーマル
ロウイネーブル信号ＮＲＥは、また他のノーマル行ブロ
ックＮＲＢ♯ｋに対して設けられたロウデコーダへ与え
られる。ノーマル行ブロックＮＲＢ♯ｋにおいては、ノ
ーマルメインワード線ＮＭＷＬとノーマルサブワード線
ＮＳＷＬが配置され、ノーマルサブワード線ドライバＳ
ＷＤにより、ノーマルサブワード線ＮＳＷＬが選択状態
へ駆動される。このノーマル行ブロックＮＲＢ♯ｋの活
性／非活性は、基本的に、行ブロック選択信号ＢＳｋに
より制御される。
【０２３８】スペア判定結果指示信号／ＳＰＡＲＥ＿Ｅ
の生成については、メインワード線単位でスペア判定を
行なってもよく、またサブワード線レベルでのスペア判
定を行なってもよい。
【０２３９】図３７は、メインワード線レベルでのスペ
ア判定を行なうスペア判定回路の構成を概略的に示す図
である。このスペア判定回路８０は、ブロックアドレス
およびメインワード線アドレスを含むアドレスビットＲ
Ａ＜１１：２＞を受けてスペア判定を行ない、スペア判
定結果指示信号／ＳＰＡＲＥ＿Ｅを判定結果に基づいて
活性／非活性状態に設定する。この図３９（Ａ）に示す
構成の場合、不良行がアドレス指定された場合、図３９
（Ｂ）に示すような冗長置換が行なわれる。すなわち、
ノーマル行ブロックＮＲＢ♯ｋにおいて、ノーマルサブ
ワード線ＮＳＷＬａが不良サブワード線の場合、このノ
ーマル行ブロックＮＲＢ♯ｋにおいて、ノーマルメイン
ワード線ＮＭＷＬは非選択状態に維持される（ノーマル
ロウイネーブル信号ＮＲＥが非活性状態のため）。
【０２４０】一方、スペア行ブロックＳＲＢ♯において
は、スペアロウイネーブル信号ＳＲＥに従って、スペア
メインワード線ＳＭＷＬが選択状態へ駆動され、またサ
ブデコード信号ＳＤ０−ＳＤ３に従って、スペアサブワ
ード線ＳＳＷＬが選択状態へ駆動される。したがって、
ノーマル行ブロックＮＲＢ♯ｋの不良行が、スペア行ブ
ロックＳＲＢ♯のスペア行により置換される。
【０２４１】図３９（Ｂ）に示すように、この１つのス
ペア行ブロックＳＲＢ♯のスペアメインワード線で、任
意のノーマル行ブロックのメインワード線を置換する構
成（フレキシブルリダンダンシ）を利用することによ
り、不良救済効率が改善される。
【０２４２】図４０は、各行ブロックに対するブロック
選択信号を発生する部分の構成を示す図である。図４０
においては、ノーマル行ブロックＮＲＢ♯ｋ（ｋ≠４）
および冗長行ブロックＲＲＢ♯に対するブロック選択信
号発生部の構成を示す。図４０において、ノーマル行ブ
ロックＮＲＢ♯ｋへは、ブロック選択信号ＢＳｋとスペ
ア判定結果指示信号／ＳＰＡＲＥ＿Ｅを受けるＡＮＤ回
路８０の出力信号がブロック選択信号として与えられ
る。一方、冗長行ブロックＲＲＢ♯へは、インバータ８
１を介して与えられるスペア判定結果指示信号／ＳＰＡ
ＲＥ＿Ｅの反転信号とブロック選択信号ＢＳ４を受ける
ＯＲ回路８２の出力信号がブロック選択信号として与え
られる。
【０２４３】不良行が指定された場合には、スペア判定
結果指示信号／ＳＰＡＲＥ＿ＥはＬレベルとなり、ブロ
ック選択信号ＢＳｋがＨレベルの選択状態であっても、
ノーマル行ブロックＮＲＢ♯ｋへのブロック選択信号は
非活性状態を維持する。一方、インバータ８１の出力信
号がＨレベルとなり、冗長行ブロックＲＲＢ♯に対する
ブロック選択信号が活性化され、冗長行ブロックＲＲＢ
♯において行系回路が動作する。この場合、冗長行ブロ
ックＲＲＢ♯において、ノーマルロウイネーブル信号Ｎ
ＲＥが非活性状態を維持するため、メインワード線は選
択されない。センスアンプ回路、ビット線イコライズ回
路等の行系周辺回路がこのＯＲ回路８２からのブロック
選択信号に従って所定の順序で活性化される。これによ
り、不良メモリセルを含むノーマル行ブロックの行選択
動作を禁止し、一方、スペア行ブロックＳＲＢ♯のスペ
アメモリセル行で不良行を救済することができる。
【０２４４】不良行が指定されない場合には、スペア判
定結果指示信号／ＳＰＡＲＥ＿ＥはＨレベルである。し
たがってこの場合には、ブロック選択信号ＢＳｋおよび
ＢＳ４に従ってノーマル行ブロックにおいてメインワー
ド線の選択動作が行なわれる。
【０２４５】図４１（Ａ）は、データ保持モード時にお
ける選択サブワード線の状態を概略的に示す図である。
図４１（Ａ）において、列ブロック選択信号ＷＳｊが、
ノーマルサブワード線ＮＳＷＬｂおよびスペアサブワー
ド線ＳＳＷＬｂを含む列ブロックを指定している場合を
考える。ノーマルメインワード線ＮＭＷＬには、不良ビ
ットを有するノーマルサブワード線ＮＳＷＬａが対応し
て設けられている。したがって、データ保持モード時に
おいて、このノーマルメインワード線ＮＭＷＬは、スペ
アメインワード線ＳＭＷＬで置換される。さらに、列ブ
ロック選択信号ＷＳｊに従って、スペアサブワード線Ｓ
ＳＷＬｂが選択される（サブデコード信号による）。す
なわち、ノーマルサブワード線ＮＳＷＬｂが、スペアサ
ブワード線ＳＳＷＬｂで置換される。残りのスペアサブ
ワード線ＳＳＷＬａおよびＳＳＷＬは、列ブロック選択
信号により非選択状態を維持する。
【０２４６】図４１（Ｂ）は、データ保持モード時にお
ける選択サブワード線の状態の他の例を概略的に示す図
である。図４１（Ｂ）においては、列ブロック選択信号
ＷＳｊが、ノーマルサブワード線ＮＳＷＬａおよびスペ
アサブワード線ＳＳＷＬａを含む列ブロックを指定す
る。データ保持モード時においては、列ブロック選択信
号ＷＳｊに従ってサブワード線単位での活性化が行なわ
れる。この図４１（Ｂ）に示す構成の場合、ノーマルメ
インワード線ＮＭＷＬは、不良行に対応して設けられて
おり、スペア判定結果に従って非選択状態を維持する。
一方、スペアメインワード線ＳＭＷＬが選択状態へ駆動
され、またスペアサブワード線ＳＳＷＬａが列ブロック
選択信号ＷＳｊおよびサブデコード信号に従って選択状
態へ駆動される。したがって、この図４１（Ｂ）に示す
構成においては、ノーマルサブワード線ＮＳＷＬａが、
スペアサブワード線ＳＳＷＬａにより置換され、このノ
ーマルサブワード線ＮＳＷＬａの不良セルがスペアサブ
ワード線ＳＳＷＬａのスペアメモリセルにより救済され
る。したがって、データ保持モード時において、メモリ
サブアレイ単位（サブワード線単位）で活性／非活性化
を行なう場合においても、正確に、冗長置換を行なって
データ保持動作を行なうことができる。
【０２４７】［変更例］図４２は、この発明の実施の形
態４の変更例の構成を概略的に示す図である。図４２に
おいては、メモリアレイに対し、１つのブロックスペア
判定回路７５が設けられる。このブロックスペア判定回
路７５は、図３４に示すブロックスペア判定器７５ａ−
７５ｈと同様列ブロックＣＢ♯０−ＣＢ♯７それぞれに
対して、不良メイン（サブ）ワード線アドレスを格納す
る。このブロックスペア判定回路７５へは、一例として
ブロックアドレスを含むアドレスビットＲＡ＜１１：２
＞が与えられる。このブロックスペア判定回路７５か
ら、各列ブロックに対するスペアロウイネーブル信号Ｓ
ＲＥ０−ＳＲＥ７およびノーマルロウイネーブル信号Ｎ
ＲＥ０−ＮＲＥ７が出力される。これらのスペアロウイ
ネーブル信号ＳＲＥ０−ＳＲＥ７の論理和により得られ
るメインスペアロウイネーブル信号ＳＲＥＭがスペアサ
ブデコーダ８４へ与えられる。このスペアサブデコーダ
８４は、活性化時、ロウアドレスビットＲＡ＜１：０＞
をデコードし、スペアサブデコード信号ＳＰＳＤ０−Ｓ
ＰＳＤ３を生成する。
【０２４８】列ブロックＣＢ♯０−ＣＢ♯７それぞれに
対し列ブロック選択信号ＷＳ０−ＷＳ７が与えられる。
これらの列ブロック選択信号ＷＳ０−ＷＳ７は、実施の
形態２における列ブロック選択信号と同様である。ノー
マルロウイネーブル信号ＮＲＥ０−ＮＲＥ７は、列ブロ
ックＣＢ♯０−ＣＢ♯７それぞれにおいて列方向に沿っ
て伝達される。一方、スペアロウイネーブル信号ＳＲＥ
０−ＳＲＥ７は、単にスペアサブブロックＳＲＢ♯内の
みを伝達される。
【０２４９】図４３は、行ブロックの構成を概略的に示
す図である。ノーマル行ブロックＮＲＢ♯ｋにおいて
は、ノーマルメインワード線ＮＭＷＬに対応してノーマ
ルサブワード線ＮＳＷＬが配設される。このノーマルサ
ブワード線ＮＳＷＬは、列ブロック選択信号ＷＳｊとノ
ーマルロウイネーブル信号ＮＲＥｊとサブデコード信号
ＳＤとノーマルメインワード線ＮＭＷＬの信号とを受け
るサブワード線ドライバＳＷＤにより駆動される。この
サブワード線ドライバＳＷＤは、ノーマルメインワード
線ＮＭＷＬが選択状態にあり、サブデコード信号ＳＤが
また選択状態にありかつノーマルロウイネーブルＮＲＥ
ｊおよび列ブロック選択信号ＷＳｊが活性状態のとき
に、ノーマルサブワード線ＮＳＷＬを選択状態へ駆動す
る。このサブワード線ドライバＳＷＤの構成は、図３５
に示す構成と同様である。
【０２５０】一方、スペア行ブロックＳＲＢ♯において
は、メインスペアロウイネーブル信号ＳＲＥＭの活性化
時スペアメインワード線ＳＭＷＬを選択状態へ駆動する
スペアワード線ドライバ８５が設けられる。このスペア
ワード線ドライバ８５は、ブロックスペア判定回路７５
からのスペア判定結果が冗長置換を示し、スペアロウイ
ネーブル信号ＳＲＥ０−ＳＲＥ７のいずれかが選択状態
のときに活性化されスペアメインワード線ＳＭＷＬを選
択状態へ駆動する。スペアメインワード線ＳＭＷＬに対
応して、スペアサブワード線ＳＳＷＬが配設される。こ
のスペアサブワード線ＳＳＷＬは、スペアロウイネーブ
ル信号ＳＲＥｊと列ブロック選択信号ＷＳｊとスペアサ
ブデコード信号ＳＰＳＤ（ＳＰＳＤ０−ＳＰＳＤ３のい
ずれか）とスペアメインワード線ＳＭＷＬ上の信号とを
受けるスペアサブワード線ドライバＳＳＤにより駆動さ
れる。このスペアサブワード線ドライバＳＳＤの構成
は、先の図４に示す構成と同様である。
【０２５１】図４４は、この発明の実施の形態４の変更
例におけるブロック選択信号発生部の構成を概略的に示
す図である。メモリアレイの行ブロックの構成は、先の
図３７に示す構成と同じである。図４４において、行ブ
ロック選択信号発生部は、デコーダからのブロック選択
信号ＢＳｋをノーマル行ブロックＮＲＢ♯ｋへ伝達する
信号線と、ブロック選択信号ＢＳ４とメインスペアロウ
イネーブル信号ＳＲＥＭとを受けて冗長行ブロックＲＲ
Ｂ♯へブロック選択信号を与えるＯＲ回路８６とを含
む。このＯＲ回路８６により、冗長行ブロックＲＲＢ♯
は、ノーマルロウブロックＮＮＢ♯４が選択されたとき
および不良行がアドレス指定されたときに活性化され
る。なお、このＯＲ回路８６へ、メインスペアロウイネ
ーブル信号ＳＲＥＭに代えて、ブロックスペア判定回路
７５における各列ブロックごとのスペア判定結果指示信
号／ＳＰＥＲＥ＿Ｅ０−７の論理和を取った信号が与え
られてもよい。
【０２５２】図４５は、この発明の実施の形態４の変更
例における通常アクセスモード時の選択ワード線の状態
を概略的に示す図である。図４５において、ノーマル行
ブロックＮＲＢ♯ｋにおいてノーマルメインワード線Ｎ
ＭＷＬが選択される。このノーマルメインワード線ＮＭ
ＷＬに対応して設けられるノーマルサブワード線ＮＳＷ
Ｌａが、不良サブワード線であり、残りのノーマルサブ
ワード線ＮＳＷＬが、正常サブワード線である状態を考
える。ノーマルロウイネーブル信号に従って、ノーマル
サブワード線ＮＳＷＬａが非選択状態に維持され、残り
のノーマルサブワード線ＮＳＷＬは選択状態を維持す
る。一方、スペア行ブロックＳＲＢ♯においては、メイ
ンスペアロウイネーブル信号ＳＲＥＭに従ってスペアメ
インワード線ＳＭＷＬが選択状態へ駆動される。さらに
スペアロウイネーブル信号に従ってスペアサブワード線
ＳＳＷＬａが選択される。残りのスペアサブワード線Ｓ
ＳＷＬは非選択状態を維持する。したがって、ノーマル
サブワード線ＮＳＷＬａがスペアサブワード線ＳＳＷＬ
ａで置換される。ノーマルメインワード線ＮＭＷＬおよ
びスペアメインワード線ＳＭＷＬがともに選択状態へ駆
動される。したがって、ノーマル行ブロックＮＲＢ♯ｋ
とスペア行ブロックＳＲＢ♯を含む冗長行ブロックＲＲ
Ｂ♯とにおいてセンス動作が並行して行なわれる。実施
の形態３の変更例の構成と同様のローカルセンスアンプ
制御回路を設け、このローカルセンスアンプ制御回路に
より、ノーマルロウイネーブル信号およびスペアロウイ
ネーブル信号に従って選択的にセンスアンプの活性化を
行なうことにより、不良ノーマルサブワード線ＮＳＷＬ
ａに対応して設けられるセンスアンプを非活性状態に維
持することができる。
【０２５３】図４６は、データ保持モード時における選
択サブワード線の状態を示す図である。図４６において
列ブロック選択信号ＷＳｊが、ノーマルサブワード線Ｎ
ＳＷＬｂおよびスペアサブワード線ＳＳＷＬｂを含む列
ブロックを指定する状態を考える。この状態において、
ノーマルメインワード線ＮＭＷＬがアドレス指定された
場合、ノーマルメインワード線ＮＭＷＬが選択され、ま
たノーマルサブワード線ＮＳＷＬｂが選択される（ノー
マルロウイネーブル信号ＮＲＥｊは活性状態のため）。
一方、スペア行ブロックＳＲＢ♯においては、対応のス
ペアサブワード線ＳＳＷＬｂは非選択状態を維持する
（スペアロウイネーブル信号ＳＲＥｊが非活性状態のた
め）。スペアメインワード線ＳＭＷＬは、ノーマルメイ
ンワード線ＮＮＷＬがアドレス指定されるため、ブロッ
クスペア判定回路からのメインスペアロウイネーブル信
号ＳＲＥＭに従って選択状態へ駆動される。スペア行ブ
ロックＳＲＢ♯においては、ブロック選択信号が活性化
されるものの、特に問題は生じない。この場合に、セン
スアンプ回路の動作を制御するためには、ブロックスペ
ア判定回路７５の各ブロックスペア判定器へ、列ブロッ
ク選択信号ＷＳｊをそれぞれ与え、選択列ブロックに対
してのみ、スペア判定を行なってもよい。列ブロック選
択信号ＷＳｊが非活性状態の列ブロックについてはスペ
ア判定を行なわず、ノーマルロウイネーブル信号および
スペアロウイネーブル信号をともに非活性状態に維持す
る。これにより、図４６に示す構成において、列ブロッ
ク選択信号ＷＳｊにより、ノーマル行ブロックＮＲＢ♯
ｋとノーマルサブワード線ＮＳＷＬｂが選択されたとき
に、対応のスペアサブワード線ＳＳＷＬｂを非選択状態
とし、かつこのスペア行ブロックＳＲＢ♯に対応のセン
スアンプ回路を非選択状態に維持することができる（図
４４に示すように、ブロック選択信号ＢＳ４が非活性状
態であり、かつメインスペアロウイネーブル信号ＳＲＥ
Ｍがともに非活性状態となり、冗長行ブロックＲＲＢ♯
が非活性状態を維持する）。
【０２５４】メモリサブアレイ単位で、データ保持領域
を設定しても、正確なデータ保持動作を行なうことがで
きる。
【０２５５】図４７は、データ保持モード時における選
択サブワード線の他の状態を示す図である。図４７にお
いて、列ブロック選択信号ＷＳｊは、ノーマルサブワー
ド線ＮＳＷＬａおよびスペアサブワード線ＳＳＷＬａを
含む列ブロックを指定する。ノーマル行ブロックＮＲＢ
♯ｋにおいて、ノーマルメモリワード線ＮＭＷＬが指定
されたとき、ノーマルサブワード線ＮＳＷＬａは、ノー
マルロウイネーブル信号ＮＲＥｊが非活性状態であり、
非選択状態を維持する。一方、スペア行ブロックＳＲＢ
♯においては、スペアロウイネーブル信号ＳＲＥｊが活
性状態となるため、スペアサブワード線ＳＳＷＬａが選
択状態へ駆動される。このときまた、スペアメインワー
ド線ＳＭＷＬも、スペアロウイネーブル信号ＳＲＥｊが
活性化されるために、選択状態へ駆動される。したがっ
て、この場合には、ノーマルサブワード線ＮＳＷＬａ
が、スペアサブワード線ＳＳＷＬａにより置換される。
【０２５６】この場合、ノーマル行ブロックＮＲＢ♯ｋ
において、センス動作が行なわれても特に問題は生じな
い。しかしながら、センス系回路を、列ブロック選択信
号ＷＳｊおよびノーマルロウイネーブル信号ＮＲＥｊで
制御する構成を利用することにより、列ブロック単位
で、センス系回路の動作を制御することができ、データ
保持モード時ノーマル行ブロックＮＲＢ♯ｋにおいてセ
ンス動作を停止させることができる。
【０２５７】図４８は、ブロックスペア判定回路７５の
構成を概略的に示す図である。図４８において、ブロッ
クスペア判定回路７５は、列ブロックＣＢ♯０−ＣＢ♯
７それぞれに対応して設けられるブロックスペア判定器
７５ａ−７５ｈを含む。これらのブロックスペア判定器
７５ａ−７５ｈは、列ブロック選択信号ＷＳ０−ＷＳ７
の活性化時与えられたロウアドレスビットＲＡ＜１１：
２＞と記憶する不良ロウアドレスとの一致／不一致を判
定し、それぞれ対応の列ブロックに対するスペアロウイ
ネーブル信号ＳＲＥ０−ＳＲＥ７およびノーマルロウイ
ネーブル信号ＮＲＥ０−ＮＲＥ７を生成する。この図４
８に示す構成においては、列ブロック選択信号ＷＳｊが
非活性状態のときには、対応のブロックスペア判定器７
５ｊが、プリチャージ状態を維持し、対応のスペアロウ
イネーブル信号ＳＲＥｊおよびノーマルロウイネーブル
信号ＮＲＥｊを非活性状態に維持する（列ブロック選択
信号とのＡＮＤによる）。この場合、選択列ブロックに
おいてのみスペア判定が行なわれ、スペアロウイネーブ
ル信号およびノーマルロウイネーブル信号が生成され、
不良救済が行なわれる。図４６に示すようなサブワード
線選択状態の場合、スペアロウイネーブル信号ＳＲＥ０
−ＳＲＥ７が、すべて非活性状態となるため、スペアメ
インワード線ＳＭＷＬを非選択状態に保持することがで
きる。
【０２５８】図４９は、センスアンプ帯に対応して設け
られるセンス系回路（センスアンプ回路、ビット線イコ
ライズ回路およびビット線分離回路）を制御する回路の
構成を概略的に示す図である。ノーマル行ブロックＮＲ
Ｂに設けられるセンスアンプ帯ＳＡＢｉにおいては、ブ
ロック選択信号ＢＳ♯ｉに従って所定のシーケンスでセ
ンス系制御信号を生成するメインセンス系制御回路９０
ａと、メモリサブアレイそれぞれに対応して設けられ、
メインセンス系制御回路９０ａからのメインセンス系制
御信号と列ブロック選択信号ＷＳｊとノーマルロウイネ
ーブル信号ＮＲＥｊとを受けて対応のメモリサブアレイ
に対応して設けられるセンス系回路に対する制御信号を
生成するローカルセンス系制御回路９１ａが設けられ
る。
【０２５９】一方、冗長行ブロックＲＲＢ♯に対応して
設けられるセンスアンプ帯ＳＡＢ♯においては、ブロッ
ク選択信号ＢＳ♯４の活性化に従って所定のシーケンス
でセンス系制御信号を活性化するメインセンス系制御回
路９０ｂと、列ブロック選択信号ＷＳｊとメインセンス
系制御回路９０ｂからのセンス系制御信号とに従って、
対応のメモリサブアレイに対応して設けられるセンス系
回路に対するローカル制御信号を生成するローカルセン
ス系制御回路９１ｂとが設けられる。
【０２６０】メインセンス系制御回路９０ａに与えられ
るブロック選択信号ＢＳ♯ｉは、このセンスアンプ帯Ｓ
ＡＢｉを共有するメモリ行ブロックを特定する。一方、
センスアンプ帯ＳＡＢ♯に対するメインセンス系制御回
路９０ｂに与えられるブロック選択信号ＢＳ♯４も、図
４４に示すＯＲ回路８６からのブロック選択信号と、こ
の冗長行ブロックＲＲＢ♯とセンスアンプ帯を共有する
メモリブロックを特定するブロック選択信号とを含む。
【０２６１】この図４９に示す構成においては、ノーマ
ルロウイネーブル信号ＮＲＥｊが非活性状態であり冗長
置換が行なわれる場合には、ローカルセンス系制御回路
９１ａはスタンバイ状態を維持する。一方、メインセン
ス系制御回路９０ｂは、図４４に示すＯＲ回路８６から
のブロック選択信号に従って所定のシーケンスで、セン
ス系制御信号を生成し、列ブロック選択信号ＷＳｊが活
性状態にあるため、対応のメモリサブアレイに対するセ
ンス系制御信号を、ローカルセンス系制御回路９１ｂが
所定のシーケンスで活性化する。したがって、サブワー
ド線単位で冗長置換を行なうデータ保持モード時におい
ても、非選択の不良ノーマルサブワード線に対するセン
スアンプ回路の動作を停止させることができ、消費電流
を低減することができる。
【０２６２】以上のように、この発明の実施の形態４に
従えば、１つのメモリブロックにおいてのみスペアサブ
ワード線を設け、サブワード線単位で冗長置換を行なう
ように構成しており、通常アクセスモード時およびデー
タ保持モード時において正確にデータ保持を行なうこと
ができる。特に、データ保持モード時においても、メモ
リサブアレイ単位でデータ保持動作を行なうことがで
き、消費電流が低減される。
【０２６３】なお、１つのスペア行ブロックＳＲＢ１♯
に含まれるメインサブワード線およびスペアサブワード
線の数は任意である。１本のスペアメインワード線およ
び１行に配列されるスペアサブワード線が用いられても
よい（各列ブロックにおいて１本のスペアサブワード線
が配置される）。
【０２６４】また、ブロックスペア判定回路は、ロウア
ドレスビットＲＡ＜１１：０＞の一致／不一致を判定
し、サブワード線レベルでのスペア判定を行なってもよ
い。
【０２６５】［実施の形態５］図５０は、この発明の実
施の形態５に従う半導体記憶装置の構成を概略的に示す
図である。図５０において、この半導体記憶装置のアレ
イ部の基本単位構成として、１つの行ブロックＲＢと１
つのセンスアンプ帯ＳＡＢが設けられる。この行ブロッ
クＲＢは、たとえば２Ｍビットの記憶容量を有する。混
載ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）などにおいては、その要求される記憶容量が用途に
より異なる。さまざまな用途に対応するため、センスア
ンプ帯ＳＡＢおよび行ブロックＲＢを基本構成単位とし
て、予めそのレイアウトを準備する。この基本構成単位
となるセンスアンプ帯ＳＡＢおよび行ブロックＲＢを必
要な記憶容量分繰返し配置することにより、用途に応じ
た記憶容量を有するメモリを実現する。
【０２６６】この基本構成単位においては、センス電源
９５からのセンス電源電圧を伝達するためのセンス電源
線ＳＰＬが、メッシュ状に配設される。このセンス電源
線ＳＰＬは、このメッシュ状配置により、センス電源線
ＳＰＬ上のセンス電源電圧を安定化する。センス電源線
ＳＰＬ上のセンス電源電圧を安定化するためにデカップ
ル容量ＤＣＰが配置される。通常、このデカップル容量
ＤＣＰは、センスアンプ帯ＳＡＢ内のたとえば十字帯
（センスアンプ帯とサブワード線ドライバ帯との交差
部）の領域またはセンスアンプ帯のセンス電源線下部に
配置される。したがって、メモリの記憶容量が大きくな
り、行ブロックＲＢおよびセンスアンプ帯ＳＡＢの数が
増大するにつれて、応じてデカップル容量ＤＣＰの数も
増加し、安定に、センス電源電圧を供給する。
【０２６７】この場合、アレイサイズ（メモリアレイの
ビット数）が小さければ、デカップル容量ＤＣＰの合計
容量値は小さい。記憶容量（アレイサイズ）が変化して
も、同時に動作するセンスアンプ回路の数が同じであれ
ば、アレイサイズが小さい場合、デカップル容量の合計
容量値が小さく、センス電源電圧を十分安定に供給する
ことができない。そこで、本実施の形態５においては、
アレイサイズに応じて、リフレッシュサイクル時に同時
に活性化されるセンスアンプ回路の数を以下のように設
定する。
【０２６８】アレイサイズをＡＳ、１リフレッシュサイ
クルで同時に活性化されるセンスアンプ回路の数をＮＳ
Ａとすると、 ＮＳＡ∝ＡＳ すなわち、アレイサイズが１／２倍に半減されれば、リ
フレッシュサイクル時に同時に動作するセンスアンプ回
路も１／２倍に低減する。これにより、デカップル容量
ＤＣＰの容量値が半減しても、このセンス電源線上のセ
ンス電源電圧を消費するセンスアンプ回路の数も低減さ
れ、センス電源電圧を安定に供給することができる。
【０２６９】図５１は、３２Ｍビットのメモリアレイの
構成を概略的に示す図である。図５１において、メモリ
アレイは、行ブロックＲＢ♯０−ＲＢ♯７を有するメモ
リマットと、行ブロックＲＢ♯８−ＲＢ♯１５を有する
メモリマットに分割される。これらの行ブロックＲＢ♯
０−ＲＢ♯１５の各々は、２Ｍビットの記憶容量を有
し、かつそれぞれが、８個のメモリサブアレイに分割さ
れる。
【０２７０】行ブロックＲＢ♯０−ＲＢ♯７に対応して
センスアンプ帯ＳＡＢ０−ＳＡＢ８が配設され、また行
ブロックＲＢ♯８−ＲＢ♯１５に対応してセンスアンプ
帯ＳＡＢ８−ＳＡＢ１６が配設される。メインワード線
ドライバ帯ＭＷＤＢＡが行ブロックＲＢ♯０−ＲＢ♯７
に対応して配設され、またメインワード線ドライバ帯Ｍ
ＷＤＢＢが、行ブロックＲＢ♯８−ＲＢ♯１５に対応し
て配設される。
【０２７１】この３２Ｍビット構成においては、通常動
作モード時、行ブロックＲＢ♯０−ＲＢ♯３の組、行ブ
ロックＲＢ♯４−ＲＢ♯７の組、行ブロックＲＢ♯８−
ＲＢ♯１１の組および行ブロックＲＢ♯１２−ＲＢ♯１
５の組のそれぞれから、１つの行ブロックが選択されて
活性化される。セルフリフレッシュモード時およびオー
トリフレッシュモード時においても、これらの１６個の
行ブロックのうち、通常動作モードと同様、合計４個の
行ブロックが、行ブロックの組それぞれから選択され
る。
【０２７２】したがって、デカップル容量は、４つの行
ブロックにおいて１つの行ブロック動作時のセンス電源
電圧の安定化を実現する容量値を有するように配設され
る。
【０２７３】図５２は、１６Ｍビットメモリアレイの構
成を概略的に示す図である。１６Ｍビットメモリアレイ
は、８個の行ブロックＲＢ♯０−ＲＢ♯７を含む。これ
らの行ブロックＲＢ♯０−ＲＢ♯７に対応してセンスア
ンプ帯ＳＡＢ０−ＳＡＢ８が配設される。これらの行ブ
ロックＲＢ♯０−ＲＢ♯７に、メインワード線ドライバ
帯ＭＷＤＢが配設される。この図５２に示す１６Ｍビッ
トのメモリアレイの構成は、図５１に示す３２Ｍビット
のメモリアレイの記憶容量の１／２の記憶容量を有し、
アレイサイズもしたがって１／２倍となっている。この
ため、通常動作モード時およびリフレッシュモード時に
おいては、行ブロックＲＢ♯０−ＲＢ♯３の組から１つ
の行ブロックを選択しかつ同時に行ブロックＲＢ♯４−
ＲＢ♯７の組から１つの行ブロックを選択する。すなわ
ち２つの行ブロックを同時に選択する。これにより、図
５１に示す３２Ｍビットのアレイサイズの構成に比べ
て、デカップル容量の容量値が１／２倍となっても、同
時に活性化される行ブロックの数も１／２倍に低減され
ており、安定にセンス電源電圧を供給することができ
る。
【０２７４】図５３は、８Ｍビットのアレイ構造を概略
的に示す図である。図５３においてメモリアレイは、４
つの行ブロックＲＢ♯０−ＲＢ♯３を含む。これらの行
ブロックＲＢ♯０−ＲＢ♯３に対して、センスアンプ帯
ＳＡＢ０−ＳＡＢ４が設けられる。行ブロックＲＢ♯０
−ＲＢ♯３の各々は、サブワードドライバ帯ＳＷＤＢに
より、８個のメモリサブアレイＭＳＡに分割される。行
ブロックＲＢ♯０−ＲＢ♯３に対応して、メインワード
線ドライバ帯ＭＷＤＢが配設される。
【０２７５】この図５３に示す８Ｍビットアレイの構成
の場合、アレイサイズは、３２Ｍビットのアレイサイズ
の１／４倍である。したがって、通常動作モード時およ
びリフレッシュモード時においては、１つの行ブロック
を活性化する。デカップル容量の容量値と同時に動作す
るセンスアンプ回路の数とを、ともに、３２Ｍビットア
レイの場合の値の１／４倍に設定することができ、セン
ス電源電圧を安定化することができる。
【０２７６】図５４は、４Ｍビットのメモリアレイの構
成を概略的に示す図である。図５４において、メモリア
レイは、２つの行ブロックＲＢ♯０およびＲＢ♯１を含
む。行ブロックＲＢ♯０およびＲＢ♯１の各々は、８個
のメモリサブアレイＭＳＡ０−ＭＳＡ７を含む。これら
の行ブロックＲＢ♯０およびＲＢ♯１に対してセンスア
ンプ帯ＳＡＢ０−ＳＡＢ２が設けられ、またメインワー
ド線ＭＷＤＢが設けられる。メモリサブアレイＭＳＡ０
−ＭＳＡ７に対応して、サブワード線ドライバ帯ＳＷＤ
Ｂが配設される。
【０２７７】この４Ｍビットメモリアレイ構造の場合、
通常動作モード時およびリフレッシュモード時において
は、１／２の行ブロックすなわち４つのメモリサブアレ
イが活性化される。すなわちメモリサブアレイＭＳＡ０
−ＭＳＡ３またはメモリサブアレイＭＳＡ４−ＭＳＡ７
が活性化される。同時に動作するセンスアンプ回路の数
は、３２Ｍビットの構成に比べて１／８倍となり、デカ
ップル容量の容量値が、３２Ｍビットの構成に比べて、
１／８倍となっても、安定にセンス電源電圧を供給する
ことができる。
【０２７８】図５１から５４に示すように、メモリのア
レイサイズに応じて、同時に活性化されるセンスアンプ
回路の数を調整することにより、混載ＤＲＡＭなどにお
いて、基本構成をモジュールとして用いる場合、容易
に、センス電源電圧を安定化させることができる。
【０２７９】図５５は、行ブロックＲＢ♯０−ＲＢ♯１
５とブロックアドレスビットの対応関係を示す図であ
る。１６個の行ブロックＲＢ♯０−ＲＢ♯１５のうちの
１つの行ブロックが、４ビットのブロックアドレスＲＢ
Ａ３−ＲＢＡ０により特定される。行ブロックＲＢ♯０
−ＲＢ♯７は、ブロックアドレスビットＲＢＡ３が１の
ときに指定される。行ブロックＲＢ♯８−ＲＢ♯１５
は、ブロックアドレスビットＲＢＡ３が０のときに指定
される。ブロックアドレスビットＲＢＡ２は、行ブロッ
クＲＢ♯０−ＲＢ♯３およびＲＢ♯８−ＲＢ♯１１また
はＲＢ♯４−ＲＢ♯７およびＲＢ♯１２−ＲＢ♯１５の
組を指定する。ブロックアドレスビットＲＢＡ１によ
り、ＲＢＡ♯０、ＲＢ♯１、ＲＢ♯４、ＲＢ♯５、ＲＢ
♯８、ＲＢ♯９、ＲＢ♯１２およびＲｂ♯１３が指定さ
れるか、または、行ブロックＲＢ♯２、ＲＢ♯３、ＲＢ
♯６、ＲＢ♯７、ＲＢ♯１０、ＲＢ♯１１、ＲＢ♯１４
およびＲＢ♯１５が指定される。ブロックアドレスビッ
トＲＢＡ０により、偶数の行ブロックまたは奇数の行ブ
ロックが指定される。
【０２８０】列ブロック選択信号ＣＢＡ１により、行ブ
ロックＲＢ♯０−ＲＢ♯７それぞれにおけるサブアレイ
が特定される。行ブロックＲＢ♯０−ＲＢ♯１５は、こ
れらのブロックアドレスビットＲＢＡ３−ＲＢＡ０をデ
コードして生成されるブロック選択信号ＢＳ０−ＢＳ１
５によりそれぞれ特定される。
【０２８１】図５６は、ブロック選択信号発生部の構成
を概略的に示す図である。図５６において、ブロック選
択信号発生部は、メモリアレイのサイズ（記憶容量）を
格納するレジスタ１００と、リフレッシュアドレスカウ
ンタからのリフレッシュアドレスビットＱＢＡ３−ＱＢ
Ａ０と外部からのロウアドレスビット（ブロックアドレ
スビット）ＲＢＡ３−ＲＢＡ３の一方を選択するマルチ
プレクサ（ＭＵＸ）１０１ａ−１０１ｃと、マルチプレ
クサ１０１ａの出力ビットと記憶情報特定信号φ１６、
φ８およびφ４を受けるＯＲ回路１０２ａと、マルチプ
レクサ１０１ｂの出力ビットと記憶情報特定信号φ８お
よびφ４を受けるＯＲ回路１０２ｂと、マルチプレクサ
１０１ｂの出力ビットと記憶情報特定信号φ４とを受け
るＯＲ回路１０２ｃと、マルチプレクサ１０１ｃの出力
ビットを受けるＯＲ回路１０２ｄを含む。これらの記憶
情報特定信号φ４−φ３２の各々は、Ｈレベルのときそ
れぞれ記憶容量が４Ｍビット、８Ｍビット、１６Ｍビッ
トおよび３２Ｍビットのアレイサイズを示す。
【０２８２】ブロック選択信号発生部は、さらに、列ブ
ロック選択信号ＣＢＡ１と記憶情報特定信号φ３２、φ
１６、φ８を受けるＯＲ回路１０２ｅを含む。
【０２８３】ＯＲ回路１０２ａ−１０２ｄの出力信号が
デコーダ１０３へ与えられる。デコーダ１０３により、
ブロック選択信号ＢＳ０−ＢＳ１５が選択状態へ駆動さ
れる。
【０２８４】記憶情報が４Ｍビットの場合、記憶情報特
定信号φ４がＨレベルの活性状態となる。この場合に
は、ＯＲ回路１０２ａ−１０２ｃの出力信号は、すべて
Ｈレベル固定である。したがって、マルチプレクサ１０
１ｃからのアドレスビットに従ってブロック選択信号Ｂ
Ｓ０およびＢＳ１の一方が活性化される。このときに
は、また列ブロック選択信号ＣＢＡ１に従って内部列ブ
ロック選択信号ＣＢＡ１ｉが生成され、１つの行ブロッ
クにおける活性化領域を特定する。
【０２８５】記憶容量が８Ｍビットの場合には、ＯＲ回
路１０２ａおよび１０２ｂの出力信号が“Ｈ”である。
したがって、デコーダ１０３は、マルチプレクサ１０１
ｂおよび１０１ｃの出力信号に従ってブロック選択信号
ＢＳ０−ＢＳ３の１つを選択状態へ駆動する。
【０２８６】記憶容量が１６Ｍビットの場合、記憶情報
特定信号φ１６がＨレベルとなり、ＯＲ回路１０２ａの
出力信号がＨレベルとなる。この場合には、デコーダ１
０３は、ブロック選択信号ＢＳ０−ＢＳ７のうちの１つ
を選択状態へ、マルチプレクサ１０１ｂ−１０１ｃの出
力ビットに従って駆動する。
【０２８７】記憶容量が３２Ｍビットの場合には、マル
チプレクサ１０１ａ−１０１ｃの出力ビットに従って、
ブロック選択信号ＢＳ０−ＢＳ１５の１つが選択状態へ
駆動される。
【０２８８】この記憶情報特定信号に従って、各記憶容
量に応じて、選択される行ブロックの数および領域を選
択することができる。
【０２８９】図５７は、ワード線選択部の構成を概略的
に示す図である。図５７において、ワード線選択部は、
リフレッシュアドレスカウンタ１０４からの７ビットリ
フレッシュアドレスＱＡ＜６：０＞と外部からのロウア
ドレスビットＲＡ＜６：０＞の一方を選択するマルチプ
レクサ１０５と、マルチプレクサ１０５の出力ビットを
デコードするロウデコーダ１０６を含む。このロウデコ
ーダ１０６は、行ブロックに対応して設けられており、
ブロック選択信号ＢＳｉ（ｉ＝０−１５）の活性化時活
性化されてデコード動作を行なう。１つの行ブロックに
おいて１２８本のワード線が設けられており、この７ビ
ットのアドレスにより、１２８本のワード線（サブワー
ド線）のうちの１つのワード線（サブワード線）が選択
状態へ駆動される。
【０２９０】列ブロック選択信号は、内部列ブロック選
択信号ＣＢＡ１ｉを受けるインバータ１０７と、インバ
ータ１０７の出力信号と記憶情報特定信号φ４を受けて
列ブロック群選択信号ＷＳＦＨを生成するＮＡＮＤ回路
１０８と、列ブロック選択信号ＣＢＡ１ｉと記憶情報特
定信号φ４を受けて列ブロック群選択信号ＷＳＳＨを生
成するＮＡＮＤ回路１０９を含む。列ブロック群選択信
号ＷＳＦＨにより、１つの行ブロックにおける前半分の
メモリサブアレイが選択され、列ブロック群選択信号Ｗ
ＳＳＨにより、１つの行ブロックの後ろ半分のサブアレ
イが選択される。
【０２９１】列ブロック選択信号ＣＢＡ１は、外部から
リフレッシュモード時のサイズを特定するために固定的
に与えられてもよい。またこれに代えて、図５６におい
て破線で示すように、この記憶容量が４Ｍビットの場合
使用されないマルチプレクサ１０１ｂの出力ビットが、
この列ブロック選択信号ＣＢＡ１ｉを指定するために用
いられてもよい。
【０２９２】以上のように、この発明の実施の形態６に
従えば、アレイサイズに応じて同時に活性化されるセン
スアンプ回路の数を調整しており、デカップル容量の容
量値が小さくなった場合においても、応じてセンスアン
プ回路の数を小さくしてセンス電源電圧を安定化するこ
とができる。
【０２９３】なお、列ブロック選択信号ＷＳＦＨおよび
ＷＳＳＨは、各行ブロックにおいて、実施の形態３の構
成と同様にして、１／２ブロック単位でセンス系回路の
活性／非活性化を制御する。
【０２９４】［実施の形態６］図５８は、この発明の実
施の形態６に従う半導体記憶装置の要部の構成を概略的
に示す図である。図５８において、メモリアレイＭＡ
が、８個の列ブロックＣＢ♯０−ＣＢ♯７に分割され
る。これらの列ブロックＣＢ♯０−ＣＢ♯７それぞれに
対応して、列ブロック選択信号を生成するためのＡＮＤ
回路ＧＡ０−ＧＡ７が配置される。ＡＮＤ回路ＧＡ０−
ＧＡ３は第１の入力に、図５７に示す列ブロック群選択
信号ＷＳＦＨを受け、それぞれの第２の入力に、図２７
に示す回路から生成される列ブロック選択信号ＷＳ０−
ＷＳ３を受ける。ＡＮＤ回路ＧＡ４−ＧＡ７は、それぞ
れ、第１の入力に、列ブロック群選択信号ＷＳＳＨを受
け、それぞれ第２の入力に、列ブロック選択信号ＷＳ４
−ＷＳ７を受ける。
【０２９５】図２７に示すように、図５７に示す列ブロ
ック選択信号ＷＳ０−ＷＳ７は通常動作モード時すべて
Ｈレベルである。したがって、この場合には、列ブロッ
ク群選択信号ＷＳＳＨおよびＷＳＦＨにより、活性化さ
れる列ブロックの領域が決定される。一方、データ保持
モード時セルフリフレッシュ活性化信号に従って、列ブ
ロック選択信号ＷＳ０−ＷＳ７の所定数のみがＨレベル
となる。データ保持モード時においても、列ブロック群
選択信号ＷＳＳＨおよびＷＳＦＨは、それらの論理レベ
ルは固定される。したがって、アレイサイズに応じて選
択センスアンプ帯のサイズを調整する場合においても、
データ保持モード時、列ブロック選択信号ＷＳ０−ＷＳ
７に従ってサブワード線ＳＷＬ単位で活性／非活性を制
御することができ、データ保持モード時の消費電流をさ
らに低減することができる。このとき、センス電源線に
付加されたデカップル容量においては、非動作センスア
ンプ回路に対して設けられたデカップル容量が、動作す
るセンスアンプ回路に対するセンス電源デカップル容量
として動作するため、より安定に、センス電源電圧を供
給することができる。なおメインワード線ＭＷＬは、全
体にわたって活性化される。
【０２９６】以上のように、この発明の実施の形態６に
従えば、アレイサイズに応じてセンスアンプ回路の数を
調整する場合においてさらに、データ保持モード時、サ
ブワード単位でセンスアンプ回路を活性化するように構
成しており、データ保持モード時の消費電流をより低減
することができ、またセンス電源電圧を安定に供給する
ことができる。センス系制御回路は、実施の形態２−４
の構成を利用する。
【０２９７】［実施の形態７］図５９は、この発明の実
施の形態７に従う半導体記憶装置の要部の構成を概略的
に示す図である。図５９においては、メモリアレイＭＡ
に含まれる１つの行ブロックＲＢ♯を代表的に示す。こ
の行ブロックＲＢ♯には、ノーマルメインワード線ＮＭ
ＷＬと、ノーマルメインワード線ＮＭＷＬに対応して設
けられるノーマルサブワード線ＮＳＷＬと、スペアメイ
ンワード線ＳＭＷＬと、このスペアメインワード線ＳＭ
ＷＬに対応して設けられるスペアサブワード線ＳＳＷＬ
が配置される。ノーマルサブワード線ＮＳＷＬおよびス
ペアサブワード線ＳＳＷＬは、それぞれ列ブロックＣＢ
♯０−ＣＢ♯７それぞれにおいて配置される。
【０２９８】列ブロックＣＢ♯０−ＳＢ♯７へは、先の
図５８に示す構成と同様、ＡＮＤ回路ＧＡ０−ＧＡ７か
らの列ブロック選択信号が与えられる。メモリアレイＭ
Ａに対しては、スペア判定回路１１０が設けられる。こ
のスペア判定回路１１０は、行ブロックそれぞれに対応
して設けられるスペア判定回路を含み、各行ブロックご
とに、スペア判定を行なってノーマルロウイネーブル信
号ＮＲＥおよびスペアロウイネーブル信号ＳＲＥを生成
する。
【０２９９】この図５９に示す構成の場合、アレイサイ
ズに応じて活性化ブロックの数および活性化センスアン
プ回路の数が低減されても、各行ブロックに対応してス
ペア判定回路を設けるため、正確に冗長置換を行なうこ
とができる。また、データ保持モード時においても、選
択行ブロックにおいて列ブロック単位で活性／非活性を
制御することができ、たとえば４Ｍビットの記憶容量の
半導体記憶装置においても、さらに、列ブロック単位で
正確に、データ保持を行なうことができる。
【０３００】この行ブロックＲＢ♯にノーマルメインワ
ード線およびスペアメインワード線を配設することによ
り、行ブロックそれぞれにおける構成がすべて同一とな
り、同一構成の行ブロックを複数個設けて、容易に記憶
容量を拡張することができる。また、この場合各行ブロ
ックに与えられるアドレスをすべて同じとすることがで
き、配線レイアウトが簡略化される。さらに、行ブロッ
クの構成がすべて同じであり、各行ブロック単位で冗長
置換が行なわれるため、各行ブロックに対するデータ線
の配置を同じとすることができ、各列ブロックのデータ
線の配置を共通化することができ、データ線のピッチ条
件を緩和することができる。
【０３０１】［変更例１］図６０は、この発明の実施の
形態７の変更例１の構成を概略的に示す図である。この
図６０に示す構成においては、スペア判定回路１１２
が、各行ブロックにおいて列ブロック単位でスペア判定
を行ない、そのスペア判定結果に基づいて対応の行ブロ
ック（ＲＢ♯）へ、ノーマルロウイネーブル信号ＮＲＥ
０−ＮＲＥ７およびスペアロウイネーブル信号ＳＲＥ０
−ＳＲＥ７を生成して伝達する。他の構成は図５９に示
す構成と同じであり、対応する部分には同一参照番号を
付す。
【０３０２】この図６０に示す構成においても、データ
保持モード時には、メモリサブアレイ（列ブロック）単
位でリフレッシュ動作が行なわれ、動作するセンスアン
プ回路の数が、通常動作モード時よりも低減され、デカ
ップル容量の容量値が小さい場合でも、センス電源電圧
を安定化させて正確にリフレッシュ動作を行なうことが
できる。また列ブロック単位で不良救済を行なってお
り、不良救済効率がさらに改善される。
【０３０３】この図５９および図６０に示す構成は、実
施の形態４に示すスペア判定の構成と同じであり、ま
た、センス系回路の制御動作は、実施の形態４と同様に
して行なわれる。列ブロック選択信号としてＡＮＤ回路
ＧＡ０−ＧＡ７の出力信号が用いられる。
【０３０４】［変更例２］図６１は、この発明の実施の
形態７の変更例２の構成を概略的に示す図である。この
図６１に示す構成においては、冗長行ブロックＲＲＢ♯
に対しスペア判定回路１１４が設けられる。このスペア
判定回路１１４は、各行ブロックに共通にスペア判定を
行ない、そのスペア判定結果に基づいて、ノーマルロウ
イネーブル信号ＮＲＥおよびスペアロウイネーブル信号
ＳＲＥを生成する。他の構成は、図５９に示す構成と同
じであり、対応する部分には同一参照番号を付す。
【０３０５】この図６１に示す構成においては、冗長行
ブロックＲＲＢ♯のスペアメインワード線ＳＭＷＬによ
り、このメモリアレイＭＡに含まれる不良行の救済が行
なわれる。このような場合においても、実施の形態４で
示したように、センスアンプ回路は、冗長行に対して動
作するだけであり、同時に活性化されるセンスアンプ回
路の数は増加しない。したがって、このような複数の行
ブロック共通にスペア判定をスペア判定回路１１４によ
り行なう構成においても、データ保持モード時、同時に
動作するセンスアンプ回路の数を一定として、センス電
源電圧を安定化させることができ、正確な冗長置換によ
る不良救済およびデータ保持を行なうことができる。
【０３０６】また、データ保持モード時、サブワード線
単位で活性／非活性を行なうことができ、データ保持モ
ード時の同時に動作するセンスアンプ回路の数を低減で
き、応じて消費電流を低減できる。この場合、非活性状
態のセンスアンプ回路のセンス電源に設けられたデカッ
プル容量が、実際に動作するセンスアンプ回路のセンス
電源線に対するデカップル容量として機能し、より安定
に、センス動作を行なうことができる。
【０３０７】［変更例３］図６２は、この発明の実施の
形態７の変更例３の構成を概略的に示す図である。図６
２においては、メモリアレイＭＡの冗長行ブロックＲＲ
Ｂ♯に対しスペア判定回路１１６が設けられる。このス
ペア判定回路１１６は、このメモリアレイＭＡに含まれ
る行ブロックに共通にかつ列ブロックごとにスペア判定
を行なう。他の構成は、図６１に示す構成と行な指示で
あるり、対応する部分には同一参照番号を付す。
【０３０８】この図６２に示す構成においては、各列ブ
ロックごとにスペア判定が行なわれる。したがってノー
マルメインワード線ＮＭＷＬとスペアメインワード線Ｓ
ＭＷＬが同時に活性化される状態が存在する。しかしな
がら、置換されるノーマルサブワード線に対して、セン
スアンプ回路を非活性状態に保持することにより、同時
に動作するセンスアンプ回路の数を冗長置換の有無にか
かわらず一定とすることができる。これにより、アレイ
サイズに応じて、活性化されるブロックのサイズを調整
する場合においても、データ保持モード時、メモリサブ
アレイ単位で活性／非活性を制御することができ、デー
タ保持モード時同時に動作するセンスアンプ回路の数を
さらに低減することができ、デカップル容量がアレイサ
イズに応じて小さくなった場合においても安定にセンス
動作を行ない、データの保持を行なうことができる。
【０３０９】なお、図６１および図６２に示す構成は、
実施の形態４に示す行系制御回路を利用することによ
り、各メモリサブアレイ単位でのデータ保持を実現する
ことができる。実施の形態４における列ブロック選択信
号に代えて、ＡＮＤ回路ＧＡ０−ＧＡ７の出力信号を与
える。
【０３１０】以上のように、この発明の実施の形態７に
従えば、アレイサイズに応じて、活性化されるブロック
サイズが調整される構成において、データ保持モード
時、メモリサブアレイ（列ブロック）単位でデータ保持
を行なうように構成しており、アレイサイズに応じてデ
カップル容量の容量値が小さくなる場合においても、デ
ータ保持モード時安定にセンス動作を行なうことがで
き、かつ消費電流を低減することができる。
【０３１１】［他の適用例］行ブロックＲＢの記憶容量
値（ビット数）は任意であり、たとえば１つの行ブロッ
クが１Ｍビットの記憶容量を有していてもよい。また、
スペアメインワード線ＳＭＷＬに対応して各列ブロック
において１本のスペアサブワード線が設けられてもよ
い。この場合、スペアサブデコード信号を生成する必要
がなく、単にスペア判定結果に従ってスペアサブワード
線を選択状態へ駆動することができる。
【０３１２】また、データ保持を行なうＤＲＡＭは、一
般の、クロック信号に同期して動作するＳＤＲＡＭ（ク
ロック同期型ＤＲＡＭ）であってもよく、またプロセッ
サなどのロジックと同一半導体基板上に集積化される混
載ＤＲＡＭであってもよい。
【０３１３】また、１つのメモリマットに含まれる行ブ
ロックの数は、その記憶容量に応じて適当に定められれ
ばよい。
【０３１４】また、サブワード線ドライバがメモリサブ
アレイの両側に交互に配置され、１つのサブワード線ド
ライバが２つのメモリサブアレイのサブワード線をドラ
イブする場合、サブワード線ドライバ帯単位でメモリサ
ブアレイの活性／非活性を制御する。たとえば、偶数サ
ブワード線のみ、または奇数サブワード線のみが、デー
タ保持モード時活性化される。
【０３１５】
【発明の効果】以上のように、この発明に従えば、ダイ
ナミック型半導体記憶装置において、リフレッシュ動作
を効率的かつ安定に行なうことができる。
【０３１６】すなわち、リフレッシュアドレスを、クロ
ック信号と非同期で取込み内部アドレスを生成し、かつ
クロック信号と同期してリフレッシュ指示を取込み、こ
の内部アドレスにより指定されたメモリセルのリフレッ
シュを行なうように構成することにより、リフレッシュ
アドレスを速いタイミングで確定状態として内部でリフ
レッシュ動作を行なうことができ、リフレッシュ期間を
短くすることができ、通常アクセス動作の待ち時間を短
くでき、応じて高速処理が可能となる。また、外部から
のアドレスとリフレッシュアドレスの一方を動作モード
指示信号従ってクロック信号と非同期で選択して内部ア
ドレスを生成することにより、通常アクセスモード時に
おいても、内部アドレスを速いタイミングで確定状態と
でき、内部動作開始タイミングを速くでき、応じて高速
動作が可能となる。
【０３１７】不良ビット救済のためのスペア判定をクロ
ック信号と非同期で行なうことにより、スペア判定結果
確定タイミングを速くでき、応じて内部動作開始タイミ
ングを速くすることができる。
【０３１８】また内部動作をクロック信号に同期して行
なっており、内部動作開始タイミングをクロック信号に
同期して正確に確立することができる。
【０３１９】また、データ保持モード時に、１つのメイ
ンワード線に対応して設けられた１行に配列される複数
のサブワード線の一部のサブワード線を選択状態へ駆動
しており、データ保持モード時選択されるサブワード線
の数を低減でき、応じて活性化されるセンスアンプ回路
の数も低減でき、データ保持モード時の消費電流を大幅
に低減することができる。
【０３２０】データ保持モード時には、リフレッシュア
ドレス発生回路により、メインワード線特定用アドレス
および一部のサブワード線を特定するアドレス信号を生
成することにより、容易に、データ保持モード時、一部
のサブワード線のみを選択状態へ駆動することができ
る。
【０３２１】また、行選択動作時、通常動作モード時に
サブワード線特定の用のサブワード線信号に対応するア
ドレスを無効化し、データ保持モード時これを有効とす
ることにより、自由に、データ保持モード時、サブワー
ド線単位でデータの保持動作を行なうことができ、消費
電流を低減することができる。
【０３２２】ノーマルサブワード線に対応してスペアサ
ブワード線を設け、サブワード線単位で不良救済を行な
うように構成すれば、データ保持モード時、このサブワ
ード線単位で活性／非活性を行なっても、正確に冗長置
換を行なうことができ、データ保持を正確に行なえ、ま
た低消費電流でデータ保持動作を行なうことができる。
【０３２３】また、メモリサブブロックそれぞれに、ノ
ーマルサブワード線およびスペアサブワード線を配設
し、各メモリサブブロック単位で不良救済を行なうよう
に構成すれば、メモリサブブロック単位でデータ保持を
行なっても、正確に冗長置換を行なってデータ保持を行
なうことができる。また複数のメモリサブブロックを単
位として複数個設けた場合の各ブロックを同一構成とし
て共通にアドレス信号を与えることができ、配線レイア
ウトが簡略化される。また、データ線を、これらの複数
のサブブロックを含む複数の行ブロックに共通に配設す
ることができ、データ線のピッチを条件を緩和すること
ができる。
【０３２４】また、データ保持モード時、複数のメモリ
サブブロックのうち一部のメモリサブブロックを活性化
するように構成すれば、データ保持モード時、選択され
るサブワード線の数を低減でき、応じて活性化されるセ
ンスアンプ回路の数も低減でき、データ保持モード時に
おける消費電流を低減することができる。
【０３２５】また、データ保持モード時には、一部のメ
モリサブブロックの不良ノーマルサブワード線の置換救
済を行なえば、データ保持モード時において一部のメモ
リサブブロックに対しデータ保持動作を行なっても正確
に冗長置換による不良救済を行なってデータ保持を行な
うことができる。
【０３２６】また、特定の行ブロックにおいてのみスペ
ア行を配置することにより、複数の行ブロックの不良セ
ルを、この特定の行ブロックのスペアサブワード線で救
済することができ、置換救済効率が改善される。
【０３２７】また、記憶容量情報に基づいて、データリ
フレッシュの行のサイズを設定することにより、メモリ
アレイをモジュールで構成する場合、モジュール数が低
減されてデカップル容量の容量値が小さくなっても、リ
フレッシュの行のサイズを調整することができ、データ
リフレッシュモード時、正確に、かつ安定にリフレッシ
ュを行なうことができる。
【０３２８】メモリアレイのサイズが小さくなるにつれ
てリフレッシュ行のサイズを低減すれば、このセンス電
源線のデカップル容量の容量値が小さくなるにつれて、
リフレッシュ行サイズを低減しており、安定に、センス
電源電圧を供給してセンス動作を行なうことができる。
【０３２９】また、メモリサブブロック単位で不良救済
を行なうように構成することにより、データ保持モード
時、サブブロック単位でデータ保持動作を行なうことが
でき、データ保持モード時のセンス電源電圧をより安定
に供給することができる。
【０３３０】また、特定の行ブロックにスペアサブワー
ド線を配置すれば、複数の行ブロックの不良サブワード
線を特定の行ブロックのスペアサブワード線での不良救
済およびセンス電源電圧の安定化をともに実現すること
ができる。
【図面の簡単な説明】
【図１】 この発明に従う半導体記憶装置の全体の構成
を概略的に示す図である。
【図２】 図１に示すロウ系制御回路の構成を概略的に
示す図である。
【図３】 図１に示すローカルロウ系制御回路の各関連
の信号を示す図である。
【図４】 この発明の実施の形態１に従う半導体記憶装
置の動作を示すタイミング図である。
【図５】 この発明の実施の形態１に従うロウ系制御回
路のアドレス発生部の構成を概略的に示す図である。
【図６】 図５に示すアドレス発生部の動作を示すタイ
ミング図である。
【図７】 図５に示すアドレス発生部のオートリフレッ
シュモード時の動作を示すタイミング図である。
【図８】 （Ａ）は図５に示すオートリフレッシュ選択
制御回路の構成の一例を示し、（Ｂ）は図８（Ａ）に示
す回路の動作を示すタイミング図である。
【図９】 図５に示すオートリフレッシュ選択制御回路
およびセルフリフレッシュタイマ回路の構成を概略的に
示す図である。
【図１０】 図９に示す回路の動作を示すタイミング図
である。
【図１１】 図５に示すオートリフレッシュ選択制御回
路およびセルフリフレッシュタイマ回路の変更例を示す
図である。
【図１２】 図１１に示す回路の動作を示すタイミング
図である。
【図１３】 図５に示すバンク制御回路の構成を示す図
である。
【図１４】 （Ａ）−（Ｃ）は、図１３に示すバンク制
御回路の動作を示すタイミング図である。
【図１５】 図１に示すスペア判定回路の構成を示す図
である。
【図１６】 （Ａ）は、この発明の実施の形態２に従う
半導体記憶装置のメモリアレイ部の構成を概略的に示
し、（Ｂ）は通常動作モード時に活性化される行ブロッ
クを示し、（Ｃ）は、データ保持モード時に活性化領域
を概略的に示す図である。
【図１７】 この発明の実施の形態２における行ブロッ
クの構成を概略的に示す図である。
【図１８】 この発明の実施の形態２に従う半導体記憶
装置のメインワード線駆動部の構成を概略的に示す図で
ある。
【図１９】 この発明の実施の形態２における半導体記
憶装置のサブワード線ドライバの構成を示す図である。
【図２０】 この発明の実施の形態２に従う半導体記憶
装置の１つの行ブロックの行系制御回路の構成を概略的
に示す図である。
【図２１】 図２０に示すサブデコード回路の構成を示
す図である。
【図２２】 図２０に示すサブデコードドライバの構成
の一例を示す図である。
【図２３】 図２０に示すＥＱ制御回路およびローカル
ＥＱ制御回路およびビット線イコライズ回路の構成の一
例を示す図である。
【図２４】 図２０に示すＳＡ制御回路およびローカル
ＳＡ制御回路およびセンスアンプ回路の構成の一例を示
す図である。
【図２５】 図２０に示すローカルＳＡ制御回路の変更
例を示す図である。
【図２６】 図２０に示すＢＩ制御回路およびローカル
ＢＩ制御回路の構成の一例を示す図である。
【図２７】 この発明の実施の形態２における列ブロッ
ク選択信号およびリフレッシュアドレス発生部の構成を
概略的に示す図である。
【図２８】 図２７に示すリフレッシュアドレス発生部
の動作を模式的に示す図である。
【図２９】 図２７に示すサイズ情報記憶回路および選
択回路の構成を示す図である。
【図３０】 図２７に示す列ブロックレジスタおよびデ
コーダの構成を示す図である。
【図３１】 図３０に示すデコーダのデコード信号と列
ブロックとの対応関係を示す図である。
【図３２】 この発明の実施の形態３に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図３３】 （Ａ）−（Ｃ）は、図３２に示す半導体記
憶装置の選択サブワード線の状態を概略的に示す図であ
る。
【図３４】 この発明の実施の形態３の変更例の構成を
概略的に示す図である。
【図３５】 図３４に示すサブワード線ドライバ図の構
成を概略的に示す図である。
【図３６】 （Ａ）−（Ｃ）は、図３５に示す構成の各
動作モードにおける選択サブワード線の状態を模式的に
示す図である。
【図３７】 この発明の実施の形態４に従う半導体記憶
装置のアレイ部の構成を概略的に示す図である。
【図３８】 この発明の実施の形態４に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図３９】 （Ａ）は、スペア判定回路の構成を示し、
（Ｂ）は、図３８に示す構成の冗長置換を示す図であ
る。
【図４０】 ブロック選択信号発生部の構成を概略的に
示す図である。
【図４１】 （Ａ）および（Ｂ）は、図３７に示す構成
の選択サブワード線の状態を模式的に示す図である。
【図４２】 この発明の実施の形態４の変更例を示す図
である。
【図４３】 図４２に示す構成のサブワード線ドライバ
の制御信号を示す図である。
【図４４】 この発明の実施の形態４の変更例における
行ブロック選択信号発生部の構成を概略的に示す図であ
る。
【図４５】 この発明の実施の形態４の変更例における
選択サブワード線の状態を示す図である。
【図４６】 この発明の実施の形態４の変更例における
選択サブワード線の状態を示す図である。
【図４７】 この発明の実施の形態４の選択サブワード
線の状態を示す図である。
【図４８】 この発明の実施の形態４の要部の構成を概
略的に示す図である。
【図４９】 この発明の実施の形態４における制御回路
の構成を概略的に示す図である。
【図５０】 この発明の実施の形態５の半導体記憶装置
の要部の構成を概略的に示す図である。
【図５１】 この発明の実施の形態５におけるメモリア
レイの構成を概略的に示す図である。
【図５２】 この発明の実施の形態５におけるメモリア
レイの選択ブロックを概略的に示す図である。
【図５３】 この発明の実施の形態５におけるメモリア
レイの構成および選択行ブロックを概略的に示す図であ
る。
【図５４】 この発明の実施の形態５におけるメモリア
レイの構成および選択行ブロックの構成を概略的に示す
図である。
【図５５】 この発明の実施の形態５における各ブロッ
クとアドレスビットとの対応関係を示す図である。
【図５６】 この発明の実施の形態５におけるブロック
選択信号発生部の構成を概略的に示す図である。
【図５７】 この発明の実施の形態５におけるワード線
選択部の構成を概略的に示す図である。
【図５８】 この発明の実施の形態６の構成を概略的に
示す図である。
【図５９】 この発明の実施の形態７の半導体記憶装置
の要部の構成を概略的に示す図である。
【図６０】 この発明の実施の形態７の変更例１の構成
を概略的に示す図である。
【図６１】 この発明の実施の形態７の変更例２の構成
を概略的に示す図である。
【図６２】 この発明の実施の形態７の変更例３の構成
を概略的に示す図である。
【図６３】 従来の半導体記憶装置のリフレッシュ動作
を示すタイミング図である。
【図６４】 （Ａ）は従来の半導体記憶装置のリフレッ
シュアドレス発生部の構成を概略的に示し、（Ｂ）は図
６４（Ａ）に示す回路の動作を示すタイミング図であ
る。
【符号の説明】
１ ロウ系制御回路、２ アドレス前処理回路、３ ス
ペア判定回路、５ ロウデコーダ、１０ａ リフレッシ
ュアドレスカウンタ、１０ｂ リフレッシュタイマ、１
１ 内部クロック発生回路、１２ ブロックラッチ回
路、１３ ブロックデコード回路、１４ バッファ回
路、１５ バンクＡ制御回路、１６ バンクＢ制御回
路、１７ａ，１７ｂ マルチプレクサ、２１ セルフリ
フレッシュタイマ回路、２３ オートリフレッシュ選択
制御回路、２５ リフレッシュアドレスカウンタ回路、
ＲＢ♯０−ＲＢ♯１６ 行ブロック、ＭＷＤＢ，ＭＷＤ
ＢＡ，ＭＷＤＢＢ メインワード線ドライバ値、ＭＳＡ
メモリサブアレイ、ＣＢ♯０−ＣＢ♯７ 列ブロッ
ク、ＳＡＢ♯０−ＳＡＢ♯８，ＳＡＢ０−ＳＡＢ１６
センスアンプ帯、ＳＷＤＢ サブワード線ドライバ帯、
５０，５４ ＥＱ制御回路、５１，５３ ＢＩ制御回
路、５２ ＳＡ制御回路、６０，６３ ローカルＥＱ制
御回路、６１，６３ ローカルＢＩ制御回路、６２ ロ
ーカルＳＡ制御回路、６５ サブデコードドライバ、７
０ リフレッシュ領域アドレスレジスタ、７１カウント
回路、７２ サイズ情報記憶回路、７３ 選択回路、７
４ 列ブロックレジスタ、７５ デコーダ、７７ ＯＲ
回路、４ａ スペアイネーブル回路、５ａ ロウデコー
ダ、５ｂ スペアワード線ドライバ、ＳＷＤ０−ＳＷＤ
３ ノーマルサブワード線ドライバ、ＳＳＤ０−ＳＳＤ
３ スペアサブワード線ドライバ、ＮＳＷＬ０−ＮＳＷ
Ｌ３ ノーマルサブワード線、ＳＳＷＬ０−ＳＳＷＬ３
スペアサブワード線、ＮＭＷＬ ノーマルメインワード
線、ＳＭＷＬ スペアメインワード線、７５ａ−７５ｈ
ブロックスペア判定器、７７ａ−７７ｈ サブワード
線ドライバ群、７５ ブロックスペア判定回路、８４
スペアサブデコーダ、ＲＲＢ♯ 冗長行ブロック、９０
ａ，９０ｂ メインセンス系制御回路、９１ａ，９１ｂ
ローカルセンス系制御回路、９５ センス電源、ＳＰ
Ｌ センス電源線、ＤＣＰ デカップル容量、１００
レジスタ、１０１ａ−１０１ｃ マルチプレクサ、１０
２ａ−１０２ｅ ＯＲ回路、１０３ デコーダ、１０４
リフレッシュアドレスカウンタ、１０５ マルチプレ
クサ、１０６ ロウデコーダ、ＧＡ０−ＧＡ７ ＡＮＤ
回路、１１０，１１２，１１４，１１６ スペア判定回
路。

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 クロック信号に同期して動作する半導体
    記憶装置であって、 記憶データを再書込するリフレッシュモード時に、リフ
    レッシュすべきメモリセルを指定するリフレッシュアド
    レスを発生するためのリフレッシュアドレス発生回路、 前記クロック信号と非同期で前記リフレッシュアドレス
    に従って内部アドレスを発生するアドレス回路、および
    前記クロック信号に同期して外部からのリフレッシュ指
    示を取込み、該取込んだリフレッシュ指示に従って前記
    内部アドレスが指定するメモリセルのリフレッシュを行
    なうためのリフレッシュ制御信号を発生するリフレッシ
    ュ制御回路を備える、半導体記憶装置。
  2. 【請求項２】 動作モード指示信号に従って外部からの
    アドレス信号と前記リフレッシュアドレスの一方を選択
    して前記クロック信号と非同期で前記アドレス回路へ与
    えるアドレス選択回路をさらに備え、前記アドレス選択
    回路は、前記動作モード指示信号が前記リフレッシュモ
    ードを指定するとき前記リフレッシュアドレスを選択し
    て前記アドレス回路へ与える、請求項１記載の半導体記
    憶装置。
  3. 【請求項３】 不良メモリセルのアドレスを記憶し、前
    記アドレス回路から発生される内部アドレスが前記不良
    メモリセルを指定しているか否かを前記クロック信号と
    非同期で動作して判定するスペア判定回路をさらに備え
    る、請求項１または２記載の半導体記憶装置。
  4. 【請求項４】 前記クロック信号に同期して動作し、前
    記動作モード指示信号に従って前記アドレス回路からの
    内部アドレス信号に従ってアドレス指定されたメモリセ
    ルを含む行を選択状態へ駆動するための行系回路をさら
    に備える、請求項２記載の半導体記憶装置。
  5. 【請求項５】 各々に１行のメモリセルが接続する複数
    のサブワード線を備え、前記複数のサブワード線は行方
    向に整列して配列され、さらに前記複数のサブワード線
    に共通に設けられるメインワード線、および通常動作モ
    ード時、アドレス信号に従って前記メインワード線およ
    び前記複数のサブワード線を選択状態へ駆動し、かつメ
    モリセルの記憶データを保持するデータ保持モード時前
    記アドレス信号に従って前記メインワード線と前記複数
    のサブワード線の一部のサブワード線とを選択状態へ駆
    動するための行選択回路を備える、半導体記憶装置。
  6. 【請求項６】 前記データ保持モード時、前記アドレス
    信号としてリフレッシュすべき行のメモリセルを特定す
    るロウアドレス信号と前記一部のサブワード線を特定す
    るサブロウアドレス信号とを発生するリフレッシュアド
    レス回路をさらに備える、請求項５記載の半導体記憶装
    置。
  7. 【請求項７】 前記行選択回路は、前記通常動作モード
    時前記サブロウアドレス信号に相当するアドレス信号を
    無効化し、かつ前記データ保持モード時前記サブロウア
    ドレス信号を有効とするデコード回路を含む、請求項６
    記載の半導体記憶装置。
  8. 【請求項８】 前記メインワード線に対応して配置され
    るメモリセルに不良メモリセルが存在するとき、該不良
    メモリセルの救済のために配置される冗長メインワード
    線、 前記複数のサブワード線各々に対応して配設され、かつ
    各々が行方向に整列して配置されかつ各々に複数のスペ
    アメモリセルが接続される複数のスペアサブワード線、
    および前記不良メモリセルのアドレスを示す不良アドレ
    スを記憶しかつ前記アドレス信号に従って前記不良メモ
    リセルの接続するサブワード線を対応のスペアサブワー
    ド線で置換するための不良救済回路をさらに備え、前記
    不良救済回路は、少なくともデータ保持モード時、サブ
    ワード線単位で不良救済のための置換を行なう、請求項
    ５記載の半導体記憶装置。
  9. 【請求項９】 各々が、行列状に配列される複数のノー
    マルメモリセルを有する複数のメモリサブブロックを備
    え、前記複数のメモリサブブロックは行方向に整列して
    配置され、 前記複数のメモリサブブロック各々において各行に対応
    して配設され、かつ各々に対応の行のノーマルメモリセ
    ルが接続する複数のノーマルサブワード線、 前記複数のメモリサブブロック共通に行方向に延在して
    配設されかつ各々が、前記複数のメモリサブブロックの
    各々の所定数のノーマルサブワード線に対応して配設さ
    れる複数のノーマルメインワード線、および前記複数の
    メモリサブブロック各々において少なくとも１行に整列
    して配設される複数のスペアメモリセルを備え、前記複
    数のスペアメモリセルは対応のメモリサブブロックにお
    いてノーマルメモリセルと列方向に整列して配置され、
    さらに前記複数のメモリサブブロック各々においてスペ
    アメモリセルの行に対応して配設され、各々に対応の行
    のスペアメモリセルが接続する複数のスペアサブワード
    線、 前記複数のメモリサブブロック共通に行方向に延在して
    配置され、かつ前記複数のメモリサブブロック各々の所
    定数のスペアサブワード線に対応して設けられる少なく
    とも１本のスペアメインワード線、および不良ノーマル
    メモリセルの位置を示す不良アドレスを記憶し、前記不
    良ノーマルメモリセルが指定されたとき該不良メモリセ
    ルを含む行に対応して配置されるノーマルサブワード線
    を対応のメモリサブブロック内のスペアサブワード線で
    置換するための救済制御回路を備え、前記救済制御回路
    は、少なくともデータ保持モード時、メモリサブブロッ
    ク単位で不良救済のための置換を行なう、半導体記憶装
    置。
  10. 【請求項１０】 前記半導体記憶装置は、データアクセ
    スを行なうノーマルアクセスモードと記憶データの保持
    を行なうデータ保持モードとを有し、かつさらに、 前記ノーマルアクセスモード時、行選択に関連する動作
    を行なう行系回路を前記複数のメモリサブブロック各々
    において活性化し、かつ前記データ保持モード時前記複
    数のメモリサブブロックのうちの一部のメモリサブブロ
    ックの行系回路を活性化するための行選択制御回路をさ
    らに備える、請求項９記載の半導体記憶装置。
  11. 【請求項１１】 前記救済制御回路は、前記ノーマルア
    クセスモード時、アドレス指定された行のノーマルメイ
    ンワード線全体について不良ノーマルサブワード線の救
    済を行ない、かつ前記データ保持モード時前記一部のメ
    モリサブブロックにおいて不良ノーマルサブワード線の
    救済を行なうための回路を含む、請求項９記載の半導体
    記憶装置。
  12. 【請求項１２】 前記複数のメモリサブブロックは、第
    １の行ブロックを構成し、前記半導体記憶装置はさら
    に、前記第１の行ブロックと列方向に整列して配置され
    る少なくとも１個の第２の行ブロックを有し、 前記第２の行ブロックは、 各々が行列状に配列される複数のノーマルメモリセルを
    有する複数のノーマルメモリサブブロックと、 前記複数のノーマルメモリサブブロック各々において各
    行に対応して配置され、各々に対応の行のメモリセルが
    接続される複数のノーマルサブワード線と、 前記複数のノーマルメモリサブブロックに共通にかつ前
    記複数のノーマルメモリサブブロックの各々の所定数の
    ノーマルサブワード線に対応して配置される複数のノー
    マルメインワード線とを含み、 前記救済制御回路は、前記第２の行ブロックの不良メモ
    リセルに接続する不良ノーマルサブワード線を、前記第
    １の行ブロックの対応のメモリサブブロックのスペアワ
    ード線で置換するための回路を含む、請求項９から１１
    のいずれかに記載の半導体記憶装置。
  13. 【請求項１３】 行列状に配列される複数のメモリセル
    を有するメモリアレイと、 前記メモリアレイの記憶容量を示すビット情報を格納す
    るための回路と、 前記メモリアレイの記憶データをリフレッシュするリフ
    レッシュモード時、前記ビット情報に従って前記メモリ
    アレイのリフレッシュされる行のサイズを設定するため
    のリフレッシュサイズ設定回路とを備える、半導体記憶
    装置。
  14. 【請求項１４】 前記メモリアレイは、 各々が行列状に配列される複数のメモリセルを有しかつ
    行方向に整列して配置される複数のメモリサブブロック
    と、 前記複数のメモリサブブロック各々においてメモリセル
    各行に対応して配置され、各々に対応の行のメモリセル
    が接続する複数のサブワード線と、 各々が、前記複数のメモリサブブロックに共通にかつ前
    記複数のメモリサブブロック各々の所定数の行に対応し
    て配置される複数のメインワード線とを含み、 前記リフレッシュサイズ設定回路は、前記ビット情報が
    第１の値のときリフレッシュ行のサイズをリフレッシュ
    アドレスにより指定される行に対応して配置されるメイ
    ンワード線全体に設定し、かつ前記ビット情報が前記第
    １の値よりも小さな第２の値を示すとき前記リフレッシ
    ュ行のサイズを、リフレッシュアドレスが指定する行に
    対応して配置されるメインワード線の一部に対応するサ
    ブワード線に設定する回路を含む、請求項１３記載の半
    導体記憶装置。
  15. 【請求項１５】 前記複数のメモリサブブロック各々に
    対応して設けられ、対応のメモリサブブロックの不良行
    を救済するための複数のスペアサブワード線と、 不良行アドレスを記憶し、アドレス信号に従って、メモ
    リサブブロック単位で不良行のサブワード線を対応のス
    ペアワード線で置換するための不良救済回路とをさらに
    備える、請求項１４記載の半導体記憶装置。
  16. 【請求項１６】 前記複数のメモリサブブロックは第１
    の行ブロックを構成し、 前記メモリアレイは前記第１の行ブロックと列方向に整
    列して配置される少なくとも１個の第２の行ブロックを
    有し、前記第２の行ブロックは前記第１の行ブロックの
    メモリサブブロックに対応して配置される複数のメモリ
    サブブロックを有し、前記複数のスペアサブワード線
    は、前記第２の行ブロックのメモリサブブロックに配置
    される、請求項１５記載の半導体記憶装置。
JP2000186061A 2000-06-21 2000-06-21 半導体記憶装置 Withdrawn JP2002008370A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000186061A JP2002008370A (ja) 2000-06-21 2000-06-21 半導体記憶装置
US09/737,737 US6366515B2 (en) 2000-06-21 2000-12-18 Semiconductor memory device
US10/103,999 US6538953B2 (en) 2000-06-21 2002-03-25 Semiconductor memory device
US10/359,058 US6611470B2 (en) 2000-06-21 2003-02-06 Semiconductor memory device having refresh size setting circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000186061A JP2002008370A (ja) 2000-06-21 2000-06-21 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2002008370A true JP2002008370A (ja) 2002-01-11

Family

ID=18686293

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000186061A Withdrawn JP2002008370A (ja) 2000-06-21 2000-06-21 半導体記憶装置

Country Status (2)

Country Link
US (3) US6366515B2 (ja)
JP (1) JP2002008370A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005024844A1 (ja) * 2003-08-28 2005-03-17 Fujitsu Limited 半導体メモリ
WO2005088642A1 (ja) * 2004-03-11 2005-09-22 Fujitsu Limited 半導体メモリ
US7110282B2 (en) 2003-09-26 2006-09-19 Renesas Technology Corp. Semiconductor memory device allowing accurate burn-in test
JP2007115392A (ja) * 2005-10-19 2007-05-10 Hynix Semiconductor Inc 半導体メモリのアクティブ区間制御装置および方法
JP2011081881A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体記憶装置及びデータ処理システム
JP2012064304A (ja) * 2011-11-22 2012-03-29 Fujitsu Semiconductor Ltd ダイナミック型半導体メモリのリフレッシュ制御方法

Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6888776B2 (en) * 2000-09-06 2005-05-03 Renesas Technology Corp. Semiconductor memory device
KR100374641B1 (ko) * 2000-11-24 2003-03-04 삼성전자주식회사 스탠바이 모드에서 지연동기 루프회로의 전력소모를감소시키기 위한 제어회로를 구비하는 반도체 메모리장치및 이의 파우워 다운 제어방법
JP3945993B2 (ja) * 2001-03-29 2007-07-18 富士通株式会社 半導体記憶装置
US6788614B2 (en) * 2001-06-14 2004-09-07 Micron Technology, Inc. Semiconductor memory with wordline timing
US6744681B2 (en) * 2001-07-24 2004-06-01 Hewlett-Packard Development Company, L.P. Fault-tolerant solid state memory
US6980481B1 (en) * 2001-12-20 2005-12-27 Lsi Logic Corporatiion Address transition detect control circuit for self timed asynchronous memories
US6751156B2 (en) * 2002-01-09 2004-06-15 International Business Machines Corporation Semiconductor memory system having dynamically delayed timing for high-speed data transfers
US6625078B2 (en) * 2002-02-11 2003-09-23 United Memories, Inc. Look-ahead refresh for an integrated circuit memory
JP4321988B2 (ja) * 2002-03-27 2009-08-26 富士通マイクロエレクトロニクス株式会社 半導体記憶装置およびその制御方法
US6693837B2 (en) 2002-04-23 2004-02-17 Micron Technology, Inc. System and method for quick self-refresh exit with transitional refresh
JP2003338193A (ja) * 2002-05-21 2003-11-28 Mitsubishi Electric Corp 半導体メモリモジュール
US8491877B2 (en) * 2003-03-18 2013-07-23 The Procter & Gamble Company Composition comprising zinc-containing layered material with a high relative zinc lability
US7043599B1 (en) * 2002-06-20 2006-05-09 Rambus Inc. Dynamic memory supporting simultaneous refresh and data-access transactions
US6721224B2 (en) * 2002-08-26 2004-04-13 Mosel Vitelic, Inc. Memory refresh methods and circuits
JP3998539B2 (ja) * 2002-08-28 2007-10-31 富士通株式会社 半導体記憶装置
US20040117695A1 (en) * 2002-12-27 2004-06-17 Huang-Tsun Chen Capacity indicating means and measuring method
JP2004241039A (ja) * 2003-02-05 2004-08-26 Renesas Technology Corp 半導体記憶装置
JP2004273029A (ja) * 2003-03-10 2004-09-30 Sony Corp 記憶装置およびそれに用いられるリフレッシュ制御回路ならびにリフレッシュ方法
US6961277B2 (en) * 2003-07-08 2005-11-01 Micron Technology, Inc. Method of refreshing a PCRAM memory device
JP4115976B2 (ja) * 2003-09-16 2008-07-09 株式会社東芝 半導体記憶装置
US7236416B2 (en) 2004-05-21 2007-06-26 Qualcomm Incorporated Method and system for controlling refresh in volatile memories
US7046560B2 (en) * 2004-09-02 2006-05-16 Micron Technology, Inc. Reduction of fusible links and associated circuitry on memory dies
JP4428319B2 (ja) * 2005-08-30 2010-03-10 エルピーダメモリ株式会社 半導体記憶装置およびバンク・リフレッシュ方法
KR100670729B1 (ko) * 2005-09-29 2007-01-17 주식회사 하이닉스반도체 반도체메모리소자의 내부 어드레스 생성장치
DE102006030374A1 (de) * 2005-09-29 2007-04-05 Hynix Semiconductor Inc., Ichon Interner Signalgenerator zur Verwendung in einer Halbleiterspeichereinrichtung
US7307913B2 (en) * 2005-09-29 2007-12-11 Hynix Semiconductor Inc. Clock control device for toggling an internal clock of a synchronous DRAM for reduced power consumption
KR100654003B1 (ko) * 2005-11-29 2006-12-06 주식회사 하이닉스반도체 반도체 장치의 셀프 리프레쉬 주기 측정회로
KR100666181B1 (ko) * 2005-12-27 2007-01-09 삼성전자주식회사 센스앰프 및 워드라인 드라이버 영역을 위한 면적을최소화하는 레이아웃을 가지는 반도체 메모리 장치
KR100745074B1 (ko) * 2005-12-28 2007-08-01 주식회사 하이닉스반도체 반도체 장치
KR100704039B1 (ko) * 2006-01-20 2007-04-04 삼성전자주식회사 디코딩 신호가 워드라인 방향으로 버싱되는 반도체 메모리장치
US7313047B2 (en) * 2006-02-23 2007-12-25 Hynix Semiconductor Inc. Dynamic semiconductor memory with improved refresh mechanism
KR100810060B1 (ko) * 2006-04-14 2008-03-05 주식회사 하이닉스반도체 반도체 메모리 소자 및 그의 구동방법
US20070271609A1 (en) * 2006-05-18 2007-11-22 Phison Electronics Corp. Security system of flash memory and method thereof
KR100827657B1 (ko) * 2006-09-05 2008-05-07 삼성전자주식회사 반도체 메모리 장치.
JP4282716B2 (ja) * 2006-12-27 2009-06-24 エルピーダメモリ株式会社 半導体記憶装置
KR100850283B1 (ko) * 2007-01-25 2008-08-04 삼성전자주식회사 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및그의 워드라인 디코딩 방법
US7864577B2 (en) * 2007-03-16 2011-01-04 Micron Technology, Inc. Sharing physical memory locations in memory devices
JP5157207B2 (ja) * 2007-03-16 2013-03-06 富士通セミコンダクター株式会社 半導体メモリ、メモリコントローラ、システムおよび半導体メモリの動作方法
US7577056B2 (en) * 2007-04-14 2009-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for using a DLL for signal timing control in a eDRAM
US7916536B2 (en) 2007-07-26 2011-03-29 Micron Technology, Inc. Programming based on controller performance requirements
WO2009076511A2 (en) * 2007-12-12 2009-06-18 Zmos Technology, Inc. Memory device with self-refresh operations
US8095725B2 (en) 2007-12-31 2012-01-10 Intel Corporation Device, system, and method of memory allocation
KR20090131189A (ko) * 2008-06-17 2009-12-28 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
US20100111800A1 (en) * 2008-11-03 2010-05-06 Westinghouse Electric Company Llc PRODUCTION OF NUCLEAR GRADE ENRICHED GADOLINIUM AND ERBIUM USING VOLATILE Gd OR Er SPECIES USING AN AERODYNAMIC PROCESS
US8407400B2 (en) 2008-11-12 2013-03-26 Micron Technology, Inc. Dynamic SLC/MLC blocks allocations for non-volatile memory
JP2011065732A (ja) * 2009-09-18 2011-03-31 Elpida Memory Inc 半導体記憶装置
KR101097462B1 (ko) * 2009-12-29 2011-12-23 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작방법
US8854882B2 (en) 2010-01-27 2014-10-07 Intelligent Intellectual Property Holdings 2 Llc Configuring storage cells
US8661184B2 (en) 2010-01-27 2014-02-25 Fusion-Io, Inc. Managing non-volatile media
JP2011159345A (ja) * 2010-01-29 2011-08-18 Elpida Memory Inc 半導体記憶装置
KR20110093086A (ko) * 2010-02-11 2011-08-18 삼성전자주식회사 셀프 리프레쉬 동작 모드에서 내부 고 전원전압을 사용하는 반도체 메모리 장치 및 그에 따른 고 전원전압 인가방법
US9245653B2 (en) 2010-03-15 2016-01-26 Intelligent Intellectual Property Holdings 2 Llc Reduced level cell mode for non-volatile memory
KR101212738B1 (ko) * 2010-10-29 2012-12-14 에스케이하이닉스 주식회사 리프레쉬 제어회로 및 이를 포함하는 반도체 메모리 장치 및 리프레쉬 제어방법
JP2012168998A (ja) * 2011-02-10 2012-09-06 Elpida Memory Inc 半導体記憶装置
US8942056B2 (en) 2011-02-23 2015-01-27 Rambus Inc. Protocol for memory power-mode control
JP6091083B2 (ja) 2011-05-20 2017-03-08 株式会社半導体エネルギー研究所 記憶装置
JP2012252742A (ja) * 2011-06-02 2012-12-20 Elpida Memory Inc 半導体装置
KR20130032703A (ko) * 2011-09-23 2013-04-02 에스케이하이닉스 주식회사 반도체메모리장치
US11024352B2 (en) 2012-04-10 2021-06-01 Samsung Electronics Co., Ltd. Memory system for access concentration decrease management and access concentration decrease method
US8971137B2 (en) * 2013-03-07 2015-03-03 Intel Corporation Bit based fuse repair
US9524113B2 (en) 2013-05-24 2016-12-20 Seagate Technology Llc Variable redundancy in a solid state drive
KR102182381B1 (ko) * 2013-12-11 2020-11-24 에스케이하이닉스 주식회사 어드레스 저장회로, 메모리 및 이를 포함하는 메모리 시스템
KR102124973B1 (ko) * 2013-12-11 2020-06-22 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
US9734888B2 (en) 2013-12-11 2017-08-15 SK Hynix Inc. Address storage circuit and memory and memory system including the same
KR102088343B1 (ko) 2014-02-05 2020-03-12 삼성전자주식회사 반도체 메모리 장치
US9779800B2 (en) * 2015-09-16 2017-10-03 Micron Technology, Inc. Timing control circuit shared by a plurality of banks
KR102393425B1 (ko) * 2015-10-20 2022-05-03 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US10002042B2 (en) * 2015-10-22 2018-06-19 Sandisk Technologies Llc Systems and methods of detecting errors during read operations and skipping word line portions
KR102441031B1 (ko) * 2016-04-01 2022-09-07 에스케이하이닉스 주식회사 리프레쉬 제어 장치 및 이를 포함하는 반도체 장치
KR102550685B1 (ko) * 2016-07-25 2023-07-04 에스케이하이닉스 주식회사 반도체장치
US11929130B2 (en) 2020-09-30 2024-03-12 Changxin Memory Technologies, Inc. Method and device for testing sr cycle as well as method and device for testing ar number
WO2022151674A1 (zh) * 2021-01-15 2022-07-21 长鑫存储技术有限公司 自刷新频率的检测方法
US11922031B1 (en) * 2022-09-23 2024-03-05 Micron Technology, Inc. Apparatus with directed refresh management mechanism

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09167488A (ja) * 1995-12-18 1997-06-24 Mitsubishi Electric Corp 半導体記憶装置
KR100234365B1 (ko) 1997-01-30 1999-12-15 윤종용 반도체 메모리장치의 리프레쉬 방법 및 회로
KR100248353B1 (ko) * 1997-04-09 2000-03-15 김영환 반도체 메모리 소자
US6373769B1 (en) * 1997-06-12 2002-04-16 Infineon Technologies Ag Decoded autofresh mode in a DRAM
JP3736779B2 (ja) 1998-02-26 2006-01-18 株式会社日立製作所 ダイナミック型ｒａｍ
KR100529706B1 (ko) * 1998-04-21 2005-11-22 마츠시타 덴끼 산교 가부시키가이샤 반도체 기억장치
US6208577B1 (en) * 1999-04-16 2001-03-27 Micron Technology, Inc. Circuit and method for refreshing data stored in a memory cell

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005024844A1 (ja) * 2003-08-28 2005-03-17 Fujitsu Limited 半導体メモリ
US7187604B2 (en) 2003-08-28 2007-03-06 Fujitsu Limited Semiconductor memory
US7110282B2 (en) 2003-09-26 2006-09-19 Renesas Technology Corp. Semiconductor memory device allowing accurate burn-in test
KR100726298B1 (ko) * 2003-09-26 2007-06-13 가부시끼가이샤 르네사스 테크놀로지 정확히 번인 테스트를 실행할 수 있는 반도체 기억 장치
WO2005088642A1 (ja) * 2004-03-11 2005-09-22 Fujitsu Limited 半導体メモリ
US7327627B2 (en) 2004-03-11 2008-02-05 Fujitsu Limited Semiconductor memory
JPWO2005088642A1 (ja) * 2004-03-11 2008-02-21 富士通株式会社 半導体メモリ
JP4532481B2 (ja) * 2004-03-11 2010-08-25 富士通セミコンダクター株式会社 半導体メモリ
JP2007115392A (ja) * 2005-10-19 2007-05-10 Hynix Semiconductor Inc 半導体メモリのアクティブ区間制御装置および方法
JP2011081881A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体記憶装置及びデータ処理システム
JP2012064304A (ja) * 2011-11-22 2012-03-29 Fujitsu Semiconductor Ltd ダイナミック型半導体メモリのリフレッシュ制御方法

Also Published As

Publication number Publication date
US6611470B2 (en) 2003-08-26
US20030128614A1 (en) 2003-07-10
US20020097626A1 (en) 2002-07-25
US6538953B2 (en) 2003-03-25
US20020001246A1 (en) 2002-01-03
US6366515B2 (en) 2002-04-02

Similar Documents

Publication Publication Date Title
JP2002008370A (ja) 半導体記憶装置
US6721223B2 (en) Semiconductor memory device
US6507532B1 (en) Semiconductor memory device having row-related circuit operating at high speed
JP3376998B2 (ja) 半導体記憶装置
JP2002216471A (ja) 半導体記憶装置
JP2001357670A (ja) 半導体記憶装置
JPH09288614A (ja) 半導体集積回路装置、半導体記憶装置およびそのための制御回路
US7301843B2 (en) Semiconductor memory device having complete hidden refresh function
JP2000067595A (ja) 半導体記憶装置
JP2002334576A (ja) 半導体メモリ装置及びそのリフレッシュ動作の制御方法
US7764553B2 (en) Semiconductor memory device and control method thereof
JP4566621B2 (ja) 半導体メモリ
JPH09161477A (ja) 半導体記憶装置
JPH117792A (ja) 半導体記憶装置
JPWO2002061839A1 (ja) 半導体集積回路装置
JPH11283395A (ja) 半導体記憶装置
US6304498B1 (en) Semiconductor memory device capable of suppressing degradation in operation speed after replacement with redundant memory cell
JP4027006B2 (ja) マルチバンクｄｒａｍでのバンキング制御のための階層ロウ活動化方法
JP2002025291A (ja) 半導体記憶装置
KR100442225B1 (ko) 고속 판독이 가능한 반도체 기억 장치
JP4804503B2 (ja) 半導体記憶装置
TWI720360B (zh) 位元線驅動的感測放大器時鐘方案
JP2003059268A (ja) 半導体記憶装置
JP2004103119A (ja) 半導体記憶装置
JPH11288589A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20070904