JP4532481B2 - 半導体メモリ - Google Patents

Description

本発明は、ダイナミックメモリセルを有し、パーシャルリフレッシュモードを有する半導体メモリに関する。

携帯電話等の携帯端末に必要なメモリ容量は、年々増加している。このような中、ダイナミックRAM（以下、DRAMと称す）が、従来のスタティックRAM（以下、SRAMと称す）に代わり、携帯端末のワークメモリとして使用されてきている。DRAMは、メモリセルを構成する素子数がSRAMに比べて少ないため、チップサイズを小さくでき、チップコストをSRAMより低くできる。

一方、携帯端末に実装される半導体メモリは、バッテリーを長時間使用可能にするために低消費電力であることが要求されている。DRAMは、SRAMと異なり、メモリセルに書き込まれたデータを保持するために定期的にリフレッシュ動作が必要である。このため、DRAMを携帯端末のワークメモリとして使用する場合、携帯端末を使用していない状態でもデータを保持しておくだけで電力が消費され、バッテリーが消耗してしまう。

DRAMのスタンバイ時（低消費電力モード時）の消費電力を減らすために、パーシャルリフレッシュ技術が開発されている（例えば、特許文献１参照）。パーシャルリフレッシュ機能を有するDRAMでは、スタンバイ状態（パーシャルリフレッシュモード）において、データを保持するメモリセルを限定することで、リフレッシュするメモリセル数を減らしている。リフレッシュするメモリセルを減らすことで、リフレッシュ回数が減るため、パーシャルリフレッシュモード中の消費電力を削減できる。
特開２０００−２９８９８２号公報

本発明の目的は、ダイナミックメモリセルを有し、パーシャルリフレッシュモードを有する半導体メモリにおいて、パーシャルリフレッシュモード中の消費電力（スタンバイ電流）を削減することにある。

本発明の第１の形態では、半導体メモリにおいて、ダイナミックメモリセルを有し、同時に動作しない３以上のメモリブロックは、一方向に沿って配置されている。互いに隣接するメモリブロックの間に配置される制御回路は、これ等隣接するメモリブロックで共有され、隣接するメモリブロックの一方の動作に同期して動作する。一方向の両端に配置されるメモリブロックの外側にそれぞれ配置される制御回路は、これ等メモリブロックの動作に同期してそれぞれ動作する。スイッチ回路は、各制御回路を、この制御回路に隣接するメモリブロックに接続する。

動作制御回路は、両端のメモリブロックの外側に位置する制御回路に対応するスイッチ回路を、一部のメモリセルのデータのみを保持するパーシャルリフレッシュモード中に常時オンする。このため、両端のメモリブロックがアクセスされる場合のほうが、それ以外のメモリブロックがアクセスされる場合より、オンするスイッチ回路の数（スイッチ回路のオン／オフ動作の頻度）を少なくできる。したがって、パーシャル領域を、両端のメモリブロックを含んで設定することで、パーシャルリフレッシュモード中の消費電力（スタンバイ電流）を削減できる。ここで、パーシャル領域は、パーシャルリフレッシュモード中にリフレッシュ動作が実行されるメモリブロックを示す。

例えば、制御回路は、センスアンプ、プリチャージ回路およびコラムスイッチの少なくともいずれかである。スイッチ回路は、各メモリブロックのメモリセルに接続されたビット線をこれ等回路に接続するビット線制御スイッチである。
本発明の第１の形態の好ましい例では、スイッチ回路は、nMOSトランジスタで構成されている。nMOSトランジスタのゲートに供給されるスイッチ制御信号の高レベル電圧は、昇圧電圧生成回路により生成される昇圧電圧である。このため、スイッチ回路をオンさせるためには、昇圧電圧生成回路の動作が必要であり、半導体メモリ全体の消費電力は大きくなる。しかし、本発明では、上述したようにパーシャルリフレッシュモード中に動作するスイッチ回路の数が少ないため、消費電力の削減効果を大きくできる。

本発明の第１の形態の好ましい別の例では、モードレジスタは、パーシャル領域の大きさを変更するために、半導体メモリの外部から設定される。両端のメモリブロックは、設定可能な複数のパーシャル領域に含まれる。このため、設定されたパーシャル領域の大きさに依存せず、パーシャルリフレッシュモード中の消費電力を削減できる。
本発明の第１の形態の好ましい別の例では、リフレッシュアドレスカウンタは、メモリセルをリフレッシュするためのリフレッシュアドレスを順次生成する。パーシャル領域に含まれるメモリブロックは、アドレスマップの中でアドレスの小さい側に割り当てられる。リフレッシュアドレスカウンタは、パーシャルリフレッシュモード中に、上位の少なくとも１ビットが低レベルに固定されたリフレッシュアドレスを出力する。このため、半導体メモリを使用するユーザの使い勝手を損なうことなく、パーシャルリフレッシュモード中の消費電力が低い半導体メモリを提供できる。

本発明の第２の形態では、半導体メモリにおいて、ダイナミックメモリセルを有する偶数個のセルアレイは、一方向に沿って配置されている。デコード回路は、互いに隣接するセルアレイの間および一方向の両端に配置されるセルアレイの外側にそれぞれ配置される。一方向の端から奇数番目のデコード回路は、互いに同じアドレスが割り当てられる。一方向の端から偶数番目のデコード回路は、互いに同じアドレスが割り当てられる。奇数番目のデコード回路と偶数番目のデコード回路とは、互いに異なるアドレスが割り当てられる。

セルアレイの間に配置されるデコード回路は、両側に隣接する二つセルアレイにデコード信号を出力するドライバを有している。一方向の両端のセルアレイの外側に配置されるデコード回路は、隣接する一つのセルアレイにデコード信号を出力するドライバを有している。パーシャル領域は、偶数番目のデコード回路のドライバに接続されたメモリセルを含んで設定される。このため、パーシャルリフレッシュモード中に動作するデコード回路の数を、相対的に少なくでき、消費電力を削減できる。ここで、パーシャル領域は、メモリセルの一部のデータのみを保持するパーシャルリフレッシュモード中にリフレッシュ動作が実行されるメモリセルを示す。

例えば、半導体メモリは、上位アドレスをデコードするメインデコーダと、メインデコーダの出力に応じて下位アドレスをデコードするサブデコーダとを有しており、上記デコード回路は、サブデコーダである。また、デコード回路が出力するデコード信号は、メモリセルの転送トランジスタのゲートに接続されるワード線に供給される。
本発明の第２の形態の好ましい例では、モードレジスタは、パーシャル領域の大きさを変更するために、半導体メモリの外部から設定される。偶数番目のデコード回路に対応するメモリセルは、設定可能な複数のパーシャル領域に含まれる。奇数番目のデコード回路に対応するメモリセルは、設定可能な複数のパーシャル領域に含まれない。このため、設定されたパーシャル領域の大きさに依存せず、パーシャルリフレッシュモード中の消費電力を削減できる。

本発明の半導体メモリでは、消費電力が小さいメモリブロックをパーシャル領域に含めることで、パーシャルリフレッシュモード中の消費電力（スタンバイ電流）を削減できる。また、パーシャルリフレッシュモード中に動作するデコード回路の数を少なくなるように、パーシャル領域を割り当てることで、パーシャルリフレッシュモード中の消費電力（スタンバイ電流）を削減できる。

以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。

図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、シリコン基板上にCMOSプロセスを使用して擬似SRAMとして形成されている。擬似SRAMは、DRAMのメモリコアを有し、SRAMのインタフェースを有している。擬似SRAMは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。この擬似SRAMは、例えば、メモリ容量が３２Ｍビット（２Ｍアドレス×１６Ｉ／Ｏ）であり、携帯電話等の携帯機器に搭載されるワークメモリに使用される。

擬似SRAMは、動作モードとして、読み出し動作、書き込み動作およびリフレッシュ動作を実行する通常動作モードと、リフレッシュ動作のみを実行する低電力モードとを有している。低電力モードは、セルフリフレッシュモードとパーシャルリフレッシュモードとを含んでいる。セルフリフレッシュモードでは、擬似SRAM内の全てのメモリセルは、定期的にリフレッシュされる。

パーシャルリフレッシュモードでは、擬似SRAM内の一部のメモリセルのみが定期的にリフレッシュされる。すなわち、セルフリフレッシュモードでは、全てのメモリセルのデータが保持され、パーシャルリフレッシュモードでは、一部のメモリセルのみのデータが保持される。パーシャルリフレッシュモードを有する擬似SRAMでは、データを保持するメモリ容量を選択的に小さくできるため、パーシャルリフレッシュモード中の消費電力（スタンバイ電流）は、セルフリフレッシュモード中の消費電力より小さくなる。

読み出し動作および書き込み動作は、外部端子を介して供給される読み出しコマンドおよび書き込みコマンドに応じて実行される。リフレッシュ動作は、擬似SRAM内部で生成されるリフレッシュ要求に応じて、外部のシステムに認識されることなく実行される。
擬似SRAMは、コマンド制御回路１０、モードレジスタ１２、リフレッシュタイマ１４、リフレッシュアドレスカウンタ１６、昇圧電圧生成回路１８、アドレス入力回路２０、データ入出力回路２２、動作制御回路２４、リフレッシュ制御回路２６、アドレス切替回路２８およびメモリコア３０を有している。なお、図１では、本発明の説明に必要な主要な信号のみを示している
コマンド制御回路１０は、外部端子から供給されるコマンド信号CMD（例えば、チップイネーブル信号/CE、書き込みイネーブル信号/WE、出力イネーブル信号/OEなど）を受信する。コマンド制御回路１０は、受信したコマンド信号CMDに応じて、読み出し動作を実行するための読み出し制御信号RDZおよび書き込み動作を実行するための書き込み制御信号WRZ等を出力する。また、コマンド制御回路１０は、コマンド信号CMDがパーシャルリフレッシュモードを示すときに、モードレジスタ１２に設定された内容に応じてパーシャルリフレッシュモード信号PMDZを活性化する。

モードレジスタ１２は、擬似SRAMの動作モードを設定するためのレジスタである。モードレジスタ１２は、コマンド端子CMDを介してモードレジスタ設定コマンドが供給されるときに、データ端子DQに供給されるデータ信号の論理レベルに応じて設定される。そして、モードレジスタ１２内のモードビット（１ビット）によって、低電力モード中に、通常のセルフリフレッシュを実行するか（セルフリフレッシュモード）、パーシャルリフレッシュを実行するか（パーシャルリフレッシュモード）が設定される。さらに、パーシャルリフレッシュモードが設定されたとき、モードレジスタ１２内のパーシャルモードビットPMD（２ビット）によって、パーシャルリフレッシュによってデータが保持されるメモリ容量が３種類のいずれかに設定される。

リフレッシュタイマ１４は、所定の周期でリフレッシュ要求信号RQを出力する。リフレッシュアドレスカウンタ１６は、低レベルのパーシャルモード信号PMDZを受けているときに（通常動作モードまたはセルフリフレッシュモード）、リフレッシュ要求信号RQに応じてカウント動作し、１２ビットのリフレッシュアドレス信号RFA9-20を出力する。リフレッシュアドレス信号RFA9-20は、後述するワード線WLを選択するためのロウアドレス信号である。リフレッシュアドレスカウンタ１６は、高レベルのパーシャルモード信号PMDZを受けているときに（パーシャルリフレッシュモード）、モードレジスタ１２のパーシャルモードビットPMDに応じて、リフレッシュアドレス信号RFA18-20の少なくとも１ビットを低レベルに固定し、残りのビットをリフレッシュ要求信号RQに応じてカウント動作し、リフレッシュアドレス信号RFA9-20として出力する。

昇圧電圧生成回路１８は、外部電源電圧VDDを昇圧して昇圧電圧VPPを生成する。昇圧電圧VPPは、後述するサブワードデコーダSWDの電源電圧（ワード線WLの高レベル電圧）および後述するビット線制御信号BTL(BTR)の高レベル電圧に使用される。
アドレス入力回路２０は、アドレス端子から供給されるアドレス信号AD0-20を受信し、受信した信号をコラムアドレス信号CA0-8およびロウアドレス信号RA9-20として出力する。ロウアドレス信号RA9-20は、読み出し動作および書き込み動作においてワード線WLを選択するために供給される。コラムアドレス信号CAは、読み出し動作および書き込み動作において後述するビット線BL、/BLを選択するために供給される。

データ入出力回路２２は、読み出し動作時に、メモリコア３０からコモンデータバスCDBを介して転送される読み出しデータを外部端子DQ0-15に出力する。データ入出力回路２２は、書き込み動作時に、書き込みデータを外部端子DQ0-15を介して受信し、受信したデータをコモンデータバスCDBを介してメモリコア３０に転送する。
動作制御回路２４は、読み出し制御信号RDZ、書き込み制御信号WRZおよびリフレッシュ開始信号RSZのいずれかを受けたときに、メモリコア３０の動作を制御する複数の制御信号を出力する。制御信号として、ワード線WLの活性化タイミングを決める信号、センスアンプの活性化タイミングを決める信号（図６のPSA、NSA）、相補のビット線BL、/BLのプリチャージタイミング（イコライズタイミング）を決める信号（図６のBRS）、およびビット線BL、/BLをセンスアンプ等の制御回路に接続する信号（図６のBTL、BTR）等がある。動作制御回路２４は、外部から供給される読み出しコマンドおよび書き込みコマンド（コマンド信号CMD）と、内部で発生するリフレッシュコマンド（リフレッシュ要求信号RQ）のどちらを優先させるかを決めるアービタの機能も有している。動作制御回路２４は、リフレッシュコマンドに応答してリフレッシュ動作を実行するときに、リフレッシュ信号REFZを活性化（高レベル）する。

リフレッシュ制御回路２６は、リフレッシュ要求信号RQに応答してリフレッシュ開始信号RSZを出力する。アドレス切替回路２８は、低レベルのリフレッシュ信号REFZを受けるときに（通常動作モード）、ロウアドレス信号RA9-20を内部ロウアドレス信号IRA9-20として出力する。アドレス切替回路２８は、高レベルのリフレッシュ信号REFZを受けるときに（パーシャルリフレッシュモードまたはセルフリフレッシュモード）、リフレッシュアドレス信号RFA9-20を内部ロウアドレス信号IRA9-20として出力する。すなわち、読み出し動作および書き込み動作では、外部から供給されるロウアドレス信号RA9-20が選択され、リフレッシュ動作では、内部で生成されるリフレッシュアドレス信号RFA9-20が選択される。

メモリコア３０は、メモリセルアレイARY、制御回路CNT、ワードデコーダWDEC、コラムデコーダCDEC、センスバッファSBおよびライトアンプWAを有している。メモリセルアレイARYは、マトリックス状に配置された複数の揮発性のメモリセルMC（ダイナミックメモリセル）と、メモリセルMCに接続された複数のワード線WLおよび複数のビット線対BL、/BLとを有している。制御回路CNTは、後述する図６に示すセンスアンプSA、プリチャージ回路PREおよびコラムスイッチCSWを有している。

メモリセルMCは、一般のDRAMのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線BL（または、/BL）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線WLに接続されている。
ワードデコーダWDECは、後述するロウブロックRBLKを選択するためのロウデコーダ（図示せず）、メインワードデコーダMWD、およびワード線WLを選択するためのサブワードデコーダSWDを有している。メインワードデコーダMWDは、内部ロウアドレス信号IRA11-16に応じて後述するメインワード線MWLXのいずれかを選択し、選択したメインワード線MWLXを動作制御回路２４からの制御信号に同期して低レベルに変化させる。サブワードデコーダSWDは、活性化されたメインワード線MWLXに対応する４本のワード線WLの一つを、内部ロウアドレス信号IRA9-10に応じて選択する。コラムデコーダCDECは、コラムアドレス信号CA0-8に応じて、ビット線BL、/BLとローカルデータバス線LDB、/LDBとをそれぞれ接続するコラムスイッチCSWをオンさせるコラム線信号CLを出力する（図６参照）。

センスバッファ部SBは、読み出し動作時にローカルデータバス線LDB、/LDB上の読み出しデータの信号量を増幅し、コモンデータバスCDBに出力する。ライトアンプ部WAは、書き込み動作時にコモンデータバスCDB上の書き込みデータの信号量を増幅し、ローカルデータバス線LDB、/LDBに出力する。
図２は、図１に示したメモリコア３０の詳細を示している。図中の網掛け部分には、複数の回路ブロックに共通の回路および配線の接続部等が形成されている。メモリコア３０は、４ビットの内部ロウアドレス信号IRA17-20に応じて選択される１６個のロウブロックRBLK0-RBLK15（メモリブロック）を有している。ロウブロックRBLK0-RBLK15は、図の縦方向Ｙに沿って配置されている。ロウアドレス信号の小さい側に対応するロウブロックRBLK0-1は、縦方向Ｙの両側にそれぞれ配置されている。制御回路CNTは、互いに隣接するロウブロックRBLKの間と、縦方向Ｙの両側に位置するロウブロックRBLK0-1の外側に、セルアレイARYにそれぞれ対応して配置されている。制御回路CNTは、スイッチ回路SWを介してセルアレイARYに接続されている。制御回路CNTおよびスイッチ回路SWの詳細は、後述する図６で説明する。

各ロウブロックRBLK0-RBLK15は、図の横方向Ｘに沿って配置される４つのセルアレイARYと５つのサブワードデコーダSWDとを有している。各ロウブロックRBLK0-15に形成される４つのセルアレイARYは、セグメントとも称される。サブワードデコーダSWDは、互いに隣接するセルアレイARYの間と、横方向Ｘの両端に位置するセルアレイARYの外側に配置されてる。各ロウブロックRBLKにおいて、図の最も右側に位置するサブワードデコーダSWDの外側に、メインワードデコーダMWDが配置されている。図中の太い破線枠Ａは、後述する図５に記載する領域を示している。

図３は、図２に示したロウブロックRBLK0-15のアドレスマップを示している。ロウブロックRBLK0-15は、アドレスが小さい側から順に割り当てられている。各ロウブロックRBLK0-15のメモリ容量は、２Ｍビット（１２８ｋアドレス×１６Ｉ／Ｏ）である。なお、図示したアドレス信号ADは、外部アドレスADだけでなく、リフレッシュアドレス信号RFAも含んでいる。

モードレジスタ１２のパーシャルモードビットPMDが２進数で"00"のとき、太枠で示したロウブロックRBLK0-7のメモリ容量である１６Ｍビットのデータが保持される。パーシャルモードビットPMDが２進数で"01"のとき、太枠で示したロウブロックRBLK0-3のメモリ容量である８Ｍビットのデータが保持される（1/4パーシャルモード）。パーシャルモードビットPMDが２進数で"10"のとき、太枠で示したロウブロックRBLK0-1のメモリ容量である４Ｍビットのデータが保持される（1/8パーシャルモード）。ロウブロックRBLK0-1は、何れのパーシャルモードにおいてもそのデータが保持される。このように、パーシャルリフレッシュモード中、データを保持するメモリ容量は、選択的に小さくできる。なお、1/2、1/4、1/8は、擬似SRAM全体のメモリ容量（３２Ｍビット）に対するパーシャルリフレッシュモード中に保持されるメモリ容量の割合を示している。

図４は、第１の実施形態において、パーシャルリフレッシュモード中のリフレッシュアドレス信号RFA20-9の状態を示している。図１に示したリフレッシュカウンタ１６は、1/2パーシャルモード中（PMD＝"00"）、ロウアドレス信号の最上位ビットRFA20を低レベル（Ｌ）に固定し、残りのビットRFA19-9を用いてカウント動作する。リフレッシュカウンタ１６は、1/4パーシャルモード中（PMD＝"01"）、ロウアドレス信号の上位２ビットRFA20-19を低レベル（Ｌ）に固定し、残りのビットRFA18-9を用いてカウント動作する。リフレッシュカウンタ１６は、1/8パーシャルモード中（PMDが＝"10"）、ロウアドレス信号の上位３ビットRFA20-18を低レベル（Ｌ）に固定し、残りのビットRFA17-9を用いてカウント動作する。

リフレッシュアドレス信号RFA20-17は、ロウブロックRBLKの一つを選択するために使用される。このため、1/2パーシャルモードでは、ロウブロックRBLK0-7に対応するリフレッシュアドレス信号RFAのみが生成され、ロウブロックRBLK0-7のデータのみが保持される。1/4パーシャルモードでは、ロウブロックRBLK0-3に対応するリフレッシュアドレス信号RFAのみが生成され、ロウブロックRBLK0-3のデータのみが保持される。1/8パーシャルモードでは、ロウブロックRBLK0-1に対応するリフレッシュアドレス信号RFAのみが生成され、ロウブロックRBLK0-1のデータのみが保持される。すなわち、図３に示したアドレスマップが構成される。

リフレッシュアドレス信号RFA16-11は、選択されたロウブロックRBLK内のメインワード線MWLXの一つを選択するために使用される。リフレッシュアドレス信号RFA10-9は、選択されたメインワード線MWLXに接続される４本のワード線WLの一つを選択するために使用される。
図５は、図２に示した太い破線枠Ａ内の詳細を示している。各ロウブロックRBLK0-15は、図の上下に隣接するスイッチ回路SWを介して制御回路CNT（センスアンプ等）に接続されている。具体的には、メモリセルMCは、相補のビット線BL、/BLおよびスイッチ回路SWを介して制御回路CNTに接続されている。図の横方向に並ぶスイッチ回路SWの列は、ビット線制御信号BTL（または、BTR）に応じて、それぞれ同時に動作する。

ロウブロックRBLKの間に位置する制御回路CNTは、隣接する二つのロウブロックRBLKに共有されている。メモリコア３０の両端のロウブロックRBLK0-1（RBLK0は図示せず）の外側に位置する制御回路CNTは、隣接する一つのロウブロックRBLK0またはRBLK1のみで使用される。
スイッチ回路SWは、制御回路CNTを二つのロウブロックRBLKで使用するために設けられている。互いに隣接する二つのロウブロックRBLKの一方がアクセスされるときに、これ等ロウブロックRBLKに共有される各制御回路CNTに対応する一対のスイッチ回路SWの一方は、ビット線制御信号BTL、BTRに応じてオフされる。ロウブロックRBLKがアクセスされないとき、各制御回路CNTに対応する一対のスイッチ回路SWは、ともにオンしている。一方、一つのロウブロックRBLKに占有される各制御回路CNTに対応するスイッチ回路SWは、ロウブロックRBLKのアクセス・非アクセスに拘わらず常にオンしている。

すなわち、図１に示した動作制御回路２４は、パーシャルリフレッシュモード中に、ロウブロックRBLK1をアクセスするときに、ロウブロックRBLK15に接続されロウブロックRBLK1側に位置するスイッチ回路SWのみをオフすればよい。ロウブロックRBLK0でも同様である。これに対して、動作制御回路２４は、パーシャルリフレッシュモード中に、例えば、ロウブロックRBLK15をアクセスするときに、ロウブロックRBLK14に接続されロウブロックRBLK15側に位置するスイッチ回路SWと、ロウブロックRBLK1に接続されロウブロックRBLK15側に位置するスイッチ回路SWとを、ともにオフしなくてはならない。

したがって、メモリコア３０の両端に位置するロウブロックRBLK0-1をアクセスするために必要な電力は、他のロウブロックRBLK2-15をアクセスするために必要な電力より少ない。このように、アクセス中の消費電力の少ないロウブロックRBLK0-1をパーシャルリフレッシュモード中にアクセスされるブロックに割り当てることで、パーシャルリフレッシュモード中の消費電力を従来に比べ削減できる。

ワード線WLは、サブワードデコーダSWDに接続されている。各メインワード線MWLXは、４つのサブワードデコーダSWDに共通に接続されている。そして、上述したように、活性化されたメインワード線MWLXに接続されたサブワードデコーダSWDのうち、内部ロウアドレス信号IRA9-10に応じて選択される一つが、ワード線WLを活性化する。
図６は、図５に示した太い破線枠Ｂ内の詳細を示している。制御回路CNTは、プリチャージ回路PRE、センスアンプSAおよびコラムスイッチCSWで構成される。セルアレイARYのビット線BL、/BLは、上述したように、ビット線制御信号BTL、BTRで制御されるビット線制御スイッチBT（スイッチ回路SW）を介して制御回路CNTに接続されている。

nMOSトランジスタで構成されるビット線制御スイッチBT（スイッチ回路SW）は、ゲートで高レベルのビット線制御信号BTL（またはBTR）を受けている間オンし、セルアレイARY内のビット線BL（または/BL）を制御回路CNT内のビット線BL（または/BL）に接続する。ビット線制御信号BTL、BTRの高レベル電圧は、nMOSトランジスタのゲート・ソース間電圧を高くし、オン抵抗を下げるために、昇圧電圧VPPが使用される。このため、ビット線制御信号BTL、BTRの論理レベルを変えるためには、図１に示した動作制御回路２４で電力が消費されるだけでなく、昇圧電圧生成回路１８でも電力が消費される。したがって、ビット線制御信号BTL、BTRの論理レベルを変えるための消費電力は、電圧振幅が電源電圧VDDの制御信号の論理レベルを変えるための消費電力より大きい。パーシャルリフレッシュモード中に、昇圧電圧VPPの使用頻度を下げることで、消費電力の削減効果を大きくできる。

プリチャージ回路PREは、相補のビット線BL、/BLをプリチャージ電圧線VPR（VII/2）にそれぞれ接続するための一対のnMOSトランジスタと、ビット線BL、/BLを互いに接続するためのnMOSトランジスタとで構成されている。プリチャージ回路PREのnMOSトランジスタのゲートは、動作制御回路２４から出力されるビット線リセット信号BRSを受けている。
センスアンプSAは、電源端子が動作制御回路２４から出力されるセンスアンプ活性化信号PSA、NSAの信号線にそれぞれ接続されたラッチ回路で構成されている。センスアンプ活性化信号PSA、NSAの信号線は、ラッチ回路を構成するpMOSトランジスタおよびnMOSトランジスタのソースにそれぞれ接続されている。センスアンプSAは、動作制御回路２４からの制御信号に同期して動作し、ビット線BL、/BL上のデータの信号量を増幅する。

コラムスイッチCSWは、ビット線BLとローカルデータバス線LDBとを接続するnMOSトランジスタと、ビット線/BLとローカルデータバス線/LDBとを接続するnMOSトランジスタとで構成されている。各nMOSトランジスタのゲートは、図１に示したコラムデコーダCDECで生成されるコラム線信号CLを受けている。読み出し動作時に、センスアンプSAで増幅されたビット線BL、/BL上の読み出しデータ信号は、コラムスイッチCSWを介してローカルデータバス線LDB、/LDBに伝達される。書き込み動作時に、ローカルデータバス線LDB、/LDBを介して供給される書き込みデータ信号は、ビット線BL、/BLを介してメモリセルMCに書き込まれる。

図７は、図５に示した太い破線枠Ｃ内の詳細を示している。図７に示した回路は、図６のビット線制御信号BTRに接続されたビット線制御スイッチBTおよびこのビット線制御スイッチBTに接続されたセルアレイARYを除いて構成されている。
以上、本実施形態では、パーシャルリフレッシュモード中にオンしているビット線制御スイッチBTに接続されたロウブロックRBLK0-1を、パーシャル領域に含めることで、パーシャルリフレッシュモード中にオン／オフ動作するビット線制御スイッチBTの数を少なくできる。この結果、パーシャルリフレッシュモード中の消費電力（スタンバイ電流）を削減できる。特に、ビット線制御スイッチBTを構成するnMOSトランジスタは、ゲートで昇圧電圧VPPを受けるため、消費電力の削減効果は大きい。

ロウブロックRBLK0-1を、モードレジスタ１２により設定可能な全てのパーシャル領域（1/2、1/4、1/8パーシャルモード）に含めたので、設定されたパーシャル領域の大きさに依存せず、パーシャルリフレッシュモード中の消費電力を削減できる。
リフレッシュアドレスカウンタ１６は、モードレジスタ１２の設定値に応じて、リフレッシュアドレス信号RFAの上位ビットRFA18-20の少なくとも１ビットを低レベルに固定する。すなわち、パーシャル領域（1/2、1/4、1/8パーシャルモード）は、アドレスマップの中でアドレスの小さい側に割り当てられる。このため、擬似SRAMを使用するユーザの使い勝手を損なうことなく、パーシャルリフレッシュモード中の消費電力を削減できる。

図８は、本発明の半導体メモリの第２の実施形態におけるロウブロックを示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリは、第１の実施形態と同様に、シリコン基板上にCMOSプロセスを使用して擬似SRAMとして形成されている。この擬似SRAMは、例えば、メモリ容量が３２Ｍビット（２Ｍアドレス×１６Ｉ／Ｏ）であり、携帯電話等の携帯機器に搭載されるワークメモリに使用される。

擬似SRAMは、メモリ領域を示すアドレスマップが第１の実施形態と相違している。より詳細には、ロウブロックRBLK0-15、メインワード線MWLXおよびワード線WLを選択するために割り当てられたロウアドレス信号のビットが第１の実施形態と相違している。また、パーシャルリフレッシュモード中にデータが保持されるダイナミックメモリセルの割り当てが第１の実施形態と相違している。その他の構成は、第１の実施形態と同じであり、擬似SRAMの全体ブロックは、ワードデコーダWDECの配線レイアウトが相違することを除き、図１と同じである。

各ロウブロックRBLK（ロウブロックRBLK0-RBLK15のいずれか）は、図２と同様に、図の横方向に沿って配置される４つのセルアレイARYと５つのサブワードデコーダSWD（SWD0-3のいずれか）とを有している。すなわち、各ロウブロックRBLKは、偶数個のセルアレイARYを有している。サブワードデコーダSWD（デコード回路、サブデコーダ）は、互いに隣接するセルアレイARYの間と、図の横方向の両端に位置するセルアレイARYの外側に配置されている。

サブワードデコーダSWDは、セルアレイARY毎に、図２に示したメインワードデコーダMWD（メインデコーダ）により活性化される１本のメインワード線MWLX（MWLX0、1、2、...のいずれか）に対応する４本のワード線WL（例えば、図中の長円で示す）の一つを、内部ロウアドレス信号IRA10-9に対応するサブワードデコード信号SWDZ（SWD0Z-SWD3Z）、SWDX（SWD0X-SWD3X）に応じて活性化する。すなわち、サブワードデコーダSWDは、内部ロウアドレス信号IRA10-9に応じたデコード信号をワード線WLに出力する。

サブワードデコード信号SWDZ、SWDXは、相補の信号であり、内部ロウアドレス信号IRA10-9のデコード信号である。サブワードデコーダSWD0-3の末尾の数字は、内部ロウアドレス信号IRA10-9により示される２進数"00"、"01"、"10"、"11"に対応する。例えば、内部ロウアドレス信号IRA10-9が"01"を示すときに、サブワードデコーダSWD1が選択される。
図の横方向に並ぶ偶数番目のサブワードデコーダSWD0（またはSWD1）は、互いに同じサブワードデコード信号SWD0Z、SWD0X（またはSWD1Z、SWD1X）を受けて動作する。図の横方向に並ぶ奇数番目のサブワードデコーダSWD2（またはSWD3）は、互いに同じサブワードデコード信号SWD2Z、SWD2X（またはSWD3Z、SWD3X）を受けて動作する。換言すれば、偶数番目のサブワードデコーダSWD0-1は、互いに同じアドレスが割り当てられ、奇数番目のサブワードデコーダSWD2-3は、互いに同じアドレスが割り当てられている。偶数番目のサブワードデコーダSWD0-1と奇数番目のサブワードデコーダSWD2-3とは互いに異なるアドレスが割り当てられている。

例えば、メインワード線MWLX2が活性化され、太枠で示したサブワードデコーダSWD2が内部ロウアドレス信号IRA9-10（＝"10"）に応じて選択されるとき、太線で示したワード線WL2が選択される。このとき、ワード線WL2は、３つのサブワードデコーダSWD2により駆動される。一方、メインワード線MWLX0が活性化され、太枠で示したサブワードデコーダSWD0が内部ロウアドレス信号IRA9-10（＝"00"）に応じて選択されるとき、太線で示したワード線WL0が選択される。このとき、ワード線WL0は、２つのサブワードデコーダSWD0により駆動される。このため、サブワードデコーダSWD0（またはSWD1）によるワード線WLの選択動作に必要な電力は、サブワードデコーダSWD2（またはSWD3）によるワード線WLの選択動作に必要な電力より小さい。

図９は、図８に示したサブワードデコーダSWD（SWD2-3）の詳細を示している。サブワードデコーダSWD0-1の構成は、配線されるサブワードデコード信号SWDZ、SWDXが相違することを除き図９と同じである。各サブワードデコーダSWDは、pMOSトランジスタPM1のソースがサブワードデコード信号SWDZ（SWD2Z-SWD3Z）の信号線に接続されたCMOSインバータINV（デコード信号を出力するドライバ）と、CMOSインバータINVの出力であるワード線WLと接地線VSSとの間に接続されたnMOSトランジスタNM2とを有している。CMOSインバータINVの入力は、メインワード線MWLXに接続されている。nMOSトランジスタNM2のゲートは、サブワードデコード信号SWDX（SWD2X-SWD3X）の信号線に接続されている。

サブワードデコード信号SWDZの高レベル電圧は、ワード線WLの活性化電圧を外部電源電圧VDDより高い昇圧電圧VPPに設定するために、昇圧電圧VPPに設定される。このため、サブワードデコーダSWDの動作により、サブワードデコーダSWDで電力が消費されるだけでなく、昇圧電圧VPPを生成する昇圧回路（図１の昇圧電圧生成回路１８）でも電力が消費される。

図１０は、第２の実施形態において、パーシャルリフレッシュモード中のリフレッシュアドレス信号RFA20-9の状態を示している。第１の実施形態と同様に、1/２パーシャルモードでは（PMD＝"00"）、最上位ビットRFA20が低レベル（Ｌ）に固定される。1/4パーシャルモードでは（PMD＝"01"）、上位２ビットRFA20-19が低レベル（Ｌ）に固定される。1/8パーシャルモードでは（PMDが＝"10"）、上位３ビットRFA20-18が低レベル（Ｌ）に固定される。各パーシャルモードは、モードレジスタ１２（図１）により設定される。

リフレッシュアドレス信号RFA20、17-15は、ロウブロックRBLKの一つを選択するために使用される。リフレッシュアドレス信号RFA19-18は、サブワードデコーダSWD0-3の一つを選択するために使用される。すなわち、リフレッシュアドレス信号RFA19-18は、選択されたメインワード線MWLXに接続されるの４本のワード線WLの一つを選択するために使用される。リフレッシュアドレス信号RFA14-9は、選択されたロウブロックRBLK内のメインワード線MWLXの一つを選択するために使用される。

1/2パーシャルモードでは、ロウブロックRBLK0-7に対応するリフレッシュアドレス信号RFAのみが生成され、ロウブロックRBLK0-7のデータのみが保持される。1/4パーシャルモードでは、ロウブロックRBLK0-7に対応するリフレッシュアドレス信号RFAのみが生成され、かつサブワードデコーダSWD0-1のみが選択される。そして、ロウブロックRBLK0-7内のサブワードデコーダSWD0-1に対応するワード線WLに接続されたメモリセルMCのデータのみが保持される。1/8パーシャルモードでは、ロウブロックRBLK0-7に対応するリフレッシュアドレス信号RFAのみが生成され、かつサブワードデコーダSWD0のみが選択される。そして、ロウブロックRBLK0-3内のサブワードデコーダSWD0に対応するワード線WLに接続されたメモリセルMCのデータのみが保持される。

この実施形態では、第１の実施形態（図２）と同様に、ロウブロックRBLK0-1はメモリコア３０の上下方向Ｙの両端に配置される。このため、ロウブロックRBLK0-1をアクセスするための消費電力は、他のロウブロックRBLK2-15をアクセスするための消費電力より小さい。また、1/4、1/8パーシャルモード中に選択されるサブワードデコーダSWD0（またはSWD1）によるワード線の選択動作に必要な消費電力は、サブワードデコーダSWD2-3によるワード線の選択動作に必要な消費電力が小さい。このように、リフレッシュ動作中に、消費電力のより小さい回路ブロックが動作するようにパーシャル領域を設定することで、パーシャルリフレッシュモード中の消費電力を削減できる。

以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、同時に動作する数の少ないサブワードデコーダSWD0（またはSWD0-1）に対応するメモリセルMCを、パーシャル領域に含めることで、パーシャルリフレッシュモード中に動作するサブワードデコーダSWDの数を少なくできる。この結果、パーシャルリフレッシュモード中の消費電力を削減できる。特に、サブワードデコーダSWDは、ワード線WLの駆動に昇圧電圧VPPを用いるため、消費電力の削減効果は大きい。

サブワードデコーダSWD0（またはSWD0-1）に対応するワード線WLに接続されたメモリセルMCを、モードレジスタ１２により設定可能なパーシャル領域（1/4、1/8パーシャルモード）に含め、サブワードデコーダSWD2-3に対応するワード線WLに接続されたメモリセルMCを、パーシャル領域（1/4、1/8パーシャルモード）から外すことで、設定されたパーシャル領域の大きさに依存せず、パーシャルリフレッシュモード中の消費電力を削減できる。

図１１は、本発明の半導体メモリの第３の実施形態におけるパーシャルリフレッシュモード中のリフレッシュアドレス信号RFA20-9の状態を示している。第１および第２の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態の半導体メモリは、第１の実施形態と同様に、シリコン基板上にCMOSプロセスを使用して擬似SRAMとして形成されている。この擬似SRAMは、例えば、メモリ容量が３２Ｍビット（２Ｍアドレス×１６Ｉ／Ｏ）であり、携帯電話等の携帯機器に搭載されるワークメモリに使用される。

この実施形態では、リフレッシュアドレス信号RFA20-19、16-15は、ロウブロックRBLKの一つを選択するために使用される。リフレッシュアドレス信号RFA18-17は、サブワードデコーダSWD0-3の一つを選択するために使用される。リフレッシュアドレス信号RFA14-9は、選択されたロウブロックRBLK内のメインワード線MWLXの一つを選択するために使用される。その他の構成は、第１および第２の実施形態と同じである。

1/2パーシャルモードでは、ロウブロックRBLK0-7に対応するリフレッシュアドレス信号RFAのみが生成され、ロウブロックRBLK0-7のデータのみが保持される。1/4パーシャルモードでは、ロウブロックRBLK0-3に対応するリフレッシュアドレス信号RFAのみが生成され、ロウブロックRBLK0-3のデータのみが保持される。1/8パーシャルモードでは、ロウブロックRBLK0-3に対応するリフレッシュアドレス信号RFAのみが生成され、かつサブワードデコーダSWD0-1のみが選択される。そして、ロウブロックRBLK0-3内のサブワードデコーダSWD0-1に対応するワード線WLに接続されたメモリセルMCのデータのみが保持される。

1/8パーシャルモードでは、アクセス時に動作する数の少ないサブワードデコーダSWD0-1に対応するメモリセルMCのみのデータを保持し、サブワードデコーダSWD2-3に対応するメモリセルMCのデータを保持しない。このため、1/8パーシャルモードにおいてデータを保持するメモリセルMC当たりの消費電力を、1/4パーシャルモードにおいてデータを保持するメモリセルMC当たりの消費電力より小さくできる。

以上、この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
なお、上述した実施形態では、本発明を、１６個のロウブロックRBLK0-15を有する擬似SRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明は、３個以上のロウブロックRBLKを有する擬似SRAMに適用できる。特に、４個のロウブロックRBLKを有する擬似SRAMに適用した場合、全てのパーシャルモード（1/2、1/4、1/8）において、パーシャル領域を、メモリコアの両端のロウブロックRBLK0-1のみに設定できるため、第２の実施形態の構成で顕著な効果を有する。

上述した実施形態では、本発明を、擬似SRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、DRAMに適用してもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明の半導体メモリでは、消費電力が小さいメモリブロックをパーシャル領域に含めることで、パーシャルリフレッシュモード中の消費電力（スタンバイ電流）を削減できる。また、パーシャルリフレッシュモード中に動作するデコード回路の数を少なくなるように、パーシャル領域を割り当てることで、パーシャルリフレッシュモード中の消費電力（スタンバイ電流）を削減できる。

本発明の半導体メモリの第１の実施形態を示すブロック図である。 図１に示したメモリコアの詳細を示すブロック図である。 図２に示したロウブロックのアドレスマップを示す説明図である。 第１の実施形態において、パーシャルリフレッシュモード中のリフレッシュアドレス信号の状態を示す説明図である。 図２に示した太い破線枠Ａ内の詳細を示すブロック図である。 図５に示した太い破線枠Ｂ内の詳細を示す回路図である。 図５に示した太い破線枠Ｃ内の詳細を示す回路図である。 本発明の半導体メモリの第２の実施形態におけるロウブロックを示すブロック図である。 図８に示したサブワードデコーダの詳細を示す回路図である。 第２の実施形態において、パーシャルリフレッシュモード中のリフレッシュアドレス信号の状態を示す説明図である。 本発明の半導体メモリの第３の実施形態におけるパーシャルリフレッシュモード中のリフレッシュアドレス信号の状態を示す説明図である。

符号の説明

１０‥コマンド制御回路；１２‥モードレジスタ；１４‥リフレッシュタイマ；１６‥リフレッシュアドレスカウンタ；１８‥昇圧電圧生成回路；２０‥アドレス入力回路；２２‥データ入出力回路；２４‥動作制御回路；２６‥リフレッシュ制御回路；２８‥アドレス切替回路；３０‥メモリコア

Claims (11)

1. ダイナミックメモリセルを有し、一方向に沿って配置され、同時に動作しない３以上のメモリブロックと、
   互いに隣接するメモリブロックの間にそれぞれ配置され、これ等隣接するメモリブロックで共有され、隣接するメモリブロックの一方の動作に同期して動作する制御回路と、
   前記一方向の両端に配置されるメモリブロックの外側にそれぞれ配置され、これ等メモリブロックの動作に同期してそれぞれ動作する制御回路と、
   前記各制御回路を、この制御回路に隣接する前記メモリブロックに接続するスイッチ回路と、
   前記メモリセルの一部のデータのみを保持するパーシャルリフレッシュモード中に、前記両端のメモリブロックの外側に位置する前記制御回路に対応する前記スイッチ回路を常時オンする動作制御回路とを備え、
   前記パーシャルリフレッシュモード中にリフレッシュ動作が実行されるメモリブロックを示すパーシャル領域は、前記両端のメモリブロックを含んで設定されることを特徴とする半導体メモリ。
2. 請求項１の半導体メモリにおいて、
   前記制御回路は、センスアンプであり、
   前記スイッチ回路は、各前記メモリブロックの前記メモリセルに接続されたビット線を前記センスアンプに接続するビット線制御スイッチであることを特徴とする半導体メモリ。
3. 請求項１の半導体メモリにおいて、
   前記制御回路は、プリチャージ回路であり、
   前記スイッチ回路は、前記各メモリブロックの前記メモリセルに接続されたビット線を前記プリチャージ回路に接続するビット線制御スイッチであることを特徴とする半導体メモリ。
4. 請求項１の半導体メモリにおいて、
   前記制御回路は、ビット線をデータバス線に接続するコラムスイッチであり、
   前記スイッチ回路は、前記各メモリブロックの前記メモリセルに接続されたビット線を前記コラムスイッチに接続するビット線制御スイッチであることを特徴とする半導体メモリ。
5. 請求項１の半導体メモリにおいて、
   外部電源電圧より高い昇圧電圧を生成する昇圧電圧生成回路を備え、
   前記スイッチ回路は、nMOSトランジスタで構成され、
   前記nMOSトランジスタのゲートに供給されるスイッチ制御信号の高レベル電圧は、昇圧電圧であることを特徴とする半導体メモリ。
6. 請求項１の半導体メモリにおいて、
   前記パーシャル領域の大きさを変更するために、半導体メモリの外部から設定されるモードレジスタを備え、
   前記両端のメモリブロックは、設定可能な複数のパーシャル領域に含まれることを特徴とする半導体メモリ。
7. 請求項１の半導体メモリにおいて、
   前記メモリセルをリフレッシュするためのリフレッシュアドレスを順次生成するリフレッシュアドレスカウンタを備え、
   前記パーシャル領域に含まれる前記メモリブロックは、アドレスマップの中でアドレスの小さい側に割り当てられ、
   前記リフレッシュアドレスカウンタは、前記パーシャルリフレッシュモード中に、上位の少なくとも１ビットが低レベルに固定された前記リフレッシュアドレスを出力することを特徴とする半導体メモリ。
8. ダイナミックメモリセルを有し、一方向に沿って配置される偶数個のセルアレイと、
   互いに隣接するセルアレイの間および前記一方向の両端に配置されるセルアレイの外側にそれぞれ配置されるデコード回路と、
   前記一方向に沿って配線され、前記各デコード回路に共通に接続され、第１ロウアドレス信号に応じて活性化されるメインワード線と、
   前記一方向に沿って配線され、前記各デコード回路および対応するセルアレイのメモリセルに接続されたサブワード線と、
   前記一方向の交差方向に沿って配線され、前記デコード回路にそれぞれ接続され、第２ロウアドレス信号に応じて活性化されるサブワードデコード信号線とを備え、
   前記一方向の端から奇数番目のデコード回路は、互いに同じアドレスが割り当てられた前記サブワードデコード信号線に接続され、
   前記一方向の端から偶数番目のデコード回路は、互いに同じアドレスが割り当てられた前記サブワードデコード信号線に接続され、
   奇数番目のデコード回路と偶数番目のデコード回路とは、互いに異なるアドレスが割り当てられた前記サブワードデコード信号線に接続され、
   活性化された前記メインワード線と活性化された前記サブワードデコード信号線の交差部分に位置するデコード回路は、対応するサブワード線を活性化し、
   前記セルアレイの間に配置されるデコード回路は、両側に隣接するセルアレイに配線された前記サブワード線にデコード信号を出力する第１ドライバを備え
   前記一方向の両端のセルアレイの外側に配置されるデコード回路は、隣接するセルアレイに配線された前記サブワード線にデコード信号を出力し、前記第１ドライバと同じ回路構成の第２ドライバを備え、
   前記メモリセルの一部のデータのみを保持するパーシャルリフレッシュモード中にリフレッシュ動作が実行される前記メモリセルを示すパーシャル領域は、偶数番目のデコード回路のドライバに接続されたメモリセルを対象に設定されていることを特徴とする半導体メモリ。
9. 請求項８の半導体メモリにおいて、
   上位アドレスである前記第１ロウアドレス信号をデコードし、前記メインワード線を活性化するメインデコーダと、
   メインデコーダの出力に応じて下位アドレスである前記第２ロウアドレス信号をデコードし、前記サブワード線を活性化するサブデコーダとを備え、
   前記デコード回路は、サブデコーダであることを特徴とする半導体メモリ。
10. 請求項８の半導体メモリにおいて、
    前記サブワード線は、前記メモリセルの転送トランジスタのゲートに接続されることを特徴とする半導体メモリ。
11. 請求項８の半導体メモリにおいて、
    前記パーシャル領域の大きさを変更するために、半導体メモリの外部から設定されるモードレジスタを備え、
    前記偶数番目のデコード回路に対応するメモリセルは、設定可能な複数のパーシャル領域に含まれ、
    前記奇数番目のデコード回路に対応するメモリセルは、設定可能な複数のパーシャル領域に含まれないことを特徴とする半導体メモリ。

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