JP2005196952A

JP2005196952A - ダイナミック半導体記憶装置及びこの装置の節電モード動作方法

Info

Publication number: JP2005196952A
Application number: JP2004368250A
Authority: JP
Inventors: Keiken Kei; 桂顯慶; Keikan Kan; 奎漢韓
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-12-31
Filing date: 2004-12-20
Publication date: 2005-07-21
Also published as: KR100653686B1; US7167407B2; TWI248089B; KR20050069453A; US20050162964A1; TW200523945A

Abstract

【課題】ダイナミック半導体記憶装置及びこの装置の節電モード動作方法を提供する。
【解決手段】複数のワード線と複数のビット線との間に接続された複数のメモリセルを備えたメモリセルアレイ、モード設定命令に応答して外部から印加されるモード設定コードを入力して節電モード動作のための節電モード制御信号を発生するモード設定レジスタ、及び正常モード動作時に外部から印加されるアドレスまたはリフレッシュアドレスをデコーディングして複数のワード線の中から一つのワード線を選択し、節電モード動作時に外部から印加されるアドレスまたはリフレッシュアドレスの所定ビットを除外し、デコーディングして複数のワード線の中からの所定数のワード線を同時に選択するアドレス制御部で構成されている。従って、リフレッシュ動作時にリフレッシュ周期が伸び、リフレッシュ時間が減少することによって電力消耗を減らすことができる。
【選択図】図３

Description

本発明は、ダイナミック半導体記憶装置に係り、特に電力消耗が減少できるダイナミック半導体記憶装置及びこの装置の節電モード動作方法に関する。

一般的に、ダイナミック半導体記憶装置は、書込み及び読出し動作以外にリフレッシュ動作を必ず実行しなければならない。
ダイナミック半導体記憶装置のダイナミックメモリセルは、一つのトランジスタと一つのキャパシタとで構成されて１ビットのデータを記録する。キャパシタに記録された「ハイ」レベルのデータは時間が経過することによって消滅する。従って、キャパシタに記録された「ハイ」レベルのデータが消滅する前に周期的にリフレッシュ動作を実行してデータを保持しなければならない。

従来のダイナミック半導体記憶装置は、書込み及び読出し動作が実行されないスタンバイ状態の場合にも周期的なリフレッシュ動作を実行するために電力消耗が継続的に行われる。
特に、従来のダイナミック半導体記憶装置がバッテリを電源として使用する携帯用の移動通信機器に使用された場合、容量が大きいダイナミック半導体記憶装置のリフレッシュ動作のために電力消耗が大きく、バッテリを長時間使用することができないという問題があった。

本発明の目的は、電力消耗を減らすことのできるダイナミック半導体記憶装置を提供することにある。
本発明の他の目的は、前記目的を達成するためのダイナミック半導体記憶装置の節電モード動作方法を提供することにある。

前記目的を達成するために本発明のダイナミック半導体記憶装置は、複数のワード線と複数のビット線との間に接続された複数のメモリセルを備えたメモリセルアレイ、モード設定命令に応答して節電モード制御信号を発生するモード設定手段、及び前記節電モード制御信号に応答してアドレスと関連のある所定数のワード線を同時に選択するアドレス制御手段を備えることを特徴とする。

前記他の目的を達成するために本発明のダイナミック半導体記憶装置の動作方法は、節電モード動作を定義する節電モード制御信号を発生する段階と、リフレッシュ制御信号を発生する段階と、前記節電モード信号に応答して前記リフレッシュ制御信号の周期を増加する段階と、正常モード動作時に前記リフレッシュアドレスを計数する段階と、節電モード動作時に所定数のビットの前記リフレッシュアドレスを除いたアドレスを計数する段階と、リフレッシュ命令に応答して前記入力アドレスまたは前記リフレッシュアドレスを選択する段階と、前記正常モード動作時に前記選択されたアドレスに応答して一つのワード線を選択する段階と、前記節電モード動作時に前記選択されたアドレスに応答して少なくとも一つのワード線を選択し、この選択されたワード線の数は前記所定数のビットと同じであることを特徴とする段階と、を備えることを特徴とする。

本発明のダイナミック半導体記憶装置及びこの装置の節電モード動作方法は、所定の数のワード線を同時に選択してデータを書込みし、リフレッシュ動作を実行する。従って、リフレッシュ周期が伸び、リフレッシュ時間が減少してリフレッシュ動作時に消耗される電力を減らすことができる。
このため、本発明のダイナミック半導体記憶装置は、バッテリを電源として用いる携帯用移動通信機器に適用されてバッテリの電力消耗を減少させることができる。

以下、添付した図面を参照しながら本発明のダイナミック半導体記憶装置及びこの装置の節電モード動作方法を説明する前に、従来のダイナミック半導体記憶装置及びその動作方法を説明する。
図１は、従来のダイナミック半導体記憶装置の一形態の構成を示すブロック図で、アドレス入力バッファ１０、選択回路１２、１８、リフレッシュ周期カウンタ１４、リフレッシュアドレス発生回路１６、ロウアドレスデコーダ２０、命令語デコーダ２２、モード設定レジスタ２４、コラム選択ゲート回路２６、コラムアドレスデコーダ２８、データ入力回路３０、及びメモリセルアレイ１００で構成されている。

図１に示すブロックのそれぞれの機能を次に説明する。
メモリセルアレイ１００は、ワード線（ＷＬ１〜ＷＬｎ）とビット線組（ＢＬ１、ＢＬ１Ｂ）〜（ＢＬｍ、ＢＬｍＢ）との間に接続されたメモリセル（ＭＣ）で構成されてデータを記録する。アドレス入力バッファ１０は、外部から印加されるアドレス（ＡＤＤ）をバッファしてバッファされたアドレス（ＢＡＤＤ）を発生する。選択回路１２は、アクティブ命令（ＡＣＴ）に応答してバッファされたアドレス（ＢＡＤＤ）をバッファされたロウアドレス（ＲＢＡＤＤ１〜ｋ）として発生し、読出し命令（ＲＤ）及び書込み命令（ＷＲ）に応答してバッファされたアドレス（ＢＡＤＤ）をバッファされたコラムアドレス（ＣＢＡＤＤ１〜ｉ）に発生する。リフレッシュ周期カウンタ１４は、リフレッシュ命令（ＲＥＦ）に応答してリフレッシュ制御信号（ＲＥＦＣ）を発生する。リフレッシュ命令（ＲＥＦ）は内部的に発生される。リフレッシュアドレス発生回路１６は、リフレッシュ制御信号（ＲＥＦＣ）に応答してリフレッシュアドレス（ＲＡＤＤ１〜ｋ）を発生する。選択回路１８は、リフレッシュ命令（ＲＥＦ）に応答して選択回路１２から出力されるバッファロウアドレス（ＲＢＡＤＤ１〜ｋ）またはリフレッシュアドレス（ＲＡＤＤ１〜ｋ）を選択してアドレス（ＲＡ１〜ｋ）として出力する。ロウアドレスデコーダ２０は、選択回路１８から出力されるアドレス（ＲＡ１〜ｋ）をデコーディングしてワード線（ＷＬ１〜ＷＬｎ）の中から一つのワード線を選択する。命令語デコーダ２２は、外部から印加される命令語（ＣＯＭ）をデコーディングしてアクティブ命令（ＡＣＴ）、書込み命令（ＷＲ），読出し命令（ＲＤ）、及びモード設定命令（ＭＲＳ）を発生する。モード設定レジスタ２４は、モード設定命令（ＭＲＳ）に応答してモード設定コードを入力して内部の動作を制御するための制御信号を発生する。図１で、モード設定コードは、アドレス（ＡＤＤ）入力端子によって入力される場合を例として示した。コラム選択ゲート回路２６は、コラム選択信号（Ｙ１〜Ｙｍ）に応答してビット線組（ＢＬ１、ＢＬ１Ｂ）〜（ＢＬｍ、ＢＬｍＢ）の中から選択されたビット線組に／からデータ（ｄｉｏ）を入／出力する。コラムアドレスデコーダ２８は、バッファされたコラムアドレス（ＣＢＡＤＤ１〜ｉ）をデコーディングしてコラム選択信号（Ｙ１〜Ｙｍ）を発生する。データ入出力回路３０は、データ（ＤＩＯ）をデータ（ｄｉｏ）として入力し、データ（ｄｉｏ）をデータ（ＤＩＯ）として出力する。

図１に示す従来のダイナミック半導体記憶装置は、書込み及び読出しの動作時に選択された一つのワード線と所定数のビット線組との間に接続されたメモリセルに／からデータを入／出力する。リフレッシュ動作時にメモリセルアレイ１００に記録されたデータをリフレッシュする。

図２は、図１に示す従来のダイナミック半導体記憶装置のリフレッシュ動作を説明するための動作タイミング図である。
リフレッシュ命令（ＲＥＦ）に応答してリフレッシュ周期カウンタ１４が周期Ｔを有して発するパルス幅ｔを有したリフレッシュ制御信号（ＲＥＦＣ）を発生する。ここで、パルス幅ｔは、メモリセルアレイ１００のすべてのワード線（ＷＬ１〜ＷＬｎ）を選択するのに所要する時間である。すると、リフレッシュアドレス発生回路１６がリフレッシュ制御信号（ＲＥＦＣ）に応答して順次増加するリフレッシュアドレス（ＲＡＤＤ１〜ｋ）を発生する。リフレッシュアドレス（ＲＡＤＤ１〜ｋ）は、選択回路１８及びロウアドレスデコーダ２０によって選択されデコーディングされてワード線（ＷＬ１〜ＷＬｎ）を一つずつ順次に選択しながら、選択されたワード線に接続されたメモリセル（ＭＣ）のデータをビット線組（ＢＬ１、ＢＬ１Ｂ）〜（ＢＬｍ、ＢＬｍＢ）に読出し、ビット線センス増幅器（図示せず）によって読出されたデータを増幅した後に該当メモリセル（ＭＣ）に再び記録する。

上述した図２のタイミング図に示されたように従来のダイナミック半導体記憶装置は、リフレッシュ周期Ｔの間隔で、パルス幅ｔのリフレッシュ時間にリフレッシュ動作を実行するので、電力消耗が増加するという問題点があった。

図３は、本発明のダイナミック半導体記憶装置の一実施形態の構成を示すブロック図であり、図１に示すブロック図にプリチャージ回路４０を追加し、リフレッシュ周期カウンタ１４、リフレッシュアドレス発生回路１６、及びモード設定レジスタ２４を、それぞれのリフレッシュ周期カウンタ１４′、リフレッシュアドレス発生回路１６′、及びモード設定レジスタ２４′に代替して構成している。
図３に示すブロックの中で、図１と同一のブロック部分は図１での説明を参照し、ここでは追加されたブロック及び代替されたブロックの機能についてのみ説明する。

モード設定レジスタ２４′は、モード設定命令（ＭＲＳ）に応答してモード設定コードを入力して内部の動作を制御するための制御信号、及び節電モード動作のための節電モード制御信号ＳＶＭを発生する。リフレッシュ周期カウンタ１４′は、正常動作時にはリフレッシュ命令（ＲＥＦ）に応答して正常リフレッシュ周期及び正常パルス幅を有しているリフレッシュ制御信号ＲＥＦＣを発生し、節電モード動作時には節電モード制御信号ＳＶＭに応答して正常リフレッシュ周期よりも増加された周期及び正常パルス幅よりも減少されたパルス幅を有しているリフレッシュ制御信号ＲＥＦＣを発生する。リフレッシュアドレス発生回路１６′は、正常動作時には、リフレッシュ制御信号ＲＥＦＣに応答してリフレッシュアドレス（ＲＡＤＤ１〜ｋ）を発生し、節電モード正常動作時にはリフレッシュ制御信号ＲＥＦＣ及び節電モード制御信号ＳＶＭに応答して所定ビットの下位アドレスを除いた上位ビットのアドレスを計数してリフレッシュアドレス（ＲＡＤＤ１〜ｊ）を発生する。プリチャージ回路４０は、節電モード制御信号ＳＶＭに応答して選択回路１８によって出力される下位ビットのアドレス（ＲＢＡＤＤｊ〜ｋ）を「ハイ」レベルにプリチャージする。

図３に示す本発明のダイナミック半導体記憶装置は、正常モード動作時には図１に示す従来のダイナミック半導体記憶装置と同様に一つのワード線選択して書込み、読出し及びリフレッシュ動作を実行するが、節電モード動作時には所定数のワード線を同時に選択して書込み、読出し及びリフレッシュ動作を実行する。

従って、本発明のダイナミック半導体記憶装置は、所定数のワード線が同時に選択されて所定数のメモリセルに同一のデータが書込み、読出し及びリフレッシュされるために結果的に１ビットのデータを記録するメモリセルのキャパシタンスが増加される。例を挙げて説明すると、節電モード動作時にプリチャージ回路４０が選択回路１８を介して出力されるバッファロウアドレス（ＲＢＡＤＤ１〜ｋ）の中から最下位ビットアドレスを「ハイ」レベルになるように構成されているとしたら、ロウアドレスデコーダ２０はバッファされたロウアドレス（ＲＢＡＤＤ１〜（ｋ−１））と「ハイ」レベルの最下位ビットアドレス（ＲＢＡＤＤｋ）をデコーディングして２個ずつのワード線（ＷＬ１〜ＷＬｎ）を同時に順に選択する。そうなると、従来のダイナミック半導体記憶装置においてメモリセルのそれぞれのキャパシタンスをＣであるとしたら、本発明のダイナミック半導体記憶装置でのメモリセルのそれぞれのキャパシタンスは２Ｃとなる。

従って、本発明のダイナミック半導体記憶装置のメモリセルのそれぞれに充電された電荷の消滅する時間が、従来のダイナミック半導体記憶装置のメモリセルのそれぞれに充電された電荷が消滅する時間に比べて２倍になり、これにより、リフレッシュ周期を２倍に伸ばすことができる。すなわち、従来のダイナミック半導体記憶装置が周期Ｔごとにリフレッシュ動作を実行しなければいけなかったのに対して、本発明のダイナミック半導体記憶装置は周期２Ｔごとにリフレッシュ動作を実行するだけで良い。

また、本発明のダイナミック半導体記憶装置は、リフレッシュ動作時に２個ずつのワード線を同時に選択するので、１回のリフレッシュ動作のために要求されるリフレッシュ時間が１／２に減少する。
従って、本発明のダイナミック半導体記憶装置は、リフレッシュ動作時にリフレッシュ周期が増加し、リフレッシュ時間が減少することによって電力消耗が減少するようになる。

図４は、図３に示す本発明のダイナミック半導体記憶装置に係る節電モード動作時のリフレッシュ動作を説明するための動作タイミング図で、節電モード動作時に最下位ビットのアドレス（ＲＡｋ）を「ハイ」レベルにプリチャージした場合の動作を示すものである。

まず、モード設定レジスタ２４′がモード設定命令（ＭＲＳ）に応答して節電モードを設定するためのモード設定コードを入力して節電モード制御信号ＳＶＭを発生する。すると、リフレッシュ動作時にリフレッシュ命令（ＲＥＦ）に応答してリフレッシュ周期カウンタ１４′がリフレッシュ周期２Ｔを有して発生するパルス幅ｔ／２を有したリフレッシュ制御信号ＲＥＦＣを発生する。すると、リフレッシュアドレス発生回路１６′がリフレッシュ制御信号（ＲＥＦＣ）及び節電モード制御信号ＳＶＭに応答して最下位ビットを除いた上位ビットのアドレスを計数してリフレッシュアドレス（ＲＡＤＤ１〜（ｋ−１））を発生する。選択回路１８は、リフレッシュアドレス（ＲＡＤＤ１〜（ｋ−１））を選択してアドレス（ＲＡ１〜（ｋ−１））として出力する。ロウアドレスデコーダ２０は、アドレス（ＲＡ１〜（ｋ−１））と「ハイ」レベルにプリチャージされたアドレス（ＲＡｋ）とをデコーディングしてワード線（ＷＬ１〜ＷＬｎ）を2個ずつ同時に順に選択する。すると、メモリセルアレイ１００は、選択されたワード線に連結されたメモリセル（ＭＣ）データをビット線組（ＢＬ１、ＢＬ１Ｂ）〜（ＢＬｍ、ＢＬｍＢ）で読出し、ビット線センス増幅器（図示せず）により読出されたデータを増幅した後に該当メモリセル（ＭＣ）に再び記録するリフレッシュ動作を実行する。

図４のタイミング図からわかるように、本発明のダイナミック半導体記憶装置は、節電モード動作時にリフレッシュ制御信号ＲＥＦＣの周期は２Ｔとなり、パルス幅はｔ／２となってリフレッシュ動作時に消耗される電力が減少するようになる。従って、従来のダイナミック半導体記憶装置の１回のリフレッシュ動作に消耗される電力がＰであるとしたら、本発明のダイナミック半導体記憶装置の１回のリフレッシュ動作に消耗される電力はＰ／４になる。

仮に、節電モード動作時にアドレス（ＲＡ（ｋ−１）、ＲＡｋ）を「ハイ」レベルにプリチャージするように構成されているとしたら、リフレッシュ周期が４倍と長くなり、リフレッシュ時間が１／４と短くなることによって従来のダイナミック半導体記憶装置に比べて電力消耗が１／１６に減少する。

図５は、本発明のダイナミック半導体記憶装置の他の実施形態の構成を示すブロック図で、図３のリフレッシュ周期カウンタ１４′及びリフレッシュアドレス発生回路１６′をリフレッシュ周期カウンタ１４″及びリフレッシュアドレス発生回路１６″に代替して構成している。
図５に示すブロックの中で、図３に示すブロックと同一のブロックは、図３の説明で十分理解されるので、ここでは代替されたブロックの機能について説明する。

リフレッシュ周期カウンタ１４″は、リフレッシュ周期カウンタ１４′が正常動作時にはリフレッシュ命令（ＲＥＦ）に応答して正常リフレッシュ周期及び正常パルス幅を有するリフレッシュ制御信号ＲＥＦＣを発生し、節電モード動作時には節電モード制御信号ＳＶＭに応答して正常リフレッシュ周期よりも増加された周期を有するリフレッシュ制御信号ＲＥＦＣを発生する。リフレッシュアドレス発生回路１６′は、リフレッシュ制御信号ＲＥＦＣに応答してリフレッシュアドレス（ＲＡＤＤ１〜ｋ）を発生する。すなわち、リフレッシュアドレス発生回路１６″は図１のリフレッシュアドレス発生回路と同じ動作を実行する。

図５に示す本発明のダイナミック半導体記憶装置は、節電モード動作時にリフレッシュ制御信号ＲＥＦＣのパルス幅を減らさず、発生周期だけを増加させた場合の構成を示すものである。
従がって、図５に示す本発明のダイナミック半導体記憶装置は、図３に示すダイナミック半導体記憶装置と比べると電力消耗が２倍に増えることになるが、従来のダイナミック半導体記憶装置と比べると、電力消耗が半分になる。

図６は、図５に示す本発明のダイナミック半導体記憶装置の節電モード動作時のリフレッシュ動作を説明するための動作タイミング図であり、節電モード動作時に最下位１ビットのアドレス（ＲＡｋ）を「ハイ」レベルにプリチャージした場合の動作を示すものである。

リフレッシュ動作時に、リフレッシュ命令（ＲＥＦ）に応答してリフレッシュ周期カウンタ１４″が周期２Ｔを有して発するパルス幅ｔを有したリフレッシュ制御信号ＲＥＦＣを発生させる。すると、リフレッシュアドレス発生回路１６がリフレッシュ制御信号ＲＥＦＣ及び節電モード制御信号ＳＶＭに応答してリフレッシュアドレス（ＲＡＤＤ１〜ｋ）が発生する。選択回路１８は、リフレッシュアドレス（ＲＡＤＤ１〜ｋ）をアドレス（ＲＡ１〜ｋ）として出力する。このとき、プリチャージ回路４０によってリフレッシュアドレス（ＲＡＤＤ１〜ｋ）の最下位ビットが「ハイ」レベルにプリチャージされることによってロウアドレスデコーダ２０は、アドレス（ＲＡ１〜（ｋ−１））と「ハイ」レベルにプリチャージされたアドレス（ＲＡｋ）をデコーディングしてワード線（ＷＬ１〜ＷＬｎ）を二つずつ同時に順次選択する。すると、メモリセルアレイ１００は、選択されたワード線に接続されたメモリセル（ＭＣ）のデータをビット線組（ＢＬ１、ＢＬ１Ｂ）〜（ＢＬｍ、ＢＬｍＢ）で読出し、ビット線センス増幅器（図示せず）によって読出されたデータを増幅した後、該当メモリセル（ＭＣ）に再び記録するリフレッシュ動作を実行する。

図６のタイミング図からわかるように、図５に示す本発明のダイナミック半導体記憶装置は、節電モードの動作時にリフレッシュ制御信号ＲＥＦＣリフレッシュ周期は２Ｔになり、パルス幅はｔとなってリフレッシュ動作時に消耗する電力が減少するようになる。仮に、従来のダイナミック半導体記憶装置において１回のリフレッシュ動作に消耗する電力がＰであるとしたら、本発明のダイナミック半導体記憶装置における１回のリフレッシュ動作に消耗する電力は、Ｐ／２となる。

上述した実施の形態では、節電モード動作時に「ハイ」レベルにプリチャージされるロウアドレスのビット数が固定された構成を用いて説明したが、プリチャージされるロウアドレスのビット数が可変するように構成することもできる。
上述では、本発明の好ましい実施の形態を参照して説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しなし範囲で、本発明を多様に修正及び変更することができる。

従来のダイナミック半導体記憶装置に係る一形態の構成を示すブロック図である。図１に示す従来のダイナミック半導体記憶装置のリフレッシュ動作を説明するための動作タイミング図である。本発明のダイナミック半導体記憶装置の一実施の形態の構成を示すブロック図である。図３に示す本発明のダイナミック半導体記憶装置のリフレッシュ動作を説明するための動作タイミング図である。本発明のダイナミック半導体記憶装置の他の実施形態の構成を示すブロック図である。図５に示す本発明のダイナミック半導体記憶装置のリフレッシュ動作を説明するための動作タイミング図である。

符号の説明

１０：アドレス入力バッファ
１２：選択回路
１４、１４′、１４″：リフラッシュ周期カウンタ
１６、１６′、１６″：リフラッシュアドレス発生回路
１８：選択回路
２０：ロウアドレスデコーダ
２２：命令語デコーダ
２４、２４′：モード設定レジスタ
２６：コラム選択ゲート回路
２８：コラムアドレスデコーダ
３０：データ入出力回路
４０：プリチャージ回路

Claims

複数のワード線と複数のビット線との間に接続された複数のメモリセルを備えたメモリセルアレイと、
モード設定命令に応答して節電モード制御信号を発生するモード設定手段と、
前記節電モード制御信号に応答してアドレスと関連する所定数のワード線を同時に選択するアドレス制御手段と、
を備えることを特徴とするダイナミック半導体記憶装置。
前記アドレス制御手段は、
正常モード動作時に前記ワード線の一つを選択し、節電モード動作時に所定数のビットのアドレスを選択することを特徴とする請求項１に記載のダイナミック半導体記憶装置。
前記アドレス制御手段は、
リフレッシュ命令に応答してリフレッシュ制御信号を発生し、前記節電モード制御信号に応答して、前記リフレッシュ制御信号の発生周期を長くするリフレッシュ制御信号発生手段と、
前記リフレッシュ制御信号に応答して前記リフレッシュアドレスを発生し、前記節電モード制御信号に応答して所定数のビットの前記リフレッシュアドレスを計数するリフレッシュアドレス発生手段と、
前記リフレッシュ制御信号に応答して前記リフレッシュアドレスを選択して出力する選択手段と、
前記節電モード制御信号に応答して所定数のビットのアドレスを活性化し、デコーディングするアドレスデコーディング手段と、
を備えることを特徴とする請求項１に記載のダイナミック半導体記憶装置。
前記リフレッシュ制御信号発生手段は、
前記節電モード制御信号に応答して前記リフレッシュ制御信号のパルス幅を減少することを特徴とする請求項３に記載のダイナミック半導体記憶装置。
前記所定数のビットの前記リフレッシュアドレスはｎビットであり、
前記リフレッシュ制御信号発生手段は、前記リフレッシュ制御信号の周期をｎ倍伸ばし、
前記リフレッシュ制御信号発生手段は、前記リフレッシュ制御信号のパルス幅を正常動作のパルス幅よりも１／ｎ倍減少することを特徴とする請求項３に記載のダイナミック半導体記憶装置。
前記所定数のビットの前記リフレッシュアドレスは、
下位ビットのアドレスであることを特徴とする請求項３に記載のダイナミック半導体記憶装置。
前記アドレスデコーディング手段は、
前記節電モード制御信号に応答して前記所定数のビットの前記リフレッシュアドレスをプリチャージするプリチャージ回路を備えることを特徴とする請求項３に記載のダイナミック半導体記憶装置。
前記所定数のビットの前記リフレッシュアドレスはｎビットであり、
前記リフレッシュ制御信号発生手段は、前記リフレッシュ制御信号の周期をｎ倍伸ばすことを特徴とする請求項４に記載のダイナミック半導体記憶装置。
前記所定数のビットの前記リフレッシュアドレスは、
下位ビットのアドレスであることを特徴とする請求項４に記載のダイナミック半導体記憶装置。
前記アドレスデコーディング手段は、
前記節電モード制御信号に応答して前記所定数のビットの前記リフレッシュアドレスをプリチャージするプリチャージ回路をさらに備えることを特徴とする請求項４に記載のダイナミック半導体記憶装置。
節電モード動作を定義する節電モード制御信号を発生する段階と、
リフレッシュ制御信号を発生する段階と、
前記節電モード信号に応答して前記リフレッシュ制御信号の周期を増加する段階と、
正常モード動作時に前記リフレッシュアドレスを計数する段階と、
節電モード動作時に所定計数のビットの前記リフレッシュアドレスを除いたアドレスを計数する段階と、
リフレッシュ命令に応答して前記入力アドレスまたは前記リフレッシュアドレスを選択する段階と、
前記正常モード動作時に前記選択されたアドレスに応答して一つのワード線を選択する段階と、
前記節電モード動作時に前記選択されたアドレスに応答して少なくとも一つのワード線を選択し、前記選択されたワード線の数は前記所定数のビットと同一であることを特徴とする段階と、
を備えることを特徴とするダイナミック半導体記憶装置の動作方法。
前記所定数のビットを除いたすべてのビットを計数する段階はｎビットのリフレッシュアドレスを計数し、
前記リフレッシュ制御信号の周期を増加段階は、前記リフレッシュ制御信号の周期をｎ倍増加することを特徴とする請求項１１に記載のダイナミック半導体記憶装置の動作方法。
前記所定数のビットを除いたすべてのビットを計数する段階は、前記アドレスの下位ビットを除いたすべてのビットを計数することを特徴とする請求項１１に記載のダイナミック半導体記憶装置の動作方法。
前記節電モード動作時に前記所定数のビットの前記リフレッシュアドレスをプリチャージすることを特徴とする請求項１１に記載のダイナミック半導体記憶装置の動作方法。
前記節電モード信号に応答して前記リフレッシュ制御信号のパルス幅を減少することを特徴とする請求項１１に記載のダイナミック半導体記憶装置の動作方法。
前記所定数のビットを除いたすべてのビットを計数する段階は、前記リフレッシュアドレスのｎビットであり、
前記リフレッシュ制御信号の周期を増加する段階は、前記リフレッシュ制御信号の周期をｎ倍増加し、
前記リフレッシュ制御信号のパルス幅を減少する段階は、前記リフレッシュ制御信号のパルス幅を１／ｎ倍減少することを特徴とする請求項１５に記載のダイナミック半導体記憶装置の動作方法。
前記所定数のビットを除いたすべてのビットを計数する段階は、前記アドレスの下位ビットを除いたすべてのビットを計数することを特徴とする請求項１５に記載のダイナミック半導体記憶装置の動作方法。
前記節電モード動作時に前記所定数のビットの前記リフレッシュアドレスをプリチャージすることを特徴とする請求項１５に記載のダイナミック半導体記憶装置の動作方法。