JP2015232772A - システムの制御方法及びシステム - Google Patents

Abstract

【課題】低消費電力且つシステムの早期復帰を実現するシステムの制御方法を提供する。【解決手段】対象とするシステムは、データ記憶領域として機能する記憶デバイスと、メインメモリとして機能する不揮発性メモリデバイスと、を含む。システムの制御方法は、電源オフを命令する制御信号に応じて、システムを復元するためのステータス情報を不揮発性メモリデバイスに記憶し、ステータス情報を不揮発性メモリデバイスに記憶してから所定期間が経過した後に、不揮発性メモリデバイスに記憶されたステータス情報を読み出し、読み出したステータス情報を前記記憶デバイスに書き込む。【選択図】図１

Description

本発明は、システムの制御方法及びシステムに関する。特に、不揮発性メモリを含むシステム及びその制御方法に関する。

一般的に、ＭＰＵ（Micro Processing Unit）やＳｏＣ（System-on-a-Chip）等のシステムの主記憶装置（メインメモリ、ワーキングメモリとも呼ぶ）として、ＤＲＡＭ（Dynamic Random Access Memory）が用いられる。また、ＤＲＡＭをメインメモリとして用いるシステムにおいて、メインメモリの２次記憶装置（ストレージ）として、ＨＤＤ（Hard Disk Drive）、不揮発性メモリ、ＳＳＤ（Solid State Drive）等が用いられる。

特に、中央処理装置（ＣＰＵ：Central Processing Unit）、メインメモリ、２次記憶装置を含むコンピュータシステムは、種々の状態を備え、作業状態やサスペンド状態等の各状態に遷移可能に構成される。

コンピュータシステムにおいて、作業状態からサスペンド状態に遷移する際、コンピュータシステムの作業状態に復元又は復帰するために必要な状態パラメータ（ステータス情報）を、メインメモリに退避することが知られている。

このサスペンド状態は、状態パラメータ（ステータス情報）をメインメモリに退避した状態であり、サスペンド状態では、メインメモリがデータを保持するのに必要な最低限の電源供給が行われる。コンピュータシステムをサスペンド状態にすることで、電力消費を抑制しつつ、直前の作業状態に速やかに復帰できる。このようなシステムは、インスタントオンシステムとも称される。

特許文献１及び２は、上述のようなコンピュータシステムを開示する。

特開平１１−１９４８４６号公報 特開２００４−１５２３０４号公報

上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。

メインメモリとしてＤＲＡＭを用いるコンピュータシステムは、メインメモリが不揮発性メモリではなく、揮発性メモリであり、電源供給が無い場合にデータ消失が生じる。そのため、上述のようなサスペンド状態において、コンピュータシステムに含まれる全ての電源をオフにできない。その結果、コンピュータシステムの消費電力が削減できず、例えば、コンピュータシステムがバッテリを電源として使用している場合には、サスペンド状態であってもバッテリの消耗が進行する。

このような状況の下、ＤＲＡＭと同等の集積度（容量）及びアクセス速度を有する不揮発性メモリを、ＤＲＡＭに代わるメインメモリとして採用することを検討できる。さらに、低消費電力且つシステムの早期復帰を実現する動作状態／動作方法を備えた上で、不揮発性メモリをメインメモリとして搭載するシステムが存在しないため、このようなシステムの検討は有益である。

なお、特許文献１及び２は、コンピュータシステムのサスペンド状態において、バッテリの出力電圧が低下した場合やＡＣ電源に障害が生じた場合に、メインメモリが保持する状態パラメータを、ストレージに退避する技術を開示する。これらの文献では、状態パラメータをストレージに退避したコンピュータの状態は、ハイバネーション状態と称され、システムに供給される電源の障害が回復した後、システムを電源障害の発生前の状態に復帰させる。このハイバネーション状態において、ストレージは、不揮発性メモリであるため、コンピュータシステムの全ての電源をオフとすることが可能である。しかしながら、特許文献１及び２で開示されるコンピュータシステムは、メインメモリとしてＤＲＡＭを用いているため、不揮発性メモリをメインメモリとして搭載したシステムについて何ら関知せず、不揮発性メモリをメインメモリとしたシステムに最適化されていない。さらに、特許文献１及び２で開示されるコンピュータシステムの２次記憶装置は、ディスク（ＨＤＤ）であるため、通常状態に復帰するのに長い時間を要することや、ストレージに状態パラメータを退避する際に比較的大きな電力が必要となるといった問題がある。

本発明の第１の視点によれば、データ記憶領域として機能する記憶デバイスと、メインメモリとして機能する不揮発性メモリデバイスと、を含むシステムを復元するためのステータス情報を、電源オフを命令する制御信号に応じて、前記不揮発性メモリデバイスに記憶し、前記ステータス情報を前記不揮発性メモリデバイスに記憶してから所定期間が経過した後に、前記不揮発性メモリデバイスに記憶された前記ステータス情報を読み出し、前記読み出したステータス情報を前記記憶デバイスに書き込む、システムの制御方法が提供される。

本発明の第２の視点によれば、制御装置と、前記制御装置がデータ記憶領域として使用するストレージ装置と、前記制御装置がメインメモリとして使用する不揮発性メモリ装置と、前記制御装置により制御され、前記不揮発性メモリ装置のデータ保持期間をカウントするタイマ装置と、を備えるシステムが提供される。

本発明の各視点によれば、低消費電力且つシステムの早期復帰を実現することに寄与するシステムの制御方法及びシステムが、提供される。

第１の実施形態に係るコンピュータシステムの動作の一例を示す図である。 第１の実施形態に係るコンピュータシステムの一構成例を示す図である。 不揮発性ＲＡＭの全体構成を示すブロック図である。 メモリセルアレイとその周辺回路のブロック図の一例である。 プリチャージ回路、データビット用セルアレイ、セレクタの内部構成と接続形態の一例を示す図である。 ワード線とローカルビット線が選択された場合の各信号の動作波形の一例を示す図である。 不揮発性ＲＡＭのリードライト動作に使用する主たる回路構成の一例を示す図である。 不揮発性ＲＡＭ２の動作波形の一例を示す図である。

図１は、第１の実施形態に係るコンピュータシステムの動作の一例を示す図である。図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、この概要の記載はなんらの限定を意図するものではない。

後で詳述する実施形態では、ＳＴＴ−ＲＡＭ、ＲｅＲＡＭ、ＰＣＲＡＭ等の抵抗変化型不揮発性メモリ（不揮発性ＲＡＭとも呼ぶ）は、ＤＲＡＭに代えて、ＭＰＵ等のコンピュータシステムにおけるメインメモリの用途として、利用される。

次に、ＳＴＴ−ＲＡＭ、ＲｅＲＡＭ、ＰＣＲＡＭ等の抵抗変化型不揮発性メモリセルを用いる不揮発性メモリにおいて、データが消失無く保持される期間は、データリテンション期間（以下、リテンション期間と表記する）と呼ばれる。一般的に、データリテンション期間は、電源がオフされた状態で最も特性が悪いメモリセルがデータを不揮発に保持できる時間で決まる。この期間とメモリセルへの書き込み速度との間にトレードオフが存在する。あるいは、リテンション期間とメモリサイズ（記憶素子の面積や体積）との間にもトレードオフが存在する場合もある。メインメモリの用途に利用される不揮発性ＲＡＭにおいて、そのリテンション期間は、様々な要因により、現在の技術では、数時間から数日程度であり、比較的短い。

後で詳述する実施形態では、このようなリテンション期間が比較的短い不揮発性ＲＡＭを、コンピュータシステムのメインメモリに採用する。

後で詳述する実施形態では、リテンション期間が比較的短い不揮発性ＲＡＭを、コンピュータシステムのメインメモリに採用した場合であっても、不揮発性ＲＡＭを使用する本来のメリットであるインスタントオン機能が、ユーザにとって使いやすくかつロウパワーに提供される。

一実施形態に係るシステムの制御方法が対象とするシステムは、データ記憶領域として機能する記憶デバイス（例えば、図２のストレージ３）と、メインメモリとして機能する不揮発性メモリデバイス（例えば、図２の不揮発性ＲＡＭ３）と、を含む。このようなシステムにおいて、電源オフを命令する制御信号に応じて、システムを復元するためのステータス情報を不揮発性メモリデバイスに記憶する（図１のステップＳ１０３）。次に、ステータス情報を不揮発性メモリデバイスに記憶してから所定期間（例えば、上述のリテンション期間）が経過した後に、不揮発性メモリデバイスに記憶されたステータス情報を読み出し、読み出したステータス情報を記憶デバイスに書き込む（ステップＳ１０８）。

上記システムの制御方法によれば、低消費電力且つシステムの早期復帰を実現する。さらに、ステータス情報を不揮発性メモリデバイスに退避させた後、リテンション期間が経過しても電源オンがなされない場合に、記憶デバイスにステータス情報を格納するという２段階のステータス情報に関する退避制御を実行する。そのため、短い期間の間に電源オン・オフが行われたとしても、記憶デバイスへの頻繁な情報退避が不要となり、頻繁な電源オン・オフに対応した低消費電力なインスタントオンシステムが提供できる。

なお、本書において、状態パラメータとは、コンピュータシステムの状態を状態パラメータが取得された時点の状態に復帰させるために必要な情報（ステータス情報）とする。

［第１の実施形態］
第１の実施形態について、図面を用いて詳細に説明する。

図２は、第１の実施形態に係るコンピュータシステムの一構成例を示す図である。図２に示すコンピュータシステムは、インスタントオンを提供する。

コンピュータシステムは、演算装置１と、不揮発性ＲＡＭ装置２（以下、不揮発性ＲＡＭ２）と、ストレージ装置３（以下、ストレージ３）と、入力装置４と、出力装置５と、を含んで構成される。

演算装置１は、コンピュータシステム内の各装置を制御する。

不揮発性ＲＡＭ２は、コンピュータシステムのメインメモリの機能を有する。不揮発性ＲＡＭ２は、ＳＴＴ−ＲＡＭ、ＲｅＲＡＭ、ＰＣＲＡＭ等の抵抗変化型不揮発性メモリで構成される。

ストレージ３は、コンピュータシステムの２次記憶の機能を有する。ストレージ３は、ディスク、不揮発性メモリ、ＳＳＤ、フラッシュメモリ、ＮＡＮＤメモリ等の記憶装置で構成される。

演算装置１、不揮発性ＲＡＭ２、ストレージ３等はシステムバスにより接続されており、相互にデータの送受信が可能に構成されている。演算装置１は、不揮発性ＲＡＭ２をメインメモリとして使用し、ストレージ３を記憶装置として使用する。

演算装置１は、ストレージ３に格納されたＯＳ（Operating System）や図示しないフラッシュメモリに格納されたＢＩＯＳ（Basic Input Output System）等のプログラムを実行し、システム全体の制御を行う。また、演算装置１は、キーボードやマウス等の入力装置４により入力されるデータに対して、情報処理を行い、ディスプレイ等の出力装置５に結果を出力する。

コンピュータシステムには、電源装置６と、演算装置１と通信可能な電源管理装置７と、が含まれる。

電源装置６はバッテリや商用電源等が相当し、演算装置１や不揮発性ＲＡＭ２等の動作に必要な電源を供給する。

電源管理装置７は、電源装置６による電源供給を制御する。電源管理装置７は、電源スイッチ８を用いたコンピュータシステムの電源オン・オフに係る操作を、演算装置１に通知する。また、電源管理装置７は、システムの作業状態やサスペンド状態等の各状態において、システム内部に供給される電源オン・オフに係る操作を管理する。

演算装置１は、電源管理装置７から通知された操作に基づき、コンピュータシステム全体の動作モードの管理を行う。

具体的には、演算装置１は、通常動作モードにて電源オフに係る操作を受け取った場合には、コンピュータシステムを低消費電力モード（スタンバイ状態、ハイバネーション状態）に遷移させる。あるいは、演算装置１は、低消費電力モードにて、電源オンに係る操作を受け取った場合には、コンピュータシステムを通常動作モードに遷移させる。

演算装置１は、コンピュータシステムの動作モードの管理に付随して、電源管理装置７を介して電源装置６による電源供給を制御する。

図２のコンピュータシステムでは、電源スイッチ８を介したユーザの指示に基づき、電源装置６による電源供給が制御される。あるいは、演算装置１は、予め定められた期間、何らの処理が実行されていなければ、電源装置６による電源供給を停止し、低消費電力モードに遷移させてもよい。即ち、電源スイッチ８のようなハードウェアスイッチだけではなく、ソフトウェアスイッチにより、電源装置６の制御が行われてもよい。

演算装置１及び電源管理装置７は、タイマ９と接続されている。演算装置１は、タイマ９にタイマ期間の設定と、タイマの起動を制御する。

タイマ９は、演算装置１により起動の指示を受けると、設定されたタイマ期間のカウントを行う。タイマ９は、設定されたタイマ期間が経過すると、タイマ期間の満了を意味する信号を生成する。

電源管理装置７は、タイマ９が生成する信号を監視することで、タイマ９に設定されたタイマ期間が満了したことを認識できる。

不揮発性ＲＡＭ２は、電源が遮断されてから正常にデータを記憶できる期間（即ち、リテンション期間）を有している。演算装置１は、このリテンション期間を、タイマ期間としてタイマ９に設定する。

次に、第１の実施形態に係るコンピュータシステムの動作について説明する。図１に戻る。

図１は、第１の実施形態に係るコンピュータシステムの動作の一例を示す図である。

コンピュータシステムに電源が投入されると、コンピュータシステムは通常動作モード（動作状態、作業状態とも呼ぶ）に遷移する。

動作状態では、不揮発性ＲＡＭ２のスクラブやリフレッシュが実行される（ステップＳ１０１）。

不揮発性ＲＡＭ２のリテンション期間は、数時間から数日程度であり、コンピュータシステムでは、不揮発性ＲＡＭ２の記憶データが消失しないように不揮発性ＲＡＭ２を制御する必要がある。

例えば、不揮発性ＲＡＭ２がＳＴＴ−ＲＡＭ（Spin Transfer Torque-Random Access Memory）のようにデータが熱攪拌により確率的に反転する可能性がある場合には、スクラブと称される処理が必要となる。具体的には、定期的にメモリセルからデータを読み出し、読み出したデータにエラーが存在すれば、ＥＣＣ（Error Check and Correction）技術等により訂正されたデータをメモリセルに書き戻す制御が行われる。

あるいは、不揮発性ＲＡＭ２がＰＣＲＡＭ（Phase Change Random Access Memory）やＲｅＲＡＭ（Resistance Random Access Memory）のように、データが徐々に消失していく場合には、リフレッシュと称される処理が必要となる。具体的には、リテンション期間よりも短い期間にて定期的にメモリセルからデータを読み出し、当初の値に書き戻す制御が行われる。

ステップＳ１０２において、演算装置１は、電源管理装置７を介して電源スイッチ８から電源オフの指示があるか否かを確認する。

電源オフの指示がなければ（ステップＳ１０２、Ｎｏ分岐）、演算装置１は、ステップＳ１０１に戻り通常の動作を継続する。

電源オフの指示があれば（ステップＳ１０２、Ｙｅｓ分岐）、ステップＳ１０３以降の処理が実行される。

ステップＳ１０３において、演算装置１は、状態パラメータを不揮発性ＲＡＭ２に格納する。また、演算装置１は、状態パラメータを不揮発性ＲＡＭ２に格納することに同期して、タイマ９を起動する。

ステップＳ１０４において、演算装置１は、電源管理装置７を介して電源装置６からの電源供給を停止する。電源装置６から電源供給が停止される装置には、少なくとも不揮発性ＲＡＭ２及びストレージ３が含まれる。

ステップＳ１０４において電源をオフした後のコンピュータシステムは、状態パラメータが不揮発性ＲＡＭ２に退避されているので、速やかにシステム全体の状態を電源オフの直前の状態に戻すことができるサスペンド状態にある。

ステップＳ１０５において、演算装置１は、電源管理装置７を介して電源スイッチ８から電源オンの指示があるか否かを確認する。

電源オンの指示があれば（ステップＳ１０５、Ｙｅｓ分岐）、演算装置１は、電源管理装置７を介して電源装置６から各部に電源を供給させる。演算装置１は、不揮発性ＲＡＭ２に退避した状態パラメータを読み込み、電源オフの直前の状態に復帰し、ステップＳ１０１以降の処理を継続する。即ち、不揮発性ＲＡＭ２に記憶された状態パラメータを用いてコンピュータシステムは復元される。

電源オンの指示がなければ（ステップＳ１０５、Ｎｏ分岐）、ステップＳ１０６以降の処理が実行される。

ステップＳ１０６において、電源管理装置７は、タイマ９が生成する信号を監視し、タイマ９に設定された所定期間（即ち、リテンション期間）が経過したか否かを確認する。

所定期間が経過していなければ（ステップＳ１０６、Ｎｏ分岐）、ステップＳ１０５及びＳ１０６の確認処理が継続される。

所定期間が経過していれば（ステップＳ１０６、Ｙｅｓ分岐）、ステップＳ１０７以降の処理が実行される。

ステップＳ１０７において、電源管理装置７はタイマ９に設定した所定期間が満了した旨の通知を演算装置１に行う。通知を受けた演算装置１は、電源管理装置７を介して電源装置６から各部へ電源を供給させる。電源装置６から電源供給が再開される装置には、少なくとも不揮発性ＲＡＭ２及びストレージ３が含まれる。

ステップＳ１０８において、演算装置１は、不揮発性ＲＡＭ２に格納されたデータであって、少なくとも状態パラメータを含むデータを不揮発性ＲＡＭ２から読み出し、ストレージ３に格納する。なお、その際、ストレージ３に格納するデータは、ステップＳ１０４にて電源をオフした状態の直前の状態に復帰するために必要な情報である。

ステップＳ１０９において、演算装置１は、電源管理装置７を介して電源装置６からの電源供給を停止させる（電源をオフする）。

なお、ステップＳ１０９において電源をオフした後のコンピュータシステムは、状態パラメータを含む情報がストレージ３に退避されているので、ストレージ３から不揮発性ＲＡＭ２に状態パラメータを書き戻す時間を必要とするハイバネーション状態にある。

ステップＳ１１０において、演算装置１は、電源管理装置７を介して電源スイッチ８から電源オンの指示があるか否かを確認する。

電源オンの指示があれば（ステップＳ１１０、Ｙｅｓ分岐）、演算装置１は、ステップＳ１１１の処理を実行する。

電源オンの指示がなければ（ステップＳ１１０、Ｎｏ分岐）、演算装置１は、ステップＳ１１０の確認処理を継続する。

ステップＳ１１１において、演算装置１は、ステップＳ１０８にてストレージ３に退避した情報をストレージ３から読み出し、不揮発性ＲＡＭ２に書き戻す。その際、演算装置１は、ステップＳ１０３にて書き込まれた状態パラメータを記憶するメモリセルと同じアドレスのメモリセルに、ストレージ３から読み出した状態パラメータを不揮発性ＲＡＭ２に書き込む。

その後、演算装置１は、不揮発性ＲＡＭ２に書き戻した状態パラメータに応じて、電源オフの直前の動作状態に復帰し、ステップＳ１０１以降の処理を継続する。

上述のように、第１の実施形態に係るコンピュータシステムでは、電源オフの後も常に電源スイッチ８による操作を監視し、電源オンの指示を検出すると、電源オフの直前の状態に復帰する。その際、電源オフから電源オンまでの期間が、不揮発性ＲＡＭ２のリテンション期間よりも短い場合には、不揮発性ＲＡＭ２が保持する状態パラメータを用いて通常状態に復帰する。一方、リテンション期間を超えた場合には、ストレージ３に退避した状態パラメータを不揮発性ＲＡＭ２に書き戻し、ハイバネーション状態から通常状態に復帰する。

ここで、不揮発性ＲＡＭ２は、ストレージ３に退避した状態パラメータが書き戻される際に、不揮発性ＲＡＭ２に残存している状態パラメータと書き戻される状態パラメータを比較し、異なるデータのみがメモリセルに実際に書き込まれるように構成される。リテンション期間が経過したとしても、不揮発性ＲＡＭ２に含まれる全てのメモリセルがデータを消失するのではなく、徐々にデータは消失していく。不揮発性ＲＡＭ２は、このようなメモリセルの性質を利用し、実際にメモリセルに書き込むデータ量を減らすことで、消費電力を低減させる。

図３は、不揮発性ＲＡＭ２の全体構成を示すブロック図である。

不揮発性ＲＡＭ２は、複数のメモリセルを含むメモリセルアレイを備える。メモリセルに特に制限はないが、ＳＴＴ−ＲＡＭ、ＰＣＲＡＭ又はＲｅＲＡＭといった、抵抗値の変化によりデータを記憶するメモリセルを前提に説明する。

不揮発性ＲＡＭ２のメモリセルアレイは、複数のメモリセルアレイ１０ａ〜１０ｈからなり、複数のバンク（例えば、バンク０〜７の８バンク構成）により構成される。なお、以降の説明において、メモリセルアレイ１０ａ〜１０ｈを区別する特段の理由がない場合には、単に「メモリセルアレイ１０」と表記する。また、他の構成要素においても同様の表記を行い、アルファベットやハイフン「−」の前に表記された符号にて、当該構成要素を代表するものとする。

不揮発性ＲＡＭ２は、外部端子として外部クロック端子ＣＫ、／ＣＫ、クロックイネーブル端子ＣＫＥ、コマンド端子／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、８ビットのデータ入出力端子ＤＱを備える。なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はロウアクティブな信号であることを意味している。従って、例えば、ＣＫ、／ＣＫは互いに相補の信号である。

クロック発生回路１１は、外部クロック信号ＣＫ、／ＣＫとクロックイネーブル信号ＣＫＥを入力する。クロック発生回路１１は、不揮発性ＲＡＭ２内部で必要とされる内部クロック信号を発生し、各部に供給する。

コマンド端子／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥには、それぞれチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥが供給される。これらのコマンド信号は、コマンドデコーダ１２に供給される。コマンドデコーダ１２は、入力したコマンド信号をデコードし、チップ制御回路１３に供給する。

モードレジスタ１４は、不揮発性ＲＡＭ２の動作モードが設定される。チップ制御回路１３は、コマンドデコーダ１２の出力及びモードレジスタ１４に設定された動作モードを入力し、それらに基づいて各種制御信号を生成する。

チップ制御回路１３は、生成した各種制御信号を、バンク制御回路１５、リードライトアンプ（ＲＷアンプ）１６、パラレルシリアル変換回路１７、データ入出力バッファ１８、カラムアドレスバッファ１９、ロウアドレスバッファ２０、バンクアドレスバッファ２１に供給する。

アドレス信号ＡＤＤは、バンクを特定するバンクアドレスと、ワード線を特定するロウアドレスと、ビット線を特定するカラムアドレスと、を含む。ロウアドレス及びカラムアドレスは、アドレス端子からアドレスマルチプレクサ形式にて入力される。但し、アドレス信号の入力形式を制限する趣旨ではない。

アドレス信号ＡＤＤのうちカラムアドレスはカラムアドレスバッファ１９に、ロウアドレスはロウアドレスバッファ２０に、バンクアドレスはバンクアドレスバッファ２１にそれぞれ供給される。

カラムアドレスバッファ１９が出力するカラムアドレスは、カラムデコーダ２２によりデコードされ、このデコードに応じて、複数のビット線のうち、カラムアドレスに対応するビット線が選択される。

ロウアドレスバッファ２０が出力するロウアドレスは、ロウデコーダ２３によりデコードされ、このデコードに応じて、いずれかのワード線が選択される。

バンクアドレスバッファ２１からは、バンク０〜７のいずれかを特定するバンク選択信号が出力される。バンク制御回路１５は、バンク選択信号に応じてバンク０〜７を切り替える。

リードライトアンプ１６は、パラレルシリアル変換回路１７及びデータ入出力バッファ１８を介して、外部端子であるデータ入出力端子ＤＱと接続されているリードアンプ回路及びライトアンプ回路である。パラレルシリアル変換回路１７及びデータ入出力バッファ１８には、クロック発生回路１１から内部クロック信号が供給されメモリセルアレイとデータ入出力端子ＤＱの間のデータの入出力のタイミングが制御される。

次に、メモリセルアレイ１０及びその周辺回路について概説する。

図４は、メモリセルアレイ１０とその周辺回路のブロック図の一例である。

メモリセルアレイ１０は、データビット用セルアレイ３４と、リファレンス用セルアレイ３５と、を含んで構成される。

データビット用セルアレイ３４は、不揮発性ＲＡＭ２の外部から供給されるデータ（演算装置１から供給されるデータ）を記憶するメモリセルを含む領域である。なお、以降の説明は、データビット用セルアレイ３４の１ページは５１２ビットであることを前提とするが、１ページあたりのビット数を限定する趣旨ではない。

リファレンス用セルアレイ３５は、データビット用セルアレイ３４に含まれるメモリセルからデータを読み出す際、読み出し信号と大小が比較されるリファレンス信号（参照信号）の生成に使用されるリファレンスセルを含む領域である。

具体的には、データの「０」と「１」に対応する抵抗値の中間の抵抗値を持つリファレンスセルがリファレンス用セルアレイ３５に含まれる。あるいは、データの「０」と「１」に対応する抵抗値を持つ２個のリファレンスセルがリファレンス用セルアレイ３５に含まれ、その抵抗値の中間値からリファレンス信号を生成してもよい。

バンク制御回路１５は、メモリセルへのアクセス時にチップ制御回路１３から供給されるコマンド信号に応じて、カラムデコーダ２２と、ロウデコーダ２３と、プリチャージ回路３１と、セレクタ３２と、読み出し＆書き込み制御回路３３の各部を制御するための制御信号を生成する。

バンク制御回路１５が生成する制御信号の１つにページライトバック制御信号／ＷＰがある。バンク制御回路１５は、プリチャージコマンドＰＲＥの受信に応じて、ページライトバック制御信号／ＷＰを生成し、後述するライトバッファ３９に送出する。さらに、バンク制御回路１５は、プリチャージ信号ＰＣ及び接続信号ＳＷを生成する。これらの信号の詳細は後述する。

カラムアドレスバッファ１９、ロウアドレスバッファ２０、バンクアドレスバッファ２１が出力するアドレス信号は、プリチャージ回路３１と、カラムデコーダ２２と、ロウデコーダ２３と、セレクタ３２に送られる。アドレス信号を入力するこれらの回路は、入力されたアドレス信号に従ってメモリセルアレイ１０に含まれるメモリセルを選択する。

ロウデコーダ２３により選択されたワード線ＷＬ（図示せず）により、複数のメモリセル及びリファレンスセルが選択される。

これらのセルのうち、セレクタ３２により選択された５１２個のメモリセルがグローバルビット線ＧＢＬ０〜ＧＢ５１１を介してセンスアンプ（ＳＡ；Sense Amplifier）３６−１〜３６−５１２の一方の入力端子に接続される。

リファレンス用セルアレイ３５に含まれるリファレンスセルは、リファレンス信号発生回路３７に接続されている。

リファレンス信号発生回路３７は、リファレンスセルから読み出した信号に基づいてリファレンス信号を生成する。リファレンス信号発生回路３７は、生成したリファレンス信号を、センスアンプ３６の他方の入力端子に供給する。

リファレンスセルを含むメモリセルから読み出される信号は、信号電圧又は信号電流の形式であって、リファレンス信号は、対応する参照電圧又は参照電流として、センスアンプ３６に供給される。第１の実施形態では、信号電流の形式のリファレンス信号を用いるため、リファレンス信号発生回路３７が生成するリファレンス信号をリファレンス電流Ｉｒｅｆと表記する。

また、本実施形態では、リファレンス電流Ｉｒｅｆが、５１２個のセンスアンプ３６により共有される場合について説明するが、リファレンス信号の供給形態を限定する趣旨ではない。例えば、５１２個のセンスアンプを複数のブロックに分割し、複数のリファレンス信号を生成し、各ブロックに供給する形態であってもよい。

センスアンプ３６によりセンス増幅された５１２ビットのデータは、ページバッファ（ＰＢ；Page Buffer）３８−１〜３８−５１２に書き込まれる。

ページバッファ３８は、データを一時的に保持する手段である。

ライトバッファ（ＷＢ；Write Buffer）３９−１〜３９−５１２はそれぞれ、対応するページバッファ３８−１〜３８−５１２が保持するデータをメモリセルに書き込む手段である。

読み出し＆書き込み制御回路３３は、センスアンプ３６、ページバッファ３８、ライトバッファ３９に対する包括的な制御を実行する。読み出し＆書き込み制御回路３３は、バンク制御回路１５から供給される制御信号に応じて、リードパルス信号ＲＰ、ロード信号ＬＤを生成する。これらの信号の詳細は後述する。

読み出し＆書き込み制御回路３３は、以下に示す不揮発性ＲＡＭ２の一連の動作を実現するように、各種制御信号を生成する。

不揮発性ＲＡＭ２は、外部からアクティブコマンドＡＣＴ、バンクアドレスＢＡ及びロウアドレスＲＡが供給されると、ロウデコーダ２３により選択されたワード線ＷＬにより、複数のメモリセル及びリファレンスセルを選択する。

その後、不揮発性ＲＡＭ２は、ページモードによるアクセス期間（ページアクセス期間）となる。ページアクセス期間では、外部から供給されるリードコマンド、ライトコマンド、カラムアドレスＣＡに応答し、ページバッファ３８−１〜３８−５１２のうち、アクセス対象となる少なくとも１以上のページバッファ３８に対する読み出し・書き込みが行われる。

その後、プリチャージコマンドＰＲＥが供給されると、ページライトバック制御信号／ＷＰが生成される。その後、ワード線ＷＬが非選択に制御され、不揮発性ＲＡＭ２のメモリセルアレイ１０はプリチャージ状態に制御される。

図５は、プリチャージ回路３１、データビット用セルアレイ３４、セレクタ３２の内部構成と接続形態の一例を示す図である。

図５には、図４に示すプリチャージ回路３１、データビット用セルアレイ３４、セレクタ３２のうち１本のグローバルビット線ＧＢＬｉ（ｉは、０から５１１のいずれか）に対応する部分の回路を示す。

データビット用セルアレイ３４は、ｍ（ｍは正の整数、以下同じ）本のワード線ＷＬ０〜ＷＬｍ−１と、ｋ（ｋは正の整数、以下同じ）本のローカルビット線ＬＢＬ０〜ＬＢＬｋ−１と、それらの交点に配置されるｍ×ｋ個のメモリセル４１から構成される。

メモリセル４１は、ＭＴＪ（Magnetic Tunnel Junction）素子４２と、選択トランジスタ（アクセストランジスタ）４３と、から構成される１Ｔ＋１ＭＴＪセル型のメモリセルである。

図５を参照すると、メモリセル４１のそれぞれは、コモンソース電圧ＶＣＳを供給する電源とローカルビット線ＬＢＬの間に接続されている。また、メモリセル４１のそれぞれは、第１の方向に第１電流を印加することにより第１抵抗状態（例えば、低抵抗状態）に書き込まれ、第１の方向とは逆の第２の方向に第２電流を印加することにより第２抵抗状態（例えば、高抵抗状態）に書き込まれる。

プリチャージ回路３１は、ｋ本のローカルビット線ＬＢＬに対応するｋ個のプリチャージトランジスタＰＣＦＥＴ０〜ＰＣＦＥＴｋ−１を含んで構成される。プリチャージ回路３１に含まれる各プリチャージトランジスタＰＣＦＥＴのそれぞれは、対応するプリチャージ信号ＰＣ０〜ＰＣｋ−１をゲートにて受け付ける。各プリチャージトランジスタＰＣＦＥＴは、ゲートに接続されたプリチャージ信号ＰＣがＨレベルに制御されると、ローカルビット線ＬＢＬをコモンソース電圧ＶＣＳにプリチャージする。

１本のローカルビット線ＬＢＬが選択される場合には、選択される１本のローカルビット線ＬＢＬに対応するプリチャージ信号ＰＣに限りＬレベルに制御されることで、選択されたローカルビット線ＬＢＬはコモンソース電圧ＶＣＳを供給する電源から切り離される。

セレクタ３２は、ｋ個の接続トランジスタＳＷＦＥＴ０〜ＳＷＦＥＴｋ−１を含んで構成される。セレクタ３２に含まれる各接続トランジスタＳＷＦＥＴのそれぞれは、対応する接続信号ＳＷ０〜ＳＷｋ−１をゲートにて受け付ける。

不揮発性ＲＡＭ２がプリチャージ状態の場合には接続信号ＳＷがＬレベルに制御され、各接続トランジスタＳＷＦＥＴは対応する各ローカルビット線ＬＢＬをグローバルビット線ＧＢＬから切り離す。

１本のローカルビット線ＬＢＬが選択される場合には、選択されるローカルビット線ＬＢＬに対応する接続信号ＳＷに限りＨレベルに制御されることで、選択されたローカルビット線ＬＢＬがグローバルビット線ＧＢＬに接続される。

１本のワード線ＷＬが選択され活性化された状態では、選択された１本のローカルビット線ＬＢＬはコモンソース電圧ＶＣＳから切り離され、かつ、グローバルビット線ＧＢＬに接続される。なお、その際、残余の非選択なローカルビット線ＬＢＬはコモンソース電圧ＶＣＳにプリチャージされた状態が維持される。

選択されたワード線ＷＬと選択されたローカルビット線ＬＢＬに接続する１個のメモリセル４１は、選択トランジスタ４３の主端子（ソース又はドレイン）がコモンソース電圧ＶＣＳに接続され、ＭＴＪ素子４２の一端がローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬに接続される。

一方、選択されたワード線ＷＬと非選択なローカルビット線ＬＢＬに接続する残余のｋ−１個のメモリセル４１は、両端がコモンソース電圧ＶＣＳに接続されるため、選択トランジスタ４３がオンしたとしても、ＭＴＪ素子４２には電圧が印加されない。そのため、ＭＴＪ素子４２に電流が流れることもなく、メモリセル４１が記憶するデータが破壊されることがない。

図６は、ワード線ＷＬ０とローカルビット線ＬＢＬ０が選択された場合の各信号の動作波形の一例を示す図である。

時刻Ｔ０１〜Ｔ０２の期間において、後述するようにアクティブコマンドＡＣＴに応答して、ＭＴＪ素子４２の高抵抗状態に対応するデータ「０」が読み出され、その後のページアクセス期間を経て、プリチャージコマンドＰＲＥに応答して低抵抗状態に対応するデータ「１」が書き込まれる。

（データ「０」の読み出し動作）
プリチャージ期間では、プリチャージ信号ＰＣ０〜ＰＣｋ−１は電圧ＶＰＰに制御され、接続信号ＳＷ０〜ＳＷｋ−１とワード線ＷＬ０〜ＷＬｍ−１は電圧ＶＳＳに制御されている。また、ローカルビット線ＬＢＬは、コモンソース電圧ＶＣＳにプリチャージされており、グローバルビット線ＧＢＬは、後述するライトバッファ３９のＧＢＬプリチャージ回路５５によりコモンソース電圧ＶＣＳにプリチャージされている。

セル選択期間では、プリチャージ信号ＰＣ０が電圧ＶＳＳに、接続信号ＳＷ０及びワード線ＷＬ０が電圧ＶＰＰに、それぞれ制御されることで、ローカルビット線ＬＢＬ０がグローバルビット線ＧＢＬに接続される。その際、センスラッチ期間の開始に先立ち、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ０の電位は、読み出し電圧Ｖｒｅａｄに設定・保持され、メモリセルに読み出し電流Ｉｒｅａｄ０が流れる。

読み出し電流Ｉｒｅａｄ０は、高抵抗状態にあるメモリセルに対応した小さな電流値であるので、リファレンス電流Ｉｒｅｆの電流値よりも小さい。

センスラッチ期間では、読み出し電流Ｉｒｅａｄ０とリファレンス電流Ｉｒｅｆの電流差が、センスアンプ３６によりセンス増幅され、ページバッファ３８にデータ「０」が保持される。なお、センスラッチ期間では、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ０の電位は、実質的に読み出し電圧Ｖｒｅａｄに保持される。

センスラッチ期間の終了に伴い、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ０の電位は、コモンソース電圧ＶＣＳとなる。その後、不揮発性ＲＡＭ２はページアクセス期間に移行する。

ページアクセス期間では、リードコマンドに対応してページバッファ３８からデータが読み出される。あるいは、ライトコマンドに対応してページバッファ３８にデータが書き込まれる。

このように、ページアクセス期間中のアクセスはページバッファ３８に対して行われ、グローバルビット線ＧＢＬの電位はコモンソース電圧ＶＣＳに保持され、各種の制御信号の状態も変化しない。つまり、ページアクセス期間では、メモリセルへのアクセスは生じず、ページバッファ３８にデータが書き込まれるだけである。

（データ「１」の書き込み動作）
プリチャージコマンドＰＲＥを受けるとライトバック動作が開始する。ライトバック期間では、データ「１」の書き込みに対応して、後述するライトバッファ３９の書き込みドライバ５４が、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ０の電位を電圧ＶＤＤに駆動し、メモリセルにデータ「１」を書き込む。

選択解除期間では、ワード線ＷＬ０と接続信号ＳＷ０は、電圧ＶＳＳに制御される。

プリチャージ期間では、プリチャージ信号ＰＣ０が電圧ＶＰＰに制御され、ローカルビット線ＬＢＬ０の電位はコモンソース電圧ＶＣＳにプリチャージされる。また、グローバルビット線ＧＢＬの電位は、ＧＢＬプリチャージ回路５５により、コモンソース電圧ＶＣＳにプリチャージされる。なお、ライトバック動作はライトバックコマンドを受けるとページアクセス期間中にも行うことができる。

時刻Ｔ０２〜Ｔ０３の期間において、アクティブコマンドＡＣＴに応答してＭＴＪ素子４２の低抵抗状態に対応するデータ「１」が読み出され、その後ページアクセス期間を経て、プリチャージコマンドＰＲＥに応答して高抵抗状態に対応するデータ「０」が書き込まれる。

時刻Ｔ０２〜Ｔ０３の期間におけるプリチャージ期間からセル選択期間での動作は、データ「０」を読み出す際の動作と相違する点はないので、その説明を省略する。

（データ「１」の読み出し動作）
データ「１」を読み出す場合には、センスラッチ期間の開始に先立ち、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ０の電位は、読み出し電圧Ｖｒｅａｄに設定・保持され、メモリセルに読み出し電流Ｉｒｅａｄ１が流れる。読み出し電流Ｉｒｅａｄ１は、低抵抗状態にあるメモリセルに対応した大きな電流値であるので、リファレンス電流Ｉｒｅｆの電流値よりも大きい。

センスラッチ期間では、読み出し電流Ｉｒｅａｄ１とリファレンス電流Ｉｒｅｆの電流差が、センスアンプ３６によりセンス増幅され、ページバッファ３８にデータ「１」が保持される。このセンスラッチ期間では、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ０の電位は、実質的に読み出し電圧Ｖｒｅａｄに保持されている。

センスラッチ期間の終了に伴い、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ０の電位は、コモンソース電圧ＶＣＳとなる。

その後、不揮発性ＲＡＭ２はページアクセス期間に移行するが、その際の動作は、データ「０」を読み出す際の動作と相違する点は存在しないので、その説明を省略する。

（データ「０」の書き込み動作）
プリチャージコマンドＰＲＥに対応するライトバック期間では、データ「０」の書き込みに対応して、書き込みドライバ５４が、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ０の電位を電圧ＶＳＳに駆動し、メモリセルにデータ「０」を書き込む。その後の選択解除期間のプリチャージ期間の動作は、データ「０」を読み出す際の動作と相違する点は存在しないので、その説明を省略する。

図７は、不揮発性ＲＡＭ２のリードライト動作に使用する主たる回路構成の一例を示す図である。

図７には、図４に示すセンスアンプ３６、ページバッファ３８、ライトバッファ３９からなるリードライト回路の要部とカラムデコーダ２２の一部を示す。なお、図７におけるサフィックス「ｉ」は、図４に対応して０〜５１１のいずれかの値とする。

図７を参照すると、メモリセルへのアクセスには、カラムデコーダ２２と、センスアンプ回路５１と、ページバッファ３８と、ライトバッファ３９と、が使用される。

カラムデコーダ２２には、Ｎチャネル型ＭＯＳトランジスタＮ０１、Ｎ０２が含まれる。Ｎチャネル型ＭＯＳトランジスタＮ０１、Ｎ０２は、Ｉ／Ｏ線対８９とページバッファ３８との間に接続されている。

Ｎチャネル型ＭＯＳトランジスタＮ０１、Ｎ０２のゲートは共通接続され、Ｙスイッチ選択信号ＹＳｉを受け付ける。Ｙスイッチ選択信号ＹＳｉは、カラムデコーダ２２がカラムアドレスをデコードすることで得られる信号である。カラムデコーダ２２は、Ｙスイッチ選択信号ＹＳにより選択されたページバッファ３８との間でデータの入出力を行う（ページアクセスを行う）。

ページバッファ３８は、リードレジスタ（ＲＲＧ；Read Register）５２を含んで構成される。リードレジスタ５２の入出力端子ＩＯＤ及び反転入出力端子／ＩＯＤは、カラムデコーダ２２のＮチャネル型ＭＯＳトランジスタＮ０１、Ｎ０２に接続されている。また、リードレジスタ５２の反転入出力端子／ＩＯＤは、ライトバッファ３９とも接続されている。

センスアンプ回路５１は、センスアンプ３６と、Ｎチャネル型ＭＯＳトランジスタＮ０３と、を含んで構成される。

センスアンプ３６の出力端子は、ページバッファ３８と接続される。センスアンプ３６の入力端子は、Ｎチャネル型ＭＯＳトランジスタＮ０３を介して、グローバルビット線ＧＢＬｉと接続される。Ｎチャネル型ＭＯＳトランジスタＮ０３のゲートは、リードパルス信号ＲＰを受け付ける。なお図７においてはリファレンス信号が入力されるセンスアンプ３６の他方の入力端子は省略されている。

ライトバッファ３９は、書き込み制御回路５３と、書き込みドライバ５４と、ＧＢＬプリチャージ回路５５と、を含んで構成される。

書き込み制御回路５３は、３つのＮチャネル型ＭＯＳトランジスタＮ０４〜Ｎ０６と、２つのＰチャネル型ＭＯＳトランジスタＰ０１、Ｐ０２と、インバータ回路ＩＮＶ０１と、否定論理和回路ＮＯＲ０１と、排他的論理和回路ＥＸＯＲ０１と、ラッチ回路５６と、を含んで構成される。

ラッチ回路５６の入力端子（Ｄ端子）は、Ｎチャネル型ＭＯＳトランジスタＮ０４を介して、リードレジスタ５２及びカラムデコーダ２２に接続される。Ｎチャネル型ＭＯＳトランジスタＮ０４のゲートは、ロード信号ＬＤを受け付ける。ラッチ回路５６の出力端子（Ｑ端子）は、排他的論理和回路ＥＸＯＲ０１の入力端子と接続される。

排他的論理和回路ＥＸＯＲ０１の他の入力端子は、リードレジスタ５２の反転入出力端子／ＩＯＤ及びカラムデコーダ２２と接続される。排他的論理和回路ＥＸＯＲの出力端子は、Ｎチャネル型ＭＯＳトランジスタＮ０５のゲートと接続される。

以降の説明において、排他的論理和回路ＥＸＯＲとＮチャネル型ＭＯＳトランジスタＮ０５を接続するノードをノードＡ０１と表記する。

Ｐチャネル型ＭＯＳトランジスタＰ０１のソースは電源ＶＤＤに接続され、ドレインはＮチャネル型ＭＯＳトランジスタＮ０５のドレインと接続される。Ｐチャネル型ＭＯＳトランジスタＰ０１のゲートは、プリチャージ信号／ＰＣを受け付ける。Ｐチャネル型ＭＯＳトランジスタＰ０１とＮチャネル型ＭＯＳトランジスタＮ０５のドレインは、Ｐチャネル型ＭＯＳトランジスタＰ０２とＮチャネル型ＭＯＳトランジスタＮ０６のドレインと接続される。

以降の説明において、Ｐチャネル型ＭＯＳトランジスタＰ０１、Ｐ０２、Ｎチャネル型ＭＯＳトランジスタＮ０５、Ｎ０６の接続ノードをノードＡ０２と表記する。

Ｐチャネル型ＭＯＳトランジスタＰ０２のソースは電源ＶＤＤに接続され、ドレインはＮチャネル型ＭＯＳトランジスタＮ０６のドレインと接続される。Ｐチャネル型ＭＯＳトランジスタＰ０２とＮチャネル型ＭＯＳトランジスタＮ０６それぞれのゲートは、ノードＡ０２の電圧がインバータ回路ＩＮＶ０１により反転された信号を受け付ける。

否定論理和回路ＮＯＲ０１は、一方の入力端子にてノードＡ０２の電圧を受け付け、他の入力端子にてページライトバック制御信号／ＷＰを受け付ける。否定論理和回路ＮＯＲ０１の出力端子は、書き込みドライバ５４及びＧＢＬプリチャージ回路５５に接続される。

書き込みドライバ５４は、２つのＮチャネル型ＭＯＳトランジスタＮ０７、Ｎ０８と、２つのＰチャネル型ＭＯＳトランジスタＰ０３、Ｐ０４と、インバータ回路ＩＮＶ０２と、を含んで構成される。

Ｐチャネル型ＭＯＳトランジスタＰ０４のソースは電源ＶＤＤに接続され、ドレインはＰチャネル型ＭＯＳトランジスタＰ０３を介してグローバルビット線ＧＢＬｉに接続される。Ｐチャネル型ＭＯＳトランジスタＰ０４のゲートは、リードレジスタ５２の反転入出力端子／ＩＯＤ及びカラムデコーダ２２に接続される。Ｐチャネル型ＭＯＳトランジスタＰ０３のゲートは、インバータ回路ＩＮＶ０２により反転された書き込み制御回路５３の出力信号を受け付ける。

Ｎチャネル型ＭＯＳトランジスタＮ０７のドレインは、Ｎチャネル型ＭＯＳトランジスタＮ０８を介してグローバルビット線ＧＢＬｉに接続され、ゲートはリードレジスタ５２の反転入出力端子／ＩＯＤ及びカラムデコーダ２２に接続されている。Ｎチャネル型ＭＯＳトランジスタＮ０８のゲートは、書き込み制御回路５３の出力信号を受け付ける。

ＧＢＬプリチャージ回路５５は、２つのＰチャネル型ＭＯＳトランジスタＰ０５、Ｐ０６を含んで構成される。Ｐチャネル型ＭＯＳトランジスタＰ０６のソースは電源ＶＣＳに接続され、ドレインはＰチャネル型ＭＯＳトランジスタＰ０５を介してグローバルビット線ＧＢＬｉに接続される。Ｐチャネル型ＭＯＳトランジスタＰ０６のゲートは、リードパルス信号ＲＰを受け付ける。Ｐチャネル型ＭＯＳトランジスタＰ０５のゲートは、書き込み制御回路５３の出力信号を受け付ける。

＜リード動作＞
アクティブコマンドＡＣＴの受信に応じてワード線によりメモリセルが選択された状態にて、リードパルス信号ＲＰがＨレベルに制御されると、Ｎチャネル型ＭＯＳトランジスタＮ０３が導通する。

その結果、グローバルビット線ＧＢＬｉとセンスアンプ３６が接続され、センスアンプ３６は、グローバルビット線ＧＢＬｉに流れる読み出し電流Ｉｒｅａｄと、リファレンス電流Ｉｒｅｆの電流値を比較し、その大小関係に応じた読み出しデータを出力する。

リードレジスタ５２は、出力された読み出しデータをラッチすると共に、入出力端子ＩＯＤと反転入出力端子／ＩＯＤから読み出しデータを出力する。

カラムデコーダ２２は、デコーダ（図示せず）が出力するＹスイッチ選択信号ＹＳｉがゲートに印加されたＮチャネル型ＭＯＳトランジスタＮ０１、Ｎ０２により、リードレジスタ５２の入出力端子ＩＯＤと反転入出力端子／ＩＯＤと、Ｉ／Ｏ線対８９を選択的に接続する。メモリセルから読み出されたデータは、カラムデコーダ２２により選択されたページバッファ３８からＩ／Ｏ線対８９を介して外部に出力される。

＜プリチャージ動作＞
プリチャージ期間には、プリチャージ信号／ＰＣはＬレベル、ページライトバック制御信号／ＷＰはＨレベル、リードパルス信号ＲＰはＬレベルに制御される。その結果、Ｐチャネル型ＭＯＳトランジスタＰ０１が導通し、ノードＡ０２の電位は電圧ＶＤＤにプリチャージされる。

ノードＡ０２の電位が電圧ＶＤＤであるので、否定論理和回路ＮＯＲ０１の出力（書き込み制御回路５３の出力信号）はＬレベルに制御される。

また、書き込み制御回路５３の出力信号がＬレベル、リードパルス信号ＲＰがＬレベルであるので、ＧＢＬプリチャージ回路５５はグローバルビット線ＧＢＬｉをコモンソース電圧ＶＣＳにプリチャージする。
＜ライト動作＞

アクティブコマンドＡＣＴが供給されるとワード線ＷＬが選択され、選択されたワード線ＷＬに接続されたメモリセルから読み出されたデータは、リードレジスタ５２に格納される。リードレジスタ５２に格納された読み出しデータは、ロード信号ＬＤがＨレベルの期間にラッチ回路５６に取り込まれる。

リードレジスタ５２の反転入出力端子／ＩＯＤから出力されるデータと、ラッチ回路５６から出力されるデータは一致するので、排他的論理和回路ＥＸＯＲ０１の出力（ノードＡ０１）は、Ｌレベルである。

一方、ページアクセス期間中にライトコマンドが投入され、リードレジスタ５２の反転入出力端子／ＩＯＤのデータが反転した場合には、排他的論理和回路ＥＸＯＲ０１の出力（ノードＡ０１）は、Ｈレベルに遷移する。排他的論理和回路ＥＸＯＲ０１の出力信号がＨレベルとなることで、Ｎチャネル型ＭＯＳトランジスタＮ０５が導通し、ノードＡ０２の電位は電圧ＶＳＳにディスチャージされる。

この状態にて、プリチャージコマンドＰＲＥが投入され、ページライトバック制御信号／ＷＰがＬレベルに制御されると、ノードＡ０２の電位が電圧ＶＳＳであるので、否定論理和回路ＮＯＲ０１の出力（書き込み制御回路５３の出力信号）はＨレベルに駆動される。

書き込み制御回路５３の出力信号がＨレベルに遷移すると、書き込みドライバ５４は、リードレジスタ５２の反転入出力端子／ＩＯＤから出力されるデータに応じて、グローバルビット線ＧＢＬを電圧ＶＤＤ又はＶＳＳに駆動する。

一方、ページアクセス期間中にライトコマンドが投入された場合であっても、リードレジスタ５２の反転入出力端子／ＩＯＤのデータが反転しなければ、書き込み制御回路５３の出力信号がＨレベルに遷移することはない。そのため、ライトコマンドを受け付けてもリードレジスタ５２が保持するデータが反転しない場合には、メモリセルへのライトバックが行われることはない。

つまり、図７に示される書き込み制御回路５３を含むリードライトに関する回路は、低消費電力状態に遷移する際に書き込まれたステータス情報と、ストレージから供給されるステータス情報と、を比較する比較回路と、低消費電力状態に遷移する際に書き込まれたステータス情報と、ストレージから供給されるステータス情報と、の間で相違するデータをメモリセルに書き込む書き込み回路を含んで構成される。

図８は、不揮発性ＲＡＭ２の動作波形の一例を示す図である。

時刻Ｔ０１において、アクティブコマンドＡＣＴ、バンクアドレスＢＡ、ロウアドレスＲＡが入力されると、プリチャージ信号／ＰＣがＨレベルに制御される。その後、ロウアドレスＲＡにより選択されたワード線ＷＬがＨレベル（電圧ＶＰＰ）に制御される。

その後、リードパルス信号ＲＰが一定期間Ｈレベルに制御されると、グローバルビット線ＧＢＬの電位が、コモンソース電圧ＶＣＳから読み出し電圧Ｖｒｅａｄに駆動され、グローバルビット線ＧＢＬに読み出し電流Ｉｒｅａｄが流れる。この読み出し電流Ｉｒｅａｄを、センス増幅することで、リードレジスタ５２の入出力端子ＩＯＤ及び反転入出力端子／ＩＯＤのデータが、読み出しデータに応じて更新される。

その後、ロード信号ＬＤがＬレベルに制御され、メモリセルから読み出されたデータが、ラッチ回路５６に取り込まれる。

時刻Ｔ０２において、ライトコマンドＷＴ、バンクアドレスＢＡ、カラムアドレスＣＡが入力される。その後、メモリセルから読み出したデータと異なるデータが書き込まれた場合には、リードレジスタ５２の入出力端子ＩＯＤと反転入出力端子／ＩＯＤの論理レベルが反転する。その結果、ノードＡ０１の電位はＨレベルに、ノードＡ０２の電位はＬレベルに遷移する。

時刻Ｔ０３において、プリチャージコマンドＰＲＥとバンクアドレスＢＡが入力される。その後、ページライトバック制御信号／ＷＰが一定期間Ｌレベルに制御され、リードレジスタ５２のデータに応じてグローバルビット線ＧＢＬｉが駆動され、メモリセルにリードレジスタ５２のデータが書き込まれる。その後、選択されていたワード線ＷＬが、非選択状態のＬレベルに制御される。

その後、ロード信号ＬＤがＨレベルに制御されると、ラッチ回路５６は再び反転されたリードレジスタ５２のデータを取り込み、排他的論理和回路ＥＸＯＲ０１の出力信号（ノードＡ０１）はＬレベルに遷移する。その後、プリチャージ信号／ＰＣがＬレベルに制御されることに応じて、ノードＡ０２の電位は電圧ＶＤＤにプリチャージされる。

以上のように、第１の実施形態に係るコンピュータシステムでは、不揮発性ＲＡＭ２をメインメモリとして使用する。不揮発性ＲＡＭ２は、ＤＲＡＭとは異なり電源が供給されていなくとも、リテンション期間の間はデータの保持が可能である。

そこで、第１の実施形態に係るコンピュータシステムでは、低消費電力モードからの復帰に必要な状態パラメータを不揮発性ＲＡＭ２に退避させ、リテンション期間が経過しても電源オンがなされない場合に、ストレージ３に状態パラメータを退避するという２段階の状態パラメータの退避制御を実施する。

その結果、短い期間の間に電源オン・オフが行われたとしても、ストレージ３への頻繁な情報退避動作がなくなる。そのため、退避動作に必要であった電力が不要となり、頻繁な電源オン・オフに対応する低消費電力なインスタントオンシステムが提供される。

また、第１の実施形態に係るコンピュータシステムでは、２段階の情報退避制御を行うので、電源オフからオンまでの時間が短い（リテンション期間よりも短い）場合には、不揮発性ＲＡＭ２に退避した状態パラメータを使用して迅速に通常状態に復帰できる。一方、電源オフからオンまでの時間が長い（リテンション期間よりも長い）場合には、状態パラメータを長時間記憶できるストレージ３に退避させ、再び電源がオンされた場合に確実に通常状態に復帰できる。

また、第１の実施形態に係るコンピュータシステムでは、ストレージ３に退避した状態パラメータを、不揮発性ＲＡＭ２に格納された状態パラメータの退避前と同じアドレスに書き戻す。その際、不揮発性ＲＡＭ２に残存しているデータが一度読み出され、ストレージ３から戻されるデータと比較される。不揮発性ＲＡＭ２に残るデータと不揮発性ＲＡＭ２に書き込まれたデータとが不一致の場合（不揮発性ＲＡＭ２が保持するデータが誤りの場合）に限り、実際にメモリセルに書き込まれる。

そのため、書き込み電力が比較的大きく、リテンション期間が経過するとデータが徐々に失われてしまう不揮発性ＲＡＭ２を用いたとしても、実際にメモリセルに書き込むデータの個数を減少させることで、不揮発性ＲＡＭ２の動作電流を削減できる。その結果、リテンション期間経過後にデータが徐々に失われていくという不揮発性ＲＡＭ２の特性を活かした低消費電力なインスタントオンシステムが提供される。

なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

１ 演算装置
２ 不揮発性ＲＡＭ
３ ストレージ
４ 入力装置
５ 出力装置
６ 電源装置
７ 電源管理装置
８ 電源スイッチ
９ タイマ
１０、１０ａ〜１０ｈ メモリセルアレイ
１１ クロック発生回路
１２ コマンドデコーダ
１３ チップ制御回路
１４ モードレジスタ
１５ バンク制御回路
１６ リードライトアンプ
１７ パラレルシリアル変換回路
１８ データ入出力バッファ
１９ カラムアドレスバッファ
２０ ロウアドレスバッファ
２１ バンクアドレスバッファ
２２ カラムデコーダ
２３ ロウデコーダ
３１ プリチャージ回路
３２ セレクタ
３３ 読み出し＆書き込み制御回路
３４ データビット用セルアレイ
３５ リファレンス用セルアレイ
３６、３６−１〜３６−５１２ センスアンプ
３７ リファレンス信号発生回路
３８、３８−１〜３８−５１２ ページバッファ
３９、３９−１〜３９−５１２ ライトバッファ
４１ メモリセル
４２ ＭＴＪ素子
４３ 選択トランジスタ
５１ センスアンプ回路
５２ リードレジスタ
５３ 書き込み制御回路
５４ 書き込みドライバ
５５ ＧＢＬプリチャージ回路
５６ ラッチ回路
８９ Ｉ／Ｏ線対
ＥＸＯＲ０１ 排他的論理和回路
ＩＮＶ０１〜ＩＮＶ０２ インバータ回路
Ｎ０１〜Ｎ０８ Ｎチャネル型ＭＯＳトランジスタ
ＮＯＲ０１ 否定論理和回路
Ｐ０１〜Ｐ０６ Ｐチャネル型ＭＯＳトランジスタ
ＰＣＦＥＴ０〜ＰＣＦＥＴｋ−１ プリチャージトランジスタ
ＳＷＦＥＴ０〜ＳＷＦＥＴｋ−１ 接続トランジスタ

Claims (17)

1. データ記憶領域として機能する記憶デバイスと、メインメモリとして機能する不揮発性メモリデバイスと、を含むシステムを復元するためのステータス情報を、電源オフを命令する制御信号に応じて、前記不揮発性メモリデバイスに記憶し、
   前記ステータス情報を前記不揮発性メモリデバイスに記憶してから所定期間が経過した後に、前記不揮発性メモリデバイスに記憶された前記ステータス情報を読み出し、
   前記読み出したステータス情報を前記記憶デバイスに書き込む、システムの制御方法。
2. 前記所定期間が経過する前に発生した電源オンを命令する制御信号に応じ、前記不揮発性メモリデバイスに記憶された前記ステータス情報を用いて前記システムを復元する、請求項１のシステムの制御方法。
3. 前記所定期間が経過した後に発生した電源オンを命令する制御信号に応じ、前記記憶デバイスに記憶された前記ステータス情報を用いて前記システムを復元する、請求項１又は２のシステムの制御方法。
4. 前記記憶デバイスから読み出した前記ステータス情報と、前記不揮発性メモリデバイスが記憶する前記ステータス情報と、を比較し、
   前記記憶デバイスから読み出した前記ステータス情報のうちの前記比較の結果が異なるビット情報のみを、前記不揮発性メモリデバイスが記憶する前記ステータス情報に上書きし、
   前記上書きをした後に前記不揮発性メモリデバイスに生成されるステータス情報に応じ、前記システムを復元する、請求項３のシステムの制御方法。
5. 前記所定期間は、前記不揮発性メモリデバイスが有するデータリテンション期間である、請求項１乃至４のいずれか一項に記載のシステムの制御方法。
6. 前記不揮発性メモリデバイスは、ＳＴＴ−ＲＡＭ（Spin Transfer Torque-Random Access Memory）デバイスである、請求項１乃至５のいずれか一項に記載のシステムの制御方法。
7. 制御装置と、
   前記制御装置がデータ記憶領域として使用するストレージ装置と、
   前記制御装置がメインメモリとして使用する不揮発性メモリ装置と、
   前記制御装置により制御され、前記不揮発性メモリ装置のデータ保持期間をカウントするタイマ装置と、を備えるシステム。
8. 前記システムの電源オフに応じて、電源オフを命令する制御信号を生成し、前記システムの電源オンに応じて、電源オフを命令する制御信号を生成する電源装置を、さらに備えること請求項７のシステム。
9. 前記不揮発性メモリ装置は、ＳＴＴ−ＲＡＭ（Spin Transfer Torque-Random Access Memory）で構成される装置である、請求項７又は８に記載のシステム。
10. 前記ストレージ装置は、不揮発性メモリで構成される装置である、請求項７乃至９のいずれか一項に記載のシステム。
11. 前記ストレージ装置は、フラッシュメモリで構成される装置である、請求項１０に記載のシステム。
12. 前記制御装置は、
    低消費電力状態に遷移する事に応じて前記タイマ装置を起動すると共に、低消費電力状態に遷移する前の状態に復帰するためのステータス情報を前記不揮発性メモリ装置に格納し、
    前記タイマ装置が前記不揮発性メモリ装置のデータ保持期間をカウントした事に応じて、前記不揮発性メモリ装置に格納した前記ステータス情報を前記ストレージ装置に格納する、請求項７乃至１１のいずれか一項に記載のシステム。
13. 前記制御装置は、低消費電力状態から復帰する際に、前記不揮発性メモリ又は前記ストレージに格納された前記ステータス情報のいずれかを用いる、請求項１２のシステム。
14. 前記不揮発性メモリ装置は、
    複数の不揮発性メモリセルと、
    低消費電力状態に遷移する際に書き込まれた前記ステータス情報と、前記ストレージ装置から供給されるステータス情報と、を比較する比較回路と、
    前記低消費電力状態に遷移する際に書き込まれた前記ステータス情報と、前記ストレージ装置から供給されるステータス情報と、の間で相違するデータを前記メモリセルに書き込む書き込み回路と、を備える、請求項７乃至１３のいずれか一項に記載のシステム。
15. 前記制御装置は、前記不揮発性メモリ装置に電源が供給されている間は、前記不揮発性メモリ装置に含まれるメモリセルに対するエラー訂正を実行する、請求項７乃至１４のいずれか一項に記載のシステム。
16. 前記制御装置は、前記ストレージ装置に前記ステータス情報を格納する前に、少なくとも前記不揮発性メモリ装置及び前記ストレージ装置に対し電源を供給し、前記ストレージ装置に前記ステータス情報を格納した後に、少なくとも前記不揮発性メモリ装置及び前記ストレージ装置に対する電源供給を停止する、請求項７乃至１５のいずれか一項に記載のシステム。
17. 前記タイマ装置は、電源オフを命令する制御信号に応じて、前記不揮発性メモリ装置のデータ保持期間のカウントを開始する、請求項７乃至１６のいずれか一項に記載のシステム。

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