JP4463680B2 - 半導体メモリのワード線ラッチ - Google Patents

Description

本発明は概略的には半導体メモリに関し、また更に具体的にはワード線信号の制御に関するものである。

マイクロプロセッサはパーソナルコンピュータやその他の電子システムを含む多くの応用に用いられている。どのマイクロプロセッサも情報の迅速な処理を目標としている。一つの問題点はマイクロプロセッサとメインメモリ間の通信速度である。マイクロプロセッサにより実行される命令及び命令により実行される動作が実行されるデータはメインメモリのアドレスに記憶される。命令及びデータを呼び出すためにマイクロプロセッサはメインメモリにアドレスを伝送する。メインメモリはアドレスをデコードし、要求されたアドレスにおいて内容を読み出し及び／あるいは書き込み可能にする。マイクロプロセッサがメインメモリへアドレスを伝送し、そこからそれぞれの内容を受信するのに必要とする時間はシステムの性能を大いに抑制する。

マイクロプロセッサのプロセス情報とともに、速度を高めるために用いられる一つの技術はキャッシュメモリと呼ばれる高速ローカルメモリを含むアーキテクチャを備えたマイクロプロセッサを提供することである。

キャッシュメモリとは小型の高速メモリであり、最近使用されたデータあるいは命令のコピーを保存している。これらのアイテムが再使用される場合、これらはメインメモリではなくキャッシュメモリからアクセスされる。より遅いメインメモリアクセス速度で動作するのではなく、マイクロプロセッサはほとんどの場合、より速いキャッシュメモリアクセス速度で動作することが可能である。

性能を更に高めるため、マイクロプロセッサはマイクロプロセッサと同じ半導体基板上に一つ以上のキャッシュメモリを有するようになってきている。

最も一般的に使われているキャッシュメモリはスタティックランダムアクセスメモリ（ＳＲＡＭ）回路を用いている。このＳＲＡＭ回路はワード線とビット線を用いて高い密度を提供し、ＳＲＡＭメモリセルを呼び出す。しかしながらマイクロプロセッサダイ上に出来るだけ多くのメモリを配置するためにＳＲＡＭ回路には極小のセルと読み出し／書き込み回路アーキテクチャが要求される。極小のアーキテクチャをサポートするために行のワード線ワイヤをイネーブルし、且つ選択された列のゲートトランジスタをイネーブルすることでメモリセルから値を読み出すことによりメモリセルは呼び出される。

電池式の、及びその他の低電圧デバイスのメモリ回路を使用することはメモリ回路を出来る限り低電圧で動作させるのを望ましくする。典型的には読み出し／書き込み動作がメモリアレイで行われる場合、メモリセルに記憶された情報がビット線上に伝送されることにより読み出される間、あるいはビット線上の情報がメモリセルに記憶されることにより書き込まれる間に加えられる電力で高(high)に設定される。読み出し動作に対しては、次いでビット線はセンス増幅器、すなわちセンスアンプにより読み出される。センスアンプはメモリが動的、静的、フラッシュ、あるいはその他の種類のメモリであっても全メモリに共通である。書き込み動作に対しては、ビット線上の情報はメモリセルの保持電荷を変更する。ワード線がオンの間、電力は消費されている。読み出し動作であれ書き込み動作であれ、ワード線は所望の動作中及び動作後もオンのままであり、動作の完了が確実にされる；すなわち、必要でない場合であっても電力は消費される。

低電源電圧で動作するメモリ回路から信頼性のある結果を読み出すことは複雑である。それはワード線のキャパシタンスが大きいことならびにゲートトランジスタによりしきい値の降下が生じるためである。低電源電圧はメモリの速度を落とすとともに、非常に低電圧においては情報の信頼性は落ちる。

信頼性に関する問題に対処するため、ワード線に印加されたブートストラップされたブースト電圧を有するメモリ回路が開発されている。行のワード線は電源ラインよりも高い電圧に充電される。加えて行ワード線は列ゲートトランジスタを作動させることによって記憶域にアクセスされる前に充電される。ブースト回路は低電圧において信頼性のあるメモリ動作を提供する。

ブースト回路に関する問題点の一つは高電圧においてアクセス回路に過度のストレスが加えられることであり、これはメモリデバイスの電源上端部の動作範囲を限定する。

もう一つの問題点は電圧を上げることがメモリ回路の電力消費を増加させるということである。高供給電圧においては、電力の散逸は許容レベルを越し、メモリ回路は加熱により故障することになる。

節電が常に要求されている。というのも低電力消費がますます重要になってきており、節電した方法でメモリデバイスを動作させる方法及び装置を提供することが望ましい。更に低電圧で信頼性のある読み出し及び書き込み動作を達成することが望ましい。

速度を高めることと電力を節約することの緊急性とともに、これらの問題点に対する解決法については長い間探求されているが、しかしそれらの解決法は長らく当業者たちに見出されていない。

本発明はメモリシステム及びその動作方法を提供するものである。該メモリシステムはデータを収容するメモリセル、メモリセルにデータを書き込み、メモリセルからデータを読み出すビット線、およびワード線信号に応答してビット線にメモリセルへのデータ書き込みを行わせるメモリセルと結合したワード線を有する。デコーダはワード線と結合し、クロック信号およびアドレス信号に応答してアドレス情報を受信及びデコードし、メモリセルへの書き込みのためのワード線を選択する。ラッチ回路はデコーダとワード線に結合される。ラッチ回路はクロック信号に応答し、メモリセルへの書き込みのためにワード線信号を選択されたワード線へ送信し、メモリセルへの書き込み完了時に選択されたワード線からワード線信号を除去する。メモリシステムは電力を節約し、一方で低電圧で信頼性のある読み出し及び書き込み動作を可能にする。

本発明の特定の実施例は上述の方法に加えて、あるいは代わりにその他の利点を有する。それらの利点は添付の図面を参照し、以下の詳細な解説を読むことにより当業者には明らかになるであろう。

発明を実施する最良の形態

図１にはＳＲＡＭ１００のブロック図が示されており、典型的に個々にアドレスで呼び出せる一つ以上のＭｘＮアレイ１０４を含み、実質的に同じメモリセルを含むコア領域を有する。周辺部は典型的に入力／出力（Ｉ／Ｏ）回路を含むとともに、本発明により個々のメモリセルを選択的に呼び出すためのプログラミング回路を含む。セルアクセス回路は部分的に表示されており、一つ以上のｘデコーダ１０８とｙデコーダ１１０を含む。該デコーダはＩ／Ｏ回路１０６と協働し、選択されたアドレスメモリセルのドレイン、ソース、ゲートと所定の電圧あるいはインピーダンスを結合し、メモリセル上に所望の動作をもたらす。例えばプログラミング、書き込み、読み出し、消去、およびそのような動作をもたらすのに必要な電圧をもたらす。

図２は垂直電圧軸と水平時間軸を有したタイミング図３００を示したものである。クロック信号３１０と２つのワード線信号３１２、３１４は本発明に従って示されている。クロック信号３１０は周期的（サイクリック）であり、フルサイクルと次サイクルの一部が示されている。クロック信号３１０はまた２つのフェーズを有している。立ち上がりと立ち下がり時間の略中心から測定されたフェーズＡ及びフェーズＢであり、クロック信号３１０はフェーズＡの開始時にデジタル１へ上昇し、フェーズＢの開始時にデジタル０へと下降する。そしてその次に続くフェーズの開始時にデジタル１へ上昇する。ワード線信号３１２はワード線信号が読み出し専用動作のためにワード線上に高電圧において、つまり高の間の継続時間を示している。ワード線信号３１４はワード線信号が読み出し−書き込み動作のためにワード線上に高にラッチされた（latched high）間の継続時間を示しており、それぞれメモリセルにデータを読み出し、メモリセルへデータを書き込む。

時間遅延３１６が示されている。というのもワード線信号３１２と３１４はクロック信号３１０の開始時によってトリガーされるが、ワード線への到達は遅延されるからである。それはワード線信号３１２及び３１４がワード線上に課される前に要求されるデコーディング及びその他のプロセスのためである。様々な信号がさまざまな時間と電圧においてオーバーラップするが、簡素化のため図２にはオフセットされて示されている。これはこの中のタイミング図すべてに対しても同じことである。

本発明は読み出し−変更書き込みスキームに応用でき、書き込み動作は読み出し動作後に実施される。本発明の特定の実施例では、読み出し及び書き込み動作は単一のクロックサイクルで発生する。つまり図１のMｘNセルアレイ１０４からの読み出し動作は読み出し専用動作及び書き込み動作の双方間に発生する。

読み出し専用動作に対しては、ワード線信号はワード線信号３１２により示されているように、理想的にはフェーズAの開始時に高になる。読み出し動作はクロック信号３１０の立ち下がりクロックエッジによりトリガーされる。本発明によれば、ワード線信号３１２は読み出し動作後すぐにシャットダウンされ、電力が保持される。というのも電力はワード線信号が送信されているときは常に消費されているからである。

書き込み動作が所望される場合は、ワード線信号はワード線信号３１４により示されているように理想的にはフェーズAの開始時に高になり、フェーズBにわたり拡張される。そのため書き込み動作はフェーズBで発生することができる。しかしながらワード線信号３１４はアンラッチされフェーズB後すぐにシャットダウンされ電力が保持される。

図３には本発明によるワード線ラッチメモリ回路４００の概略図が示されている。クロック４０１は一連のアドレスフリップフロップ４０２のクロック入力に結合されている。一連のアドレスフリップフロップ４０２は１．．．ｎのワード線に対し一つ以上のアドレスフリップフロップ４０２（１．．．ｎ）を含む。一つの実施例では、アドレスフリップフロップ４０２（１．．．ｎ）は単調であり、あるいは連続的シーケンスでは、及び各々は真の及び補足型出力を送る。

一連のアドレスフリップフロップ４０２はデコーダ４０６と結合され、デコーダ４０６は図２の時間遅延３１６を引き起こす。デコーダ４０６はアドレス情報をデコードするためのデコード回路４０８（１．．．ｎ）を含む。各デコード回路４０８（１．．．ｎ）は対のＮＡＮＤゲート４１０（１．．．ｎ）と４１２（１．．．ｎ）を含み、該ゲートはＡＮＤゲート４１４（１．．．ｎ）の入力にそれぞれ結合された出力を有し、該ＡＮＤゲート４１４（１．．．ｎ）はインバータ４１６（１．．．ｎ）の入力と結合された対応する出力を有する。インバータ４１６（１．．．ｎ）の出力はデコーダ４０６の出力である。

デコーダ４０６はスタティックデコーダ（図３に示す）、ダイナミックデコーダ、あるいは２ビットプレデコーダなどの様々な種類であってよい。

デコーダ４０６はラッチ回路４１８と結合している。ラッチ回路４１８は一連のＯＡＩゲート４２０（１．．．ｎ）を含み、該ＯＡＩゲート４２０（１．．．ｎ）はそれぞれデコーダ４０６のインバータ４１６（１．．．ｎ）と結合している。ＯＡＩゲート４２０の数は具体的な応用により変わるが、しかし一般的にはワード線数に等しい。例えば、ＯＡＩゲート４２０（１．．．ｎ）はそれぞれワード線４２２（１．．．ｎ）と結合されている。デコーダ４０６はアドレス情報をデコードし、ワード線４２２（１．．．ｎ）を選択する。これはワード線が選択されたときにアクティブになる。

各ＯＡＩゲート４２０（１．．．ｎ）はＯＲゲート４２４（１．．．ｎ）とＡＮＤゲート４２６（１．．．ｎ）を含む。インバータ４１６（１．．．ｎ）からの各出力はそれぞれＯＲデート４２４（１．．．ｎ）の第１反転入力と結合し、且つＡＮＤゲート４２６（１．．．ｎ）の各出力はそれぞれＯＲゲート４２４（１．．．ｎ）の第２反転出力と結合する。ＯＲゲート４２４（１．．．ｎ）の出力はワード線４２２（１．．．ｎ）へのＯＡＩゲート４２０（１．．．ｎ）のそれぞれの出力である。ＯＲゲート４２４（１．．．ｎ）の出力はまたＮＡＮＤゲート４２８（１．．．ｎ）の第一入力とそれぞれ結合する。ＮＡＮＤゲート４２８（１．．．ｎ）はＡＮＤゲート４２６（１．．．ｎ）の第1反転入力と結合した対応する出力を有する。ＡＮＤゲート４２６（１．．．ｎ）の第２反転入力はクロック４０１と結合されている。

クロック４０１はまたライト−イネーブルフリップフロップ４３０と結合する。該フリップフロップ４３０はライト−イネーブル信号５３１に応答し、且つＮＡＮＤゲート４２８（１．．．ｎ）の第２入力と結合している出力を有す。

ワード線４２２（１．．．ｎ）はそれぞれメモリセル４３２（１．．．ｎ）を有した一連のメモリセル４３２と結合されている。メモリセル４３２（１．．．ｎ）はそれぞれ二つのパストランジスタ４３４（１．．．ｎ）と４３６（１．．．ｎ）を含み、それらはワード線がそれぞれ結合されているゲートを有している。二つのパストランジスタ４３４（１．．．ｎ）と４３６（１．．．ｎ）はそれぞれ二つのインバータ４３８（１．．．ｎ）と４４０（１．．．ｎ）と二つのビット線４４２、４４４と結合されている。当然のことながらセルアレイ１０４には複数のビット線があるが、ここには２例のみが示されている。

二つのビット線４４２と４４４はセンスアンプ４５０などの検出回路と結合されている。センスアンプ４５０は複数のビット線のそれぞれを超えて結合されている複数のセンスアンプの一つである。ライト−イネーブルフリップフロップ４３０はリード−イネーブルＡＮＤゲート４５２の第一反転入力と結合し、且つリード−イネーブルＡＮＤゲート４５２の出力はセンスアンプ４５０と結合している（且つその他のビット線に対してはその他のセンスアンプに結合している）。リード−イネーブルＡＮＤゲート４５２の第二反転入力はイネーブル信号４５４を受信するように接続可能である。

図４は垂直電圧軸と水平時間軸を有したタイミング図５００が示されている。タイミング図５００は読み出し専用動作に対するものである。クロック信号３１０はワード線信号３１２とともに示されている。ワード線信号３１２はワード線信号が読み出し専用動作に対し高のままである継続時間を表している。本発明によれば、二つのビット線信号５０２と５０４が示されている。ビット線信号５０２、５０４はそれぞれ図３のビット線４４２、４４４などのビット線上の信号を表す。垂直線５０６はセンスアンプ４５０のおよそのトリガーポイントを表す。

時間遅延３１６のため、ワード線信号３１２はクロック信号３１０の上昇後すぐに上昇する。ワード線３１２が高に動くと差異が生じる。ビット線信号５０２は図３のメモリセル４３２（１）の高電圧サイドに結合されているため、ずっと高のままである。ビット線信号５０４はゆっくりと落ち、メモリセル４３２の低電圧サイドに結合される。典型的にはその時点で０電圧である。従って、メモリセル４３２（１）の論理状態を示すビット線信号５０２と５０４との間にわずかな電圧差がある。全体の回路を正常に動作させるためにこの差は増幅される必要があり、そのため信号はゼロから高に動く。センスアンプ４５０はこの差異を増幅し、いわゆるフルスイング電圧を提供する。ビット線信号５０４は図３のトランジスタ４３６（１）上のキャパシタンスにより電圧を下げる。図３のトランジスタ４３６（１）はビット線信号５０４が電圧を下げさせるキャパシタンススイッチディスチャージ（capacitance switch discharge）を有する。

ビット線信号５０４はワード線信号３１２の下降後に再度上昇し始める。ワード線信号３１２が低（Low）に動いても、ビット線信号５０４は下がらない。つまりビット線信号５０４は充電がバックアップされる。ビット線信号５０４は常にＶｄｄ電圧源（図示せず）に接続されているのでビット線信号５０４はバックアップされる。垂直線はセンスアンプ４５０のおよそのセンスアンプトリガーポイント５０６を表している。この具体的な実施例にあるように、ワード線ラッチ回路は同期設計であるこのトリガーポイントは重要である。同期設計であるためクロックサイクルの立ち下がりあるいは立ち上がりエッジ上に発生する事象は例えばデコーダ遅延によってなど、何らかの遅延をもたらすことになる。

書き込み動作の間、ワード線４２２（１）はクロック信号３１０の立ち下がりエッジによる書き込み動作の完了直後に低に動き、ワード線信号３１４のラッチを解放する。ワード線４２２（１）がすぐに低に動く場合、ビット線４４２、４４４への書き込み信号６０３はメモリセル４３２（１）へ書き込むことが出来ない。それはメモリセル４３２（１）が閉じているからである。

図５は垂直電圧軸と水平時間軸を有したタイミング図６００を示している。タイミング図６００は書き込み動作用のものである。クロック信号３１０とビット線信号６０２、６０４は本発明により示されている。フェーズＢへの書き込み動作中、メモリセル４３２（１）はオンの状態であり、すなわちパストランジスタはメモリセルをビット線に結合してオンの状態である。ワード線信号３１４はワード線信号３１４が書き込み動作に対し高のままである継続時間を示している。

ワード線ラッチメモリ回路４００の動作は図３−５を参照しながら以下に解説されている。

アドレス信号はクロック４０１からクロック信号３１０により計られたアドレスフリップフロップ４０２を入力する。クロック４０１が高を表しているとき、一連のアドレスフリップフロップ４０２はトリガーされ、デコーダ４０６に送信される一連の真の及び補足型信号を生成する。アドレスフリップフロップ４０２（１．．．ｎ）は選択された信号をデコーダ４０６のデコード回路４０８（１．．．ｎ）の６つの入力グループへ送信することにより、選択的にワード線４２２（１．．．ｎ）をイネーブルあるいはディスエーブルする。

以下は単一のワード線に対するワード線ラッチメモリ回路４００の動作の一例である。

読み出し専用動作に対しては、ワード線４２２（１）が選択されたとデコーダ４０６が決定するとき、ＮＡＮＤ回路４０８（１）はＯＡＩゲート４２０（１）へ低を出力する。ＯＡＩゲート４２０（１）ではＯＲゲート４２４（１）の反転入力はワード線信号３１２により示されているようにＯＡＩゲート４２０（１）の出力を上昇させることによって下げられる。

ライト−イネーブル信号４３１は下げられ、従ってライト−イネーブルフリップフロップ４３０の出力もまたクロック４０１からのクロック信号３１０によりトリガーされ、強制的に下げられる。このことはＮＡＮＤゲート４２８（１）の出力を高にし、効果的にＡＮＤゲート４２６（１）をディスエーブルし、且つＯＡＩゲート４２０（１）にワード線４２２（１）へ高を送らせる。ワード線４２２（１）上の高はメモリセルをアクティブにし、以前に記憶された高あるいは低信号を表すビット線信号５０２、５０４を配置し、ビット線４４２、４４４に伝送される。

クロック信号３１０が下がる場合、アドレスフリップフロップ４２０（１．．．ｎ）の出力は低にされ電力が保持されるが、ワード線信号３１２は時間遅延３１６のため高のままである。

読み出し動作はワード線信号３１２が高の間で、且つクロック信号がおよそのセンスアンプトリガーポイント５０６において低に到達した後実施される。センスアンプ４５０はリード−イネーブルANDゲート４５２を介してイネーブル信号４５４とクロック信号３１０とによりトリガーされ、ビット線信号５０２、５０４に対するビット線４４２、４４４を読み出す。センスアンプ４５０はビット線４４４からのビット線信号５０４からデータをラッチする。

センスアンプ４５０のトリガー後すぐにワード線信号３１２は低に下がる。

読み出しのため、クロック信号３１０の立ち下がりエッジの開始時前後にすべてのワード線に対し効果的に電源を切断することは電力を保持するとともに、クロック信号３１０の立ち下がりエッジの終了前後における読み出しは読み出し動作の安全性を保証する。

書き込み動作に対するワード線ラッチメモリ回路４００の動作は読み出し動作のそれと類似している。最大の違いはワード線がより長く高の状態にされる点である。しかし次のクロックサイクルを妨げるほど長くはない。

書き込み動作に対し、ワード線４２２（１）が選択されたとデコーダ４０６が決定する場合、NAND回路４０８（１）はＯＡＩゲート４２０（１）へ低を出力する。ＯＡＩゲート４２０（１）ではＯＲゲート４２４（１）の反転入力はワード線信号３１４により示されているようにＯＡＩゲート４２０（１）の出力を上昇させることにより下げられる。

ライト−イネーブル信号４３１は高に保持され、従ってライト−イネーブルフリップフロップ４３０もまたクロック４０１からのクロック信号３１０によりトリガーされ、強制的に高にされる。このことはＮＡＮＤゲート４２８（１）の出力を必然的に低にし、ＡＮＤゲート４２６（１）をイネーブルにし、ＯＡＩゲート４２０（１）がワード線４２２（１）に高を送らせている。ワード線４２２（１）上の高はメモリセル４３２（１）をアクティブにし、以前に記憶された高あるいは低信号を表すビット線信号５０２、５０４をビット線４４２、４４４上に配置する。

クロック信号３１０が下がる場合、アドレスフリップフロップ４０２（１．．．ｎ）の出力は強制されるが、しかし、ワード線信号３１４はデコーダ４０６がＯＡＩゲート４２０（１）へ低を送る場合であっても高のままである。高を送るライト−イネーブルフリップフロップ４３０と高を送るＯＡＩゲート４２０（１）とともに、ＮＡＮＤゲート４２８（１）はＡＮＤゲート４２６（１）の第１反転入力へ低を送る。一方でクロック４０１は第２反転入力へ第２の低を送る。その結果、ＡＮＤゲート４２６（１）はＯＲゲート４２４（１）へ高を送り、高のワード線４２２（１）をラッチする。

読み出し動作は任意にフェーズＡの間に実施されてよい。

書き込み動作は図１のＩ／Ｏ回路１０６からのビット線信号６０２によってビット線４４２上に配置された書き込みパルスによって示されているように、フェーズＢでワード線３１４がまだ高である間に実施される。

ＮＡＮＤゲート４２８（１）とＯＡＩゲート４２０（１）の組み合わせによりラッチが形成され、該ラッチはＡＮＤゲート４２６（１）にＯＡＩゲート４２０（１）の出力をアンラッチさせ、ワード線４２２（１）をデアサート（de-assert）させてクロック信号３１０が再上昇を始めるまでワード線４２２（１）を高に保持する。

書き込みのため、クロック信号３１０の立ち上がりエッジの開始時前後にすべてのワード線に対し効果的に電源を切断することは次サイクルにて成功した読み出しの安全性を保証する。

本発明の実施例はいくつかの応用を有する。いくつかの応用では、ワード線ラッチ回路はキャッシュメモリで使用できる。典型的には、キャッシュメモリはバンクと呼ばれる一つ以上の小型メモリブロックを作る。ワード線ラッチ回路はキャッシュメモリのバンク内で使用される。その他の実施例も同様にキャッシュメモリの外部で用いられてよい。

例えばマイクロプロセッサで用いられる場合、マイクロプロセッサはデータが残留するメモリアドレスを生成する。マイクロプロセッサはメモリの複数の層を有することが出来る。いわゆるレベル１（Ｌ１）メモリ及びレベル２（Ｌ２）メモリがあり、時折レベル３（Ｌ３）メモリがある。またメインメモリもある。メインメモリはまた外部メモリとも呼ばれる。というのもこのメインメモリは典型的にはマイクロプロセッサの外部にあるからである。Ｌ１メモリはアクセスがもっとも簡単で高速なメモリである。マイクロプロセッサがデータを探す場合は典型的にはＬ１メモリから開始し、次いでＬ２メモリへ行き、その次にＬ３メモリ、そして最終的にメインメモリへ行く。

マイクロプロセッサがメインメモリからデータを取り出す場合、取り出すのに約１００から１５０のクロックサイクルを要する。これはキャッシュメモリからデータを取り出すのに必要な１から２クロックサイクルと比べると遅い。従ってチップ自体の上に記憶されたデータを有することに対し切実な理由がある。

本発明は特定の最良の形態で解説されているが、多くの代替、改良及び変形はこれまでの解説から当業者にとっては明らかであろう。従って、請求項に含まれる精神と範囲内でそれら全ての代替、改良及び変形を包含するものとする。ここに解説されているあるいは添付の図面に示されている全ての事柄は例示的に且つ限定されない意味において解釈される。

本発明によるＳＲＡＭのブロック図である。 本発明による動作信号を示したタイミング図である。 本発明によるメモリ回路の概略図である。 本発明による読み出し専用動作のタイミング図である。 本発明の読み出し−書き込み動作のタイミング図である。

Claims (18)

1. データを収容するためのメモリセルと、
   前記メモリセルにデータを書き込み、前記メモリセルからデータを読み出すビット線と、
   ワード線信号に応答し、前記ビット線に前記メモリセルへのデータの書き込みを行わせる、前記メモリセルと結合したワード線と、
   クロック信号とアドレス信号に応答してアドレス情報を受信及びデコードし、メモリセルへの書き込みのためにワード線を選択する、前記ワード線と結合したデコーダと、
   前記デコーダと前記ワード線の間に結合されるラッチ回路とを備えており、
   前記ラッチ回路は、前記クロック信号に応答してワード線信号を送信する第１ゲートと、前記第１ゲートの入力と結合した出力と、前記ワード線と結合した第１入力を有し、第２入力に送信されるライト−イネーブル信号および前記第１入力に送信される前記ワード線信号に応答して前記第１ゲートに信号を送信する第２ゲートとを含んでいる、メモリシステム。
2. 前記第１ゲートは、ＯＡＩ（OR-AND-Invert）ゲートであり、前記第２ゲートは、ＮＡＮＤゲートである、請求項１記載のメモリシステム。
3. 前記クロック信号および書き込み開始信号を受信して、前記クロック信号に応答して前記ライト−イネーブル信号を送信するように結合したライトイネーブル回路を備える、請求項１記載のメモリシステム。
4. リード−イネーブル信号に応答して前記メモリセルからのデータを読み出す、前記ビット線と結合した検出回路と、
   前記クロック信号を受信して、読み出し開始信号および前記クロック信号に応答して前記リード−イネーブル信号を送信する、前記検出回路と結合したリード−イネーブル回路とを備える、請求項１記載のメモリシステム。
5. 前記クロック信号を送信するクロックを含み、前記クロック信号は、各周期毎に立ち上がり及び立ち下がりエッジを有する周期信号である、請求項１記載のメモリシステム。
6. データを収容するためのメモリセルと、
   前記メモリセルにデータを書き込み、前記メモリセルからデータを読み出すビット線と、
   ワード線信号に応答し、前記ビット線に前記メモリセルへのデータの書き込みを行わせるワード線と、
   クロック信号とアドレス信号に応答してアドレス情報を受信及びデコードし、メモリセルへの書き込みのためにワード線を選択するデコーダと、
   前記クロック信号に応答して前記メモリセルへの前記書き込みのために前記ワード線信号を前記選択されたワード線に送信し、且つ前記メモリセルへの書き込み完了時に前記ワード線信号を前記選択されたワード線から除去するラッチ回路とを備えており、
   前記デコーダは立ち上がり及び立ち下がりエッジを有した前記クロック信号に応答し、前記立ち上がりエッジに応答してデコードを開始し、前記立ち下がりエッジに応答してデコードを停止し、
   前記ラッチ回路は前記立ち下がりエッジとライト−イネーブル信号に応答し、前記メモリセルへの前記書き込みのために前記選択されたワード線上に前記ワード線信号をラッチし、前記ラッチ回路は前記選択されたワード線から前記ワード線信号をアンラッチするために第２の前記立ち上がりエッジに応答するメモリシステム。
7. 前記ビット線と結合され、前記メモリセルからのデータを読み出すために前記クロック信号の前記立ち下がりエッジとリード−イネーブル信号に応答する検出回路を含む、請求項６記載のメモリシステム。
8. クロック信号を送信するクロックを含み、立ち上がり及び立ち下がりエッジを有した前記クロック信号は、
   デコーダが前記立ち上がりエッジの開始時に応答しデコードを開始し、前記立ち下がりエッジの開始時に応答しデコードを停止し、
   前記ラッチ回路は前記立ち下がりエッジの中心とライトイネーブル信号に応答し、前記メモリセルへの書き込みのために前記選択されたワード線上にワード線信号をラッチし、前記ラッチ回路は前記第２立ち上がりエッジの中心に応答し、前記選択されたワード線から前記ワード線信号をアンラッチする、請求項６記載のメモリシステム。
9. 前記ラッチ回路は、前記メモリセルの読み出しのために前記ワード線信号を前記選択されたワード線へ送信し、且つ前記メモリセルの読み出し完了時に前記ワード線信号を前記選択されたワード線から除去する回路を含む、請求項６ないし８のいずれかの項記載のメモリシステム。
10. データを収容するためのメモリセルを提供する段階と、
    前記ビット線上の前記メモリセルにデータを書き込み、前記メモリセルからデータを読み出す段階と、
    前記ビット線に前記メモリセルへのデータの書き込みを行わせることにより前記ワード線上のワード線信号に応答する段階と、
    デコーダを用いてクロック信号およびアドレス信号に応答してアドレス情報を受信およびデコードするため、メモリセルへの書き込みのためのワード線を選択する段階と、
    前記デコーダと前記ワード線の間に結合される第１ゲートを用いて、前記第１ゲートの第１入力に送信される前記クロック信号に応答して、前記第１ゲートの出力に送信されるワード線信号を送信するワード線を選択する段階と、
    第２ゲートを用いて、前記第２ゲートの第２入力に送信されるライト−イネーブル信号および前記第２ゲートの第１入力に送信される前記ワード線信号に応答して前記第１ゲートの第２入力に送信されるラッチ信号を送信する段階とを含む、メモリシステムの動作方法。
11. 前記クロック信号に応答してワード線信号を送信するワード線を選択する段階は、ＯＡＩ（OR-AND-Invert）ゲートを備える前記第１ゲートを用いており、
    前記ライト−イネーブル信号および前記ワード線信号に応答する段階は、ＮＡＮＤゲートを備える前記第２ゲートを用いる、請求項１０記載のメモリシステムの動作方法。
12. 前記ライト−イネーブル信号に応答する段階は、前記クロック信号および書き込み開始信号を受信して前記ライト−イネーブル信号を送信するライトイネーブル回路を用いる、請求項１０記載のメモリシステムの動作方法。
13. 前記ビット線と結合した検出回路を用いてリード−イネーブル信号に応答して前記メモリセルからのデータを読み出す段階と、
    前記検出回路と結合したリード−イネーブル回路を用いて前記クロック信号および読み出し開始信号を受信して、前記リード−イネーブル信号を送信する段階とを含む、請求項１０記載のメモリシステムの動作方法。
14. 各周期毎に立ち上がり及び立ち下がりエッジを有する周期信号を送信する前記クロック信号を送信する段階を含む、請求項１０記載のメモリシステムの動作方法。
15. データを収容するためのメモリセルを提供する段階と、
    ビット線上の前記メモリセルにデータを書き込み、前記メモリセルからデータを読み出す段階と、
    前記ビット線に前記メモリセルへのデータ書き込みを行わせることによりワード線上のワード線信号に応答する段階と、
    デコーダを用いてクロック信号およびアドレス信号に応答してアドレス情報を受信およびデコードするため、メモリセルへの書き込みのためのワード線を選択する段階と、
    前記クロック信号に応答して前記メモリセルへの前記書き込みのための前記ワード線信号を前記選択されたワード線へ送信しワード線信号をラッチする段階と、
    前記メモリセルへの前記書き込み完了時に前記選択されたワード線から前記ワード線信号をアンラッチする段階とを含み、
    前記ワード線を選択する段階は、前記デコーダにより前記クロック信号の立ち上がりエッジに応答しデコードを開始する段階と前記クロック信号の立ち下がりエッジに応答してデコードを停止する段階を含み、
    前記ワード線信号をラッチする段階は、
    前記メモリセルに書き込むために選択されたワード線上にワード線信号をラッチすることによりライトイネーブル信号と前記クロック信号の立ち下がりエッジに応答する段階と、
    前記ワード線信号を前記選択されたワード線からアンラッチすることにより第２の前記クロック信号の立ち上がりエッジに応答する段階とを含む、メモリシステムの動作方法。
16. 前記ワード線を選択する段階は立ち上がり及び立ち下がりエッジを有するクロック信号に応答し、前記立ち上がりエッジ上にデコードを開始し、前記立ち下がりエッジ上にデコードを停止する段階を含み、さらに
    前記メモリセルから検出回路によりデータを読み出すためにリードイネーブル信号と前記立ち下がりエッジに応答する段階を含む、請求項１５記載のメモリシステムの動作方法。
17. 立ち上がり及び立ち下がりエッジを有する前記クロック信号を送信する段階は、
    デコーダにより、デコードを開始するために前記立ち上がりエッジの中心に応答する段階とデコードを停止するために前記立ち下がりエッジの中心に応答する段階と、
    前記メモリセルへの書き込みのために前記選択されたワード線上にワード線信号をラッチするために前記立ち下がりエッジに中心とライト−イネーブル信号に応答する段階と、
    前記ワード線信号を前記選択されたワード線からアンラッチするため、前記第２立ち上がりエッジの中心に応答する段階とを含む、請求項１５記載のメモリシステムの動作方法。
18. 前記メモリセルを読み出すために前記ワード線信号を前記選択されたワード線へ送信し、前記メモリセルの読み出し完了時に前記ワード線信号を前記選択されたワード線から除去する段階を含む、請求項１５ないし１７のいずれかの項記載のメモリシステムの動作方法。

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