KR20050016699A - 반도체 메모리에서의 워드라인 래칭 - Google Patents

반도체 메모리에서의 워드라인 래칭

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KR20050016699A
KR20050016699A KR10-2004-7021648A KR20047021648A KR20050016699A KR 20050016699 A KR20050016699 A KR 20050016699A KR 20047021648 A KR20047021648 A KR 20047021648A KR 20050016699 A KR20050016699 A KR 20050016699A
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Abstract

데이터를 포함하는 메모리 셀들(432)과; 이 메모리 셀들(432)에 데이터를 기록하고 이로부터 데이터를 판독하는 비트라인들(442,444)과; 그리고 상기 메모리 셀들(432)에 연결되어, 워드라인 신호들에 응답하여 상기 비트라인들(442,444)이 상기 메모리 셀들(432)에 데이터를 기록하게 하는 워드라인들(422)을 갖는 메모리 시스템 및 그 동작 방법을 제공한다. 디코더(406)가 워드라인들(422)에 연결되어, 메모리 셀(432)로의 기록을 위해 워드라인(422)을 선택하기 위해 클럭 신호 및 어드레스 신호에 응답하여 어드레스 정보를 수신 및 디코드한다. 래치 회로(418)가 디코더(406) 및 워드라인들(422)에 연결된다. 이 래치 회로(418)는 클럭 신호에 응답하여, 메모리 셀(432)로의 기록을 위해 선택된 워드라인(422)에 워드라인 신호를 제공하고, 메모리 셀(432)로의 기록이 완료되면 상기 선택된 워드라인(422)으로부터 워드라인 신호를 제거한다.

Description

반도체 메모리에서의 워드라인 래칭{WORLDLINE LATCHING IN SEMICONDUCTOR MEMORIES}
본 발명은 일반적으로 반도체 메모리에 관한 것으로서, 특히 워드라인 신호들의 제어에 관한 것이다.
마이크로프로세서들은 개인용 컴퓨터 및 기타 전자 시스템들을 포함하는 많은 응용들에서 이용된다. 모든 마이크로프로세서의 목적은 정보를 빠르게 처리하는 것이다. 하나의 문제는 마이크로프로세서와 메인 메모리 간의 통신 속도이다. 마이크로프로세서에 의해 실행될 명령들 및 이 명령들에 의해 구현되는 동작들이 수행될 데이터는 메인 메모리 내의 어드레스들에 저장된다. 명령들 및 데이터를 액세스하기 위해, 마이크로프로세서는 어드레스들을 메인 메모리에 전송한다. 메인 메모리는 어드레스를 디코드하고, 요구되는 어드레스에 판독 그리고/또는 기록에 이용할 수 있는 콘텐츠들을 만든다. 마이크로프로세서가 어드레스를 메인 메모리에 전송하고 이로부터 각 콘텐츠들을 수신하는 데에 필요한 시간은 시스템의 성능을 상당히 제약한다.
마이크로프로세서가 정보를 처리하는 속도를 증가시키는 데에 이용되는 한 기술은, 캐시 메모리라 불려지는 고속의 로컬 메모리를 포함하는 아키텍쳐를 마이크로프로세서에게 제공하는 것이다.
캐시 메모리는 고속의 작은 메모리로서, 최근에 이용된 데이터 또는 명령들의 카피들을 보유한다. 이러한 아이템들이 다시 이용될 때, 이들은 메인 메모리 대신 캐시 메모리로부터 액세스될 수 있다. 보다 느린 메인 메모리 액세스 속도에서 동작하는 대신, 마이크로프로세서는 대부분의 시간을 보다 빠른 캐시 메모리 액세스 속도에서 동작할 수 있다.
성능을 더욱 증가시키기 위해, 마이크로프로세서들은 마이크로프로세서와 동일한 반도체 기판 상에 1개 이상의 캐시 메모리를 포함하였다.
가장 일반적으로 이용되는 캐시 메모리들은 스태틱 랜덤 액세스 메모리(SRAM) 회로를 이용하는바, 이는 SRAM 메모리 셀들을 액세스하는 데에 워드라인들 및 비트라인들을 이용하여 높은 밀도를 제공한다. 하지만, 마이크로프로세서 다이 상에 가능한 많은 메모리를 배치하기 위해, SRAM 회로는 최소의 셀 및 판독/기록 회로 아키텍쳐들을 요구한다. 최소의 아키텍쳐들을 지원하기 위해, 로우 워드라인 와이어를 인에이블시키고 선택된 칼럼 게이팅 트랜지스터가 메모리 셀로부터 값을 판독할 수 있게 함으로써, 메모리 셀을 액세스한다.
배터리로 동작하는 메모리 회로들 및 다른 저전압 디바이스들을 이용함에 있어서, 메모리 회로들은 가능한 가장 낮은 전압에서 동작하는 것이 바람직하다. 전형적으로, 판독 동작 또는 기록 동작은 메모리 어레이들에서 행해지기 때문에, 워드라인은, 메모리 셀들에 저장된 정보가 비트라인들 상으로 전달됨으로써 판독되거나, 또는 비트라인들 상의 정보가 메모리 셀들에 저장됨으로써 기록되는 동안 인가되는 파워에 의해 하이로 설정된다. 판독 동작들에 대해, 비트라인들은 감지 증폭기 또는 센스 엠프에 의해 판독된다. 이러한 감지 증폭기들은, 메모리들이 다이내믹한 메모리들이든, 스태틱 메모리들이든, 플래시 메모리들이든, 아니면 다른 타입의 메모리들이든, 모든 메모리들에 공통이다. 기록 동작들에 대해, 비트라인들 상의 정보는 메모리 셀에 유지되는 전하를 변경시킨다. 워드라인이 온으로 유지되는 동안에는, 파워가 소모된다. 워드라인은 동작의 완전함을 보장하기 위해 판독이든 기록이든 원하는 동작 동안 그리고 그 이후에도 여전히 온 상태로 유지된다. 즉, 더 이상 파워가 요구되지 않을 때 조차도 파워가 소모된다.
저파워 공급 전압에서 동작하는 메모리 회로들로부터 확실한 결과들을 판독하는 것은, 워드라인들의 큰 캐패시턴스 및 게이팅 트랜지스터에 의해 야기되는 문턱 전압 강하(threshold drop)에 의해 복잡해진다. 저파워 공급 전압들은 메모리 속도를 감소시키고, 매우 낮은 전압들에서는, 정보의 신뢰성이 떨어진다.
신뢰성 문제를 해결하기 위해, 부트스트랩된 부스트 전압이 워드라인들에 인가되는 메모리 회로들이 개발되었다. 로우 워드라인은 파워 서플라이 라인 보다 높은 전압으로 충전된다. 또한, 로우 워드라인은 칼럼 게이팅 트랜지스터를 스위칭함으로써 메모리 위치를 액세스하기 전에 충전된다. 부스트 회로들은 낮은 전압들에서 확실한 메모리 동작을 제공한다.
부스트 회로들이 갖는 문제들중 하나는, 액세스 회로가 높은 전압들에서 지나지게 스트레스를 받는 다는 것이다. 이는 메모리 디바이스의 파워 서플라이 동작 범위의 상한을 제한한다.
다른 문제는 부스팅이 메모리 회로의 파워 소모를 증가시킨다는 것이다. 높은 서플라이 전압들에서, 파워 소모는 허용가능한 레벨을 넘을 수 있고, 메모리 회로는 과열로 인해 고장나기 쉽다.
파워 절약은 끊임없이 요구되어 왔다. 저파워 소모가 더욱 더 중요해지고 있기 때문에, 파워를 절약하는 방식으로 메모리 디바이스를 동작시키는 방법 및 장치를 제공하는 것이 바람직하다. 또한, 저 전압들에서 확실한 판독 동작 및 기록 동작을 달성하는 것이 바람직하다.
속도를 증가시키고 파워를 절약하는 것이 긴급하기 때문에, 당업자들이 오랫동안 이러한 문제들에 대한 해결책을 찾으려고 했지만, 찾지 못했다.
도 1은 본 발명에 따른 SRAM의 블록도이다.
도 2은 본 발명에 따른 동작 신호들을 나타낸 타이밍도이다.
도 3은 본 발명에 따른 메모리 회로의 개략도이다.
도 4는 본 발명에 따른 판독 전용 동작의 타이밍도이다.
도 5는 본 발명에 따른 판독-기록 동작의 타이밍도이다.
본 발명은 데이터를 포함하는 메모리 셀들과; 이 메모리 셀들에 데이터를 기록하고 이로부터 데이터를 판독하는 비트라인들과; 그리고 상기 메모리 셀들에 연결되어, 워드라인 신호들에 응답하여 상기 비트라인들이 상기 메모리 셀들에 데이터를 기록하게 하는 워드라인들을 갖는 메모리 시스템 및 그 동작 방법을 제공한다. 디코더가 워드라인들에 연결되어, 메모리 셀에 대한 기록을 위해 워드라인을 선택하기 위해 클럭 신호 및 어드레스 신호에 응답하여 어드레스 정보를 수신 및 디코드한다. 래치 회로가 디코더 및 워드라인들에 연결된다. 이 래치 회로는 클럭 신호에 응답하여, 메모리 셀에 대한 기록을 위해 워드라인 신호를 선택된 워드라인에 제공하고, 메모리 셀에 대한 기록이 완료되면 상기 선택된 워드라인으로부터 워드라인 신호를 제거한다. 이 메모리 시스템은 저전압들에서 확실한 판독 동작 및 기록 동작을 허용하면서 파워를 유지한다.
본 발명의 특정 실시예들은 상기 설명한 것들에 부가하여 또는 대신하여 다른 장점들을 갖는다. 이러한 장점들은 첨부 도면들을 참조하여 설명되는 하기의 상세한 설명을 읽음으로써 당업자에게 명확해질 것이다.
도 1은 SRAM(100)의 블록도를 나타내는바, 코어 영역들은 전형적으로 개별적으로 어드레스가능하고 실질적으로 동일한 메모리 셀들의 1개 또는 그 이상의 M ×N 어레이들(104)을 포함한다. 주변 부분들은 전형적으로 입/출력(I/O) 회로 및 본 발명에 따라 개별적인 메모리 셀들을 선택적으로 어드레스하는 프로그래밍 회로를 포함한다. 셀 액세스 회로를 부분적으로 나타내었는바, 이는 1개 또는 그 이상의 x-디코더들(108) 및 y-디코더들(110)을 포함한다. 이들은 I/O 회로(106)와 협력하여, 어드레스되는 선택된 메모리 셀들의 소스, 게이트 및 드레인을 소정의 전압들 또는 임피던스들에 연결하여 메모리 셀들 상에서, 예를 들어 프로그래밍, 기록, 판독, 소거와 같은 지정된 동작들이 이루어지게 하고, 이러한 동작들을 달성하는 데에 필요한 전압들을 얻는다.
도 2는 세로 전압축 및 가로 시간축을 갖는 타이밍도(300)를 도시한다. 본 발명에 따라 클럭 신호(310) 및 2개의 워드라인 신호들(312 및 314)이 나타나있다. 클럭 신호(310)는 주기적이며, 완전한 주기 및 이후 주기의 일부가 나타나있다. 클럭 신호(310)는 또한 2개의 상태(phase)들: 즉, 상승 시간과 하강 시간의 약 중간으로부터 측정되는 상태 A 및 상태 B를 가짐으로써, 클럭 신호(310)는 상태 A의 시작에서는 디지털 1로 하이가 되고, 상태 B의 시작에서는 디지털 0으로 로우가 되며, 그리고 다음의 후속 상태의 시작에서는 디지털 1로 하이가 된다. 워드라인 신호(312)는 워드라인 신호가 판독 전용 동작 동안 워드라인 상에서 하이 전압 또는 하이를 유지하는 계속 기간을 나타낸다. 워드라인 신호(314)는 메모리 셀에서 데이터를 판독하고 이 메모리 셀에 데이터를 기록하는 판독-기록 동작 동안 워드라인 신호가 워드라인 상에서 하이로 래치되어 유지되는 계속 기간을 나타낸다.
시간 지연(316)이 나타나는데, 이는 워드라인 신호들(312 및 314)이 클럭 신호(310)의 시작에 의해 트리거(trigger)되기는 하지만, 이 워드라인 신호들(312 및 314)기 워드라인들에 인가될 수 있기 전에 요구되는 디코딩 및 다른 처리들로 인해 워드라인들에 도달하는 데에 있어서 지연되기 때문이다. 다양한 신호들이 다양한 시간들 및 전압들에서 겹치지만, 명확성을 위해 도 2에서는 오프셋되는 것으로 나타내었다. 이는 본원의 모든 타이밍도들에서도 마찬가지이다.
본 발명은 기록 동작들이 판독 동작들 이후에 수행되는 판독-수정 기록 방식(read-modify write scheme)들에 적용될 수 있다. 본 발명의 특정 실시예들에서, 판독 및 기록 동작들은 단일 클럭 주기로 이루어질 수 있다. 따라서, 도 1의 M ×N 셀 어레이(104)로부터의 판독 동작들은 판독 전용 동작들 및 기록 동작들 모두 동안 이루어진다.
판독 전용 동작에 있어서, 워드라인 신호는 워드라인 신호(312)에 의해 나타낸 바와 같이 상태 A의 시작에서 이상적으로 하이가 된다. 판독 동작은 클럭 신호(310)의 하강 클럭 에지에 의해 트리거된다. 본 발명에 따르면, 파워를 보존하기 위해 판독 동작 이후에 가능한한 빨리 워드라인 신호(312)를 셧다운시키는데, 이는 워드라인 신호가 제공될 때 마다 파워가 소모되기 때문이다.
기록 동작이 요구되는 경우, 워드라인 신호는 워드라인 신호(314)에 의해 나타낸 바와 같이 상태 A의 시작에서 이상적으로 하이가 되고 단계 B를 통해 연장됨으로써, 기록 동작이 단계 B 내에서 이루어질 수 있다. 하지만, 워드라인 신호(314)는 래치되지 않고 상태 B 이후 가능한한 빨리 셧다운되어, 파워를 보존한다.
도 3은 본 발명에 따른 워드라인 래칭 메모리 회로(400)의 개략도이다. 클럭(401)은 어드레스 플립 플롭들(402)의 세트의 클럭 입력들에 연결된다. 이 어드레스 플립 플롭들(402)의 세트는 1...n 워드라인들에 대해 1개 또는 그 이상의 어드레스 플립 플롭들(402)(1...n)을 포함한다. 일 실시예에서, 어드레스 플립 플롭들(402)(1...n)은 단조(monotonic) 시퀀스 또는 연속 시퀀스를 갖고, 각각 참(true) 및 상보 출력들을 제공한다.
어드레스 플립 플롭들(402)의 세트는 디코더(406)에 연결되는바, 이에 의해 도 2의 시간 지연(316)을 야기시킨다. 이 디코더(406)는 어드레스 정보를 디코드하기 위한 디코딩 회로들(408)(1...n)을 포함한다. 이 디코딩 회로들(408)(1...n) 각각은 한 쌍의 NAND 게이트들(410(1...n) 및 412(1...n))을 포함하는바, 이 NAND 게이트들의 출력들은 각각 AND 게이트들(414(1...n))의 입력에 연결되고, 이 AND 게이트들의 각 출력은 인버터들(416(1...n))의 입력에 연결된다. 이 인버터들(416(1...n))의 출력들이 디코더(406)의 출력들이다.
디코더(406)는 (도 3에 나타낸) 스태틱 디코더들, 다이내믹 디코더들, 또는 2비트 프리 디코더들과 같은 몇 가지 타입이 될 수 있다.
디코더(406)는 래치 회로(418)에 연결된다. 이 래치 회로(418)는 OAI 게이트들(420(1...n))의 세트를 포함하는바, 이들은 각각 디코더(406)의 인버터들(416(1...n))에 연결된다. 이러한 OAI 게이트들(420)의 수는 특정 응용에 의존하여 달라질 수 있지만, 일반적으로 워드라인들의 수와 같다. 예를 들어, OAI 게이트들(420(1...n))은 각각 워드라인들(422(1...n))에 연결된다. 디코더(406)는 워드라인들(422(1...n))을 선택하기 위해 어드레스 정보를 디코드하는데, 이러한 워드라인들은 자신들이 선택될 때에 활성화된다.
OAI 게이트들(420(1...n)) 각각은 OR 게이트(424(1...n)) 및 AND 게이트(426(1...n))를 포함한다. 인버터들(416(1...n)로부터의 출력들은 각각 OR 게이트들(424(1...n))의 제 1 인버팅 입력들에 연결되고, AND 게이트(426(1...n))의 출력들은 각각 OR 게이트들(424(1...n))의 제 2 인버팅 입력들에 연결된다. OR 게이트들(424(1...n))의 출력들은 워드라인들(422(1...n))에 대한 OAI 게이트들(420(1...n))의 각 출력이다. OR 게이트(424(1...n))의 출력들은 또한 NAND 게이트들(428(1...n))의 제 1 입력들에 각각 연결된다. NAND 게이트들(428(1...n))의 각 출력들은 AND 게이트(426(1...n))의 제 1 인버팅 입력들에 연결된다. AND 게이트(426(1...n))의 제 2 인버팅 입력들은 클럭(401)에 연결된다.
클럭(401)은 또한 기록-인에이블 플립 플롭(430)에 연결되는바, 이는 기록-인에이블 신호(431)에 응답하고 그 출력은 NAND 게이트들(428(1...n))의 제 2 입력들에 연결된다.
워드라인들(422(1...n))은 각각 메모리 셀들(432(1...n))을 갖는 메모리 셀들(432)의 세트에 연결된다. 메모리 셀들(432(1...n)은, 그 게이트들에 워드라인들(422(1...n))이 각각 연결되는 2개의 패스 트랜지스터들(434(1...n) 및 436(1...n))을 각각 포함한다. 이러한 2개의 패스 트랜지스터들(434(1...n) 및 436(1...n))은 각각 2개의 인버터들(438(1...n) 및 440(1...n)) 및 2개의 비트라인들(442 및 444)에 결합된다. 이해될 사항으로서, 셀 어레이(104)에는 다수의 비트라인들이 있지만, 단지 2개 만을 나타낸 것이다.
2개의 비트라인들(442 및 444)은 감지 증폭기(450)와 같은 감지 회로에 연결된다. 이 감지 증폭기(450)는 다수의 비트라인들 각각을 통해 연결된 다수의 감지 증폭기들중 하나이다. 기록-인에이블 플립 플롭(430)은 판독-인에이블 AND 게이트(452)의 제 1 인버팅 입력에 연결되고, 이 판독-인에이블 AND 게이트(452)의 출력은 감지 증폭기(450)(및 다른 비트라인들을 위한 다른 감지 증폭기들)에 연결된다. 판독-인에이블 AND 게이트(452)의 제 2 인버팅 입력은 인에이블 신호(454)를 수신하도록 결합될 수 있다.
도 4는 세로 전압축 및 가로 시간축을 갖는 타이밍도(500)를 도시한다. 이 타이밍도(500)는 판독 전용 동작을 위한 것이다. 클럭 신호(310)가 워드라인 신호(312)와 함께 나타나있는바, 상기 워드라인 신호(312)는 워드라인 신호가 판독 전용 동작들을 위해 하이로 유지되는 계속 기간을 나타낸다. 본 발명에 따라, 2개의 비트라인 신호들(502 및 504)이 나타나있다. 이 비트라인 신호들(502 및 504)은 각각 도 3의 비트라인들(442 및 444)과 같은 비트라인들 상의 신호들을 나타낸다. 세로선(506)은 감지 증폭기(450)의 대략적인 트리거 포인트를 나타낸다.
시간 지연(316)으로 인해, 워드라인 신호(312)는 클럭 신호(310)가 상승한 이후 곧 상승한다. 워드라인 신호(312)가 하이가 되면, 차이(differential)가 형성된다. 비트라인 신호(502)는 계속 하이에 머무르는데, 그 이유는 도 3의 메모리 셀(432(1))의 고전압측에 연결되기 때문이다. 비트라인 신호(504)는 천천히 떨어지고, 메모리 셀(432)의 저전압측(이 지점은 전형적으로 0V이다)에 연결된다. 따라서, 메모리 셀(432(1))의 논리 상태를 나타내는 비트라인 신호들(502 및 504) 간에는 작은 전압 차이가 있다. 전체 회로가 적절하게 동작하기 위해서는, 이러한 차이가 증폭되어 신호가 0에서 하이가 되어야 한다. 감지 증폭기(450)는 상기 차이를 증폭하여, 소위 최대 범위 전압(full-swing voltage)을 제공한다. 비트라인 신호(504)는 도 3의 트랜지스터(436(1)) 상의 캐패시턴스로 인해 전압이 떨어진다. 즉, 도 3의 트랜지스터(436(1))의 캐패시턴스가 스위치 방전되어, 비트라인 신호(504)의 전압을 떨어뜨린다.
비트라인 신호(504)는 워드라인 신호(312)가 로우가 된 후 다시 상승하기 시작한다. 워드라인 신호(312)가 로우가 되기 때문에, 비트라인 신호(504)는 풀다운되지 않는다. 따라서, 비트라인 신호(504)는 백업 충전된다. 이 비트라인 신호(504)는 항상 Vdd 전압원(미도시)에 연결되기 때문에 백업 충전된다. 세로선은 감지 증폭기(450)의 대략적인 감지 증폭기 트리거 포인트(506)를 나타낸다. 이 트리거 포인트는, 본 특정 실시예에서와 같이, 워드라인 래치 회로가 동기 설계인 경우에 중요하다. 이것이 동기적이기 때문에, 이벤트들은 어떠한 지연들, 예를 들어 디코더 지연의 영향을 받으며 클럭 주기의 하강 에지 또는 상승 에지 상에서 발생한다.
기록 동작 동안, 워드라인(422(1))은 워드라인 신호(314)의 래치를 해제하기 위해 클럭 신호(310)의 하강 에지를 이용함으로써 기록 동작이 완료된 직후에 로우가 된다. 워드라인(422(1))이 너무 빨리 로우가 되면, 비트라인들(442 및 444)에 대한 기록 신호(603)는 메모리 셀(432(1))에 기록할 수가 없게 되는데, 그 이유는 이 메모리 셀이 셧오프되기 때문이다.
도 5는 세로 전압축 및 가로 시간축을 갖는 타이밍도(600)를 도시한다. 이 타이밍도(600)는 기록 동작을 위한 것이다. 본 발명에 따라, 클럭 신호(310) 및 비트라인 신호들(602 및 604)이 나타나있다. 상태 B의 기록 동작 동안, 메모리 셀(432(1))은 턴온된다. 즉, 패스 트랜지스터들이 턴온되어, 메모리 셀을 비트라인들에 연결한다. 워드라인 신호(314)는 이 워드라인 신호(314)가 기록 동작 동안 하이로 유지되는 계속 기간을 나타낸다.
이하, 도 3 내지 5를 참조하여 워드라인 래칭 메모리 회로(400)의 동작에 대해 설명한다.
어드레스 신호들이 클럭(401)으로부터 클럭 신호들(310)에 의해 타이밍되는 어드레스 플립 플롭들(402(1...n))에 입력된다. 클럭(401)이 하이로 표명(assertion)되면, 어드레스 플립 플롭들(402(1...n))의 세트가 트리거되어 참 및 상보 신호들의 세트를 생성하는바, 이들은 디코더(406)에 공급된다. 어드레스 플립 플롭들(402(1...n)은, 디코더(406)의 디코딩 회로들(408(1...n))의 6개의 입력들의 그룹들에 선택 신호들을 제공함으로써, 워드라인들(422(1...n))을 선택적으로 인에이블 또는 디스에이블시킨다.
다음은 단일 워드라인에 대한 워드라인 래칭 메모리 회로(400)의 동작에 대한 예이다.
판독 전용 동작에 대해, 디코더(406)가 워드라인(422(1))이 선택되었음을 결정하면, NAND 회로(408(1))는 OAI 게이트(420(1))에 로우를 출력한다. OAI 게이트(420(1))에서, OR 게이트(424(1))의 인버팅 입력은 로우로 떨어져, OAI 게이트(420(1))의 출력이 워드라인 신호(312)에 의해 나타낸 바와 같이 상승한다.
기록-인에이블 신호(431)는 로우로 유지되며, 이에 따라 기록-인에이블 플립 플롭(430)의 출력 또한 클럭(401)으로부터의 클럭 신호(310)에 의해 트리거될 때 로우가 된다. 이에 의해, NAND 게이트(428(1))의 출력은 하이가 되어, AND 게이트(426(1))를 효과적으로 디스에이블시키고, OAI 게이트(420(1))로 하여금 워드라인(422(1)) 상에 하이를 제공하게 한다. 이와같이 워드라인(422(1))이 하이가 되면, 메모리 셀(432(1))을 활성화시켜, 이전에 저장된 하이 또는 로우 신호들을 나타내는 비트라인 신호들(502 및 504)이 비트라인들(442 및 444) 상으로 전달되게 한다.
클럭 신호(310)가 떨어지면, 어드레스 플립 플롭들(402(1...n))의 출력들은 로우가 되어 파워를 보존하지만, 워드라인 신호(312)는 하이를 유지하는데, 이는 시간 지연(316) 때문이다.
판독 동작은, 워드라인 신호(312)가 하이에 있는 동안, 그리고 클럭 신호(310)가 대략적인 감지 증폭기 트리거 포인트(506)에서 자신의 로우에 도달한 이후에 수행된다. 감지 증폭기(450)는 판독-인에이블 AND 게이트(452)를 통한 인에이블 신호(454) 및 클럭 신호(310)에 의해 트리거되어, 비트라인 신호들(502 및 504)에 대해 비트라인들(442 및 444)을 판독한다. 감지 증폭기(450)는 비트라인(444)으로부터의 비트라인 신호(504)로부터 데이터를 래치한다.
감지 증폭기(450)가 트리거된 직후, 워드라인 신호(312)는 자신의 로우로 떨어진다.
판독에 있어서, 클럭 신호(310)의 하강 에지의 시작 주위에서의 모든 워드라인들에 대한 실효 파워 차단(cut-off)은 파워를 보존하고, 클럭 신호(310)의 하강 에지 끝 주위에서의 판독은 판독 동작의 안전을 보장한다.
기록 동작을 위한 워드라인 래칭 메모리 회로(400)의 동작은 판독 동작과 유사하다. 주요 차이는 워드라인이 보다 길게 하이로 유지된다는 것이지만, 다음 클럭 주기와 간섭할 정도로 길지는 않다.
기록 동작에 대해, 디코더(406)가 워드라인(422(1))이 선택되었음을 결정하면, NAND 회로(408(1))는 OAI 게이트(420(1))에 로우를 출력한다. 이 OAI 게이트(420(1))에서, OR 게이트(424(1))의 인버팅 입력은 로우가 되어, OAI 게이트(420(1))의 출력이 워드라인 신호(314)에 의해 나타낸 바와 같이 상승한다.
기록-인에이블 신호(431)는 하이로 유지되며, 이에 따라 기록-인에이블 플립 플롭(430)의 출력 또한 클럭(401)으로부터의 클럭 신호(310)에 의해 트리거될 때 하이가 된다. 이에 의해, NAND 게이트(428(1))의 출력이 로우가 되어, AND 게이트(426(1))를 인에이블시키고, OAI 게이트(420(1))가 워드라인(422(1))에 하이를 제공하게 한다. 워드라인(422(1))이 하이가 되면, 메모리 셀(432(1))을 활성화시켜, 이전에 저장된 하이 또는 로우 신호들을 나타내는 비트라인 신호들(502 및 504)이 비트라인들(442 및 444) 상에 전달되게 한다.
클럭 신호(310)가 떨어지면, 어드레스 플립 플롭들(402(1...n))의 출력들은 로우가 되지만, 워드라인 신호(314)는 디코더(406)가 OAI 게이트(420(1))에 로우를 제공할 때 조차도 하이로 유지된다. 기록-인에이블 플립 플롭(430)이 하이를 제공하고 OAI 게이트(420(1))가 하이를 제공하기 때문에, NAND 게이트(428(1))는 AND 게이트(426(1))의 제 1 인버팅 입력에 로우를 제공하고, 클럭(401)은 제 2 인버팅 입력에 제 2 로우를 제공한다. 결과로서, AND 게이트(426(1))는 OR 게이트(424(1))에 하이를 제공하여, 워드라인(422(1))을 하이로 래치시킨다.
판독 동작은 상태 A 동안 선택적으로 수행될 수 있다.
기록 동작은, 도 1의 I/O 회로(106)로부터 비트라인 신호(602)에 의해 비트라인(442) 상에 놓여지는 기록 펄스에 의해 나타낸 바와 같이 워드라인 신호(314)가 상태 B에서 여전히 하이인 동안 수행된다.
NAND 게이트(428(1))와 OAI 게이트(420(1))의 결합은, 클럭 신호(310)가 다시 상승하여 AND 게이트(426(1))가 OAI 게이트(420(1))의 출력의 래치를 해제하고 워드라인(422(1))을 비표명(deassertion)할 때 까지, 워드라인(422(1))을 하이로 유지하는 래치를 형성한다.
기록에 있어서, 클럭 신호(310)의 상승 에지의 시작 주위에서의 모든 워드라인들에 대한 실효 파워 차단은 다음 클럭 주기에서의 성공적인 판독 동작의 안전을 보장한다.
본 발명의 실시예들은 몇 개의 응용들을 가질 수 있다. 일부 응용들에서, 워드라인 래치 회로는 캐시 메모리에서 이용될 수 있다. 전형적으로, 캐시 메모리들은 뱅크들이라 불리는 1개 또는 그 이상의 보다 작은 메모리 블럭들로 형성된다. 워드라인 래치 회로는 캐시 메모리의 뱅크들의 내부에서 이용될 수 있다. 또한, 다른 실시예들은 캐시 메모리의 외부에서 이용될 수 있다.
예를 들어 마이크로프로세서에서 이용될 때, 이 마이크로프로세서는 데이터가 상주하는 메모리 어드레스들을 발생시킨다. 마이크로프로세서는 몇 개의 메모리 층들을 갖는다. 소위 레벨 1 (L1) 메모리 및 레벨 2 (L2) 메모리, 종종 레벨 3 (L3) 메모리가 있다. 또한, 메인 메모리도 있다. 이 메인 메모리는 전형적으로 마이크로프로세서의 외부에 있기 때문에 외부 메모리라고도 불린다. L1 메모리는 액세스하기가 가장 용이하고 가장 빠른 메모리이다. 마이크로프로세서가 데이터를 찾을 때, 이는 전형적으로 L1 메모리에서 시작하여, L2 메모리, L3 메모리, 및 마지막으로 메인 메모리로 간다.
마이크로프로세서가 메인 메모리로부터 데이터를 페치하는 경우, 약 100 내지 150개의 클럭 주기들을 이용하여 페치할 수 있다. 이는 캐시 메모리로부터 데이터를 페치하는 데에 필요한 1 내지 2개의 클럭 주기들과 비교하여 느리다. 따라서, 데이터를 칩 자체에 저장해야만 하는 어쩔 수 없는 이유들이 있다.
이해될 사항으로서, 본 발명이 특정한 최상의 모드와 관련하여 설명되기는 했지만, 상기 설명에 비추어 다양한 대안들, 수정들 및 변형들이 당업자에게 명백할 것이다. 따라서, 이러한 모든 대안들, 수정들 및 변형들은 포함된 청구범위의 정신 및 범위 내에 있는 것으로 의도된다. 첨부 도면들에 도시되고 지금까지 설명된 모든 사항들은 예시적이고 비한정적인 의미로 해석되어야 한다.

Claims (10)

  1. 메모리 시스템의 동작 방법에 있어서,
    데이터를 포함하는 메모리 셀들(432)을 제공하는 단계와;
    비트라인들(442,444) 상에서 상기 메모리 셀들(432)에 데이터를 기록하고 상기 메모리 셀들(432)로부터 데이터를 판독하는 단계와;
    상기 비트라인들(442,444)로 하여금 상기 메모리 셀들(432)에 데이터를 기록하게 함으로써 워드라인들(422) 상의 워드라인 신호들에 응답하는 단계와;
    클럭 신호 및 어드레스 신호에 응답하여 어드레스 정보를 수신 및 디코드하는 디코더(406)를 이용하여, 상기 메모리 셀(432)로의 기록을 위해 워드라인(422)을 선택하는 단계와; 그리고
    상기 메모리 셀(432)로의 기록을 위해 상기 선택된 워드라인(422)에 워드라인 신호를 제공하고, 상기 메모리 셀(432)로의 기록이 완료되면 상기 선택된 워드라인(422)으로부터 상기 워드라인 신호의 래치를 해제함으로써, 상기 클럭 신호에 응답하여 워드라인 신호를 래치하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  2. 제 1 항에 있어서,
    상기 메모리 셀(432)의 판독을 위해 상기 선택된 워드라인(422)에 상기 워드라인 신호를 제공하고, 상기 메모리 셀(432)의 판독이 완료되면 상기 선택된 워드라인(422)으로부터 상기 워드라인 신호를 제거하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  3. 제 1 항에 있어서,
    상기 워드라인(422)을 선택하는 단계는 상기 디코더(406)에 의해 상기 클럭 신호의 상승 에지에 응답하여 디코딩을 시작하고 상기 클럭 신호의 하강 에지에 응답하여 상기 디코딩을 중지하는 단계를 포함하고; 그리고
    상기 워드라인 신호를 래치하는 단계는, 상기 메모리 셀(432)로의 기록을 위해 상기 선택된 워드라인(422) 상에 상기 워드라인 신호를 래치함으로써 상승 에지 및 기록-인에이블 신호에 응답하는 단계 및 상기 선택된 워드라인(422)으로부터 상기 워드라인 신호의 래치를 해제함으로써 제 2 상승 에지에 응답하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  4. 제 1 항에 있어서,
    상기 워드라인(422)을 선택하는 단계는 상승 에지 및 하강 에지를 갖는 클럭 신호에 응답하여 상기 상승 에지 상에서 디코딩을 시작하고 상기 하강 에지 상에서 디코딩을 중지하는 단계를 포함하고;
    상기 방법은 센서 회로(450)에 의해 상기 메모리 셀들(432)로부터 데이터를 판독하기 위해 상기 하강 에지 및 판독-인에이블 신호(454)에 응답하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  5. 제 1 항에 있어서,
    상승 에지 및 하강 에지를 갖는 클럭 신호를 제공하는 단계를 포함하고, 이 단계는:
    상기 디코더(406)에 의해 상기 상승 에지의 중간에 응답하여 디코딩을 시작하고 상기 하강 에지의 중간에 응답하여 디코딩을 중지하는 단계와; 그리고
    상기 하강 에지의 중간 및 기록-인에이블 신호에 응답하여 상기 메모리 셀(432)로의 기록을 위해 상기 선택된 워드라인(422) 상에 상기 워드라인 신호를 래치하고, 제 2 상승 에지의 중간에 응답하여 상기 선택된 워드라인(422)으로부터 상기 워드라인 신호의 래치를 해제하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  6. 데이터를 포함하는 메모리 셀들(432)과;
    상기 메모리 셀들(432)에 데이터를 기록하고 이들로부터 데이터를 판독하는 비트라인들(442,444)과;
    워드라인 신호들에 응답하여 상기 비트라인들(442,444)이 상기 메모리 셀들(432)에 데이터를 기록하게 하는 워드라인들(422)과;
    상기 메모리 셀(432)로의 기록을 위해 워드라인(422)을 선택하기 위해 클럭 신호 및 어드레스 신호에 응답하여 어드레스 정보를 수신 및 디코드하는 디코더(406)와; 그리고
    상기 클럭 신호에 응답하여, 상기 메모리 셀(432)로의 기록을 위해 상기 선택된 워드라인(422)에 상기 워드라인 신호를 제공하고, 상기 메모리 셀(432)로의 기록이 완료되면 상기 선택된 워드라인(422)으로부터 상기 워드라인 신호를 제거하는 래치 회로(418)를 포함하는 것을 특징으로 하는 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 래치 회로(418)는 상기 메모리 셀(432)의 판독을 위해 상기 선택된 워드라인(422)에 워드라인 신호를 제공하고, 상기 메모리 셀(432)의 판독이 완료되면 상기 선택된 워드라인(422)으로부터 상기 워드라인 신호를 제거하는 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
  8. 제 6 항에 있어서,
    상기 디코더(406)는 상승 에지 및 하강 에지를 갖는 클럭 신호에 응답하고, 상기 상승 에지에 응답하여 디코드를 시작하고 상기 하강 에지에 응답하여 디코드를 중지하며; 그리고
    상기 래치 회로(415)는 상기 하강 에지 및 기록-인에이블 신호에 응답하여 상기 메모리 셀(432)로의 기록을 위해 상기 선택된 워드라인(422) 상에 상기 워드라인 신호를 래치하고, 제 2 상승 에지에 응답하여 상기 선택된 워드라인(422)으로부터 상기 워드라인 신호의 래치를 해제하는 것을 특징으로 하는 메모리 시스템.
  9. 제 6 항에 있어서,
    상기 디코더(406)는 상승 에지 및 하강 에지를 갖는 클럭 신호에 응답하고, 상기 상승 에지에 응답하여 디코드를 시작하고 상기 하강 에지에 응답하여 디코드를 중지하며; 그리고
    상기 메모리 시스템은, 상기 비트라인들(442,444)에 연결되어, 상기 하강 에지 및 판독-인에이블 신호(454)에 응답하여 상기 메모리 셀들(432)로부터 데이터를 판독하는 센서 회로(450)를 포함하는 것을 특징으로 하는 메모리 시스템.
  10. 제 6 항에 있어서,
    상승 에지 및 하강 에지를 갖는 클럭 신호를 제공하는 클럭(401)을 포함하고;
    상기 디코더(406)는 상기 상승 에지의 시작에 응답하여 디코드를 시작하고 상기 하강 에지의 시작에 응답하여 디코드를 중지하며; 그리고
    상기 래치 회로(418)는 상기 하강 에지의 중간 및 기록-인에이블 신호에 응답하여 상기 메모리 셀(432)로의 기록을 위해 상기 선택된 워드라인(422) 상에 상기 워드라인 신호를 래치하고, 제 2 상승 에지의 중간에 응답하여 상기 선택된 워드라인(422)으로부터 상기 워드라인 신호의 래치를 해제하는 것을 특징으로 하는 메모리 시스템.
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