TWI310192B - Memory system and method for memory system operation - Google Patents

Description

1310192 玫、發明說明 [發明所屬之技術領域] 尤係有闕字線信號 本發明係大致有關半導體記憶體 之控制。 [先前技術] 微處理器應用於包括個人電腦及其他電子系統的許多 應用中。任何微處理器的一個目標是迅速地處理資气。— 個問題是’微處理器與主記憶體間之通訊速率。將微處理 益所要執行的指令、與要執行的指令所要進行的作業所用 到之資料儲存在主記憶體内的—些位址中。為了要存取指 令及貧料’微處理器將一些位址傳送到主記憶體。主記憶 體將該等位址解碼，並使在所要求位址上的内容可被讀^ 及（或）寫入。微處理器將一位址傳送到主記憶體以及自主 §己憶體接收各別内容所需之時間可能會嚴重地限制 的效能。 A, a加试處理器處理資訊的速度之一種技術是將其

中包含稱之為快取記憶體的快速區域記憶體之架構提供給 微處理器。 Q 快取5己憶體是-種小容量的快速記憶體，保存了最近 使用的資料或指令之拷貝。當再使用這些項目日夺，並非自 主記憶體存取這些項目，而是可自快取記憶體存取這些項 目。微處理器在大部分的時間中並非在較慢的主記憶體存 取速度下工彳午，i » 1乍 而疋在較快的快取記憶體存取速度下工 作。 5 92363 1310192 的 為了進一步提高效能’微處理器在與該微處理器相同 半導體基材中包含了一個以上的快取記憶體。 表㊉使用的快取記憶體是使用靜態隨機存取記憶題 (Static Random Access Mem〇ry ;簡稱 sram)電路， 使用字線及位元線來存取SRAM記憶單元，而提供了高 啫存密度。然而’ $ 了將所能達到的最大記憶體容量放薏 在微處理器晶粒t ’ SRAM電路需要最小的記憶單元及 :取/寫入電路架構。為了支援最小的㈣，係起 所選擇的一行選通電晶體自一記憶單元讀 取儲存值，而存取該記憶單元。 在電池供電的農置及其他低電壓裝置中使用記憶 ::’需要在可能達到的最低„下操作記憶體電 常當在記憶單元陣列中勃耔嗜兩々— ^ ^執^取或寫人作料，係施加電 辟、而將字線設定為高位 兒 轉蔣⑴1 。位丰’同時將記憶單元中儲存的資訊 得移到位兀線’而讀取 在户 °亥貝況，或者將位元線上的資訊 存在記憶單元，而寫入該資1 ^ 褚 以, , 對於讀取作業而言，然後 以—感測放大器讀取位开砼 丁从 叉 記_麟能媸亡π兀線。不細記憶體是動態隨機存取 < II體、静怨機存取記愔 兰己愔駚、快閃記憶體、或其他類型的 °己隐體，感測放大器都是 於寫入你紫而t S二5己憶體共同的組件。對 ' ° 立元線上的資訊改變了 ·ν障抑_ Φ仅女 的電荷。當字線保持導通時，係―“一早有 的作業是讀取或寫入作 ^ €電力。不論所需 唆老11仅4* ·*、S 、’ 〜所需作業期間或之後，字 線都保持導通，以便確保該作業的1.女 需要時，也是在消耗電力。 几成，亦即，縱使不再 92363 6 1310192 字線的大電容值、及選通電s 日日體所產生的臨界電壓降 (threshold drop)，使得在—低電源供應 ’’、電^下工作的§己憶 體屯路續取可罪的結果變得複雜。 低軍源供應電壓將降低 舌己憶體速度，且在極低的電壓下，次 _ 貝吼的可靠性將降低。 為了解決可靠性的問題，已開 ' 知出具有施加到字線的 一靴帶式升高電壓（b〇〇tSrapped b〇〇<：t ' 的. P b〇〇St v〇hge)的記憶體電 。係將列字線充電到高於電源供應線路電壓的一電壓。 此外，在存取記憶位置之前，先將行選通電晶體導通，而 使列字線充電。升壓電路提供了低 作業。 】低书壓時的可靠之記憶體 升壓電路產生的其中-個問題是在高電壓時存取電路 ::到過度的應力。此種情形限制了 —記憶體裝置的電源 供應電壓工作範圍之上限。 ’、 另一問題在於升壓作用會增加—記憶體電路的電力消 耗:在高供應電壓下，功率耗散可能會超過容忍的程度， 且記憶體電路可能因過熱而故障。 電力節約是一項持續的需求。因為低電力消耗已變得 愈來愈重要’所以目前需要提供一種以節約電力之方式籽 =一記憶m之方法及裝置。此外，也需要實現在低; 壓下可靠的讀取及寫入作業。 熟習此項技術者長 但長久以來尚未找 由提高速度及節約電力的迫切性 夂α來都在尋求這些問題的解決方案 到解決方案。 [發明内容] 92363 7 1310192 本發明提供了-種記憶體系統及其作業方法，該記慎 體系統具有：若干記憶單元，用以存放資料；若干位元線〜 用以將資料寫入該等記憶單元，ϋ自該等記憶單元… 料；以及連接到該等記憶單元之若干字線，用以回應字線 信號而使該等位元線將資料寫入該等記憶單元。一 係連接到料字線，以㈣應—時脈㈣及—位址信號= 接收位址資m，並將位址資訊解石馬，而選擇一用來寫:一 記憶單元之字線。鎖存電路係連接到該解碼器及該等字 線。該鎖存電路係回應該時脈㈣，以便將該字線作 供給所選擇之字線，以便寫 — 儿楗 1史馬入该s己憶皁兀，並於完成寫入 該記憶單元時，自該所選擇之字線撤除該字線信號。节 憶體系統節約電力’同時可在低電壓下執行可靠的讀取及 寫入作業。 本發明的某些實施例除了具有前文所述那些優點之 外’尚具有其他的優點，或者具有可替代前文所述那些優 點的其他優點。若參閱下文中之詳細說明，並配合各附圖， 热習此項技術者將可易於了解該等優點。 [實施方式] 現在請參閱第1圖，圖 111圖中不出-SRAM(IOO)的方塊 圖’其中各核心區域诵當白人+ ^ 埤通*包含由若干可個別定址的大致相 同的記憶單元構成之—個或多個MxN陣列（1〇4)。各周 1分通常包含輸人/輸出⑽）電路及燒錄電路，用以 根據本發明而選擇性地定址到個別的記憶單元。記憶單元 存取電路由下列電路部份地代表，係包含一個或多個X解 92363 8 1310192 碼β (108)及y解碼器（n〇)， 寻個或多個X解碼 :峨y解碼器(110)配合1/0電路(106)，而將所選 6 ’被疋址之各記憶單元的源極、閘極、及汲極連接到預 =電=阻抗，以便完成諸如燒錄、寫人、讀取、抹除 這些=早70有關的指定作# ’並取得所需的電壓以完成 現在請參閱第2圖，圖中示出_具有垂直電壓轴及水 平日寸間軸之時序圖（300)。根據本 μ1λ、 ώ 73而不出一·時脈信號 ()、以及兩”線信號（312)及⑴4)。料脈信號（ ，"'圖中示出—完整的週期及—後續週期的一 邛为。時脈信號（310)亦有兩個階段， η主时k 印自上升及下降 時間的大約中點量起的階段A及 认 仅B 因而該時脈作 戒（31〇)於階段A開始時，進入一高位準而成為數位一: 且於階段B開始時，進入一低位準而成為數位零，並且 於次一後續階段開始時，又進入一高 — 半而成為數位一。 =線信號（312)示出-字線信號在_字線上保持在高電 壓或南位準的持續時間’以便進行—唯讀作業。該字線产 號⑴他出-字線信號在m保持在鎖存的高㈣ =㈣時間，以便進行讀取_寫人作s，而分別自—記憶 早凡項取貨料並將資料寫入該記憶單元。 圖中示出一時間延遲（3 16)，這杲% 士 因為日τ脈信號（3 1 〇) 的開始時觸發了字線信號（312)及（31 口―更在可將字線 =⑴狀（3摩加到字線之前，因解碼及其他所需的 耘序而使字線k唬（3 12)及（3 14)延遲到達一 寻子線。各種 9236： 9 1310192 信號在各不同時間及電壓 式的清晰，第2圖中係以偏了顧及圖 方式同樣適用於本說明書中的所有時寻U虎。此種 可將本發明應用於在讀取 ^ w ^ 菜之後執行寫入作業的讀 =施= 叫，架構。在本發明的某也 ΓΓΓ 一時脈週期中進行讀取及寫入作業。因 N陣m:5f作業及寫入作業期間進行對第1圖所示Mx N陣列（1 04)的讀取作業。 對於一唯讀作業而言， f3 1 - aa 〇 理想上是如字線信號 二斤：的在階“開始時進入高位準。時脈信號⑽) 了讀取作業°根據本發明，在讀取作 因2儘速關閉字線信號（312)，以便節約電力，這是 口為在提供字線信號時會消耗電力。 如果需要一寫入作聿，則宝 則子線k號理想上是如字線信 號（314)所示的在階段A開始時進入高位準，且該高位準 延伸到整個階& B，使該寫人作業可在階段B内進行。 然並未鎖存字線信號（314)，且在階段B之後儘速關 閉子線彳§號（3 1 4)，以便節約電力。 現在請參閱第3圖，圖中示出根據本發明的一字線鎖 存記㈣電路（_)之—示意圖。—時脈產生器（叫係連 ㈣-組位址正反器（402)的時脈輪入端。該組位址正反 益（402)包含i n條字線的—個或多個位址正反器 (β4〇2(1··.η))。在一實施例中，該等位址正反器（402(1···η)) 疋單》周的或呈現連續的順序，且每_位址正反器提供真值 92363 10 1310192 及互補值輸出。 哭(：==器(4。2)係連接到-解卿。6)，解碼 :用來二:二所示之時間延遲(3 1 6)。解碼器(·)包 用來將位址Ή解碼的解碼電路（彻⑴鲁每 =路（4〇8(1··.η))包含—對，，反及，，問⑷〇(1.·.η))及 ⑷2(1··.η))，該等，，反及”閘之輸出係分別叙合到”及，，閉 (414(1 .·_η))的一輸入’而該等”及”閘@各別輸出係連接到 反相器（416(1···η))的—輸人。反相器（416(ι η))的輸出即 是解碼器（406)的輸出。 解碼器（406)可以是諸如靜態解碼器（如第3圖所示）、 動態解碼器、或兩位元前置解碼器等的數種類型之解碼 器。 ’ 解碼器（406)係連接到鎖存電路（418)。鎖存電路（4 18) 包含一組 ΟΑΙ 閘（420(1···η))’〇ΑΙ 閘（420(ΐ...η))係分別 連接到解碼益（4 0 6)的反相器（4 1 6 ( 1 · · · η))。〇 a I閉 (420(1 ...η))的數目可隨者特定的應用而變，但通常是等於 字線的數目。例如，ΟΑΙ閘（420(1 ...η))係分別連接到字 線（4 2 2 ( 1 · · _ η ))。解碼器（4 0 6 )將位址資訊解碼，以便選擇 字線（422(1 ...η))，而當選擇了字線（422(1 ...η))時，該等字 線將會被啟動。 每一 ΟΑΙ 閘（420(1...η))包含一”或”閘（424(1...η))及 一”及”閘（426(1 ...η))。反相器（416(1 ...η))的每—輸出係分 別連接到”或，，閘（424( 1 ·· ·η))的第一反相輸入端，且，，及，，閘 (42 6(1 ...η))的每一輸出係分別連接到”或”閘（424 (l...n))的 11 92363 1310192 第二反相輸入端。"或，，閘（424(1 ...η))的輸出即是OAI閘 (420(1···η))分別對字線（422(ι··.η》之輸出。”或”問 (424〇，·.η))的輪出亦係分別連接到，，反及，，閘（428(1.··η))的 第一輸入端。”反及，，閘（428(1·..η))具有連接到，，及，，閘 (426(1· ..η))的第一反相輸入端之各別輸出端。”及”閘 (426(1 ···!!))的第二反相輸入端係連接到時脈產生器 (401)。 日Τ脈產生器（4〇1)亦連接到一寫入起動正反器（43〇)， _ 該寫入起動正反器（43〇)回應一寫入起動信號（531)，且具 有連接到”反及”閘（42 8(1 ...η))的第二輸入端之一輸出端。 字線（422(1 ...η))係分別連接到具有記憶單元 (432(1..·η))的一組記憶單元（432)。記憶單元（432(1_ _η)) 分別包含兩個傳輸電晶體（434(1·.·η))及（436(1…η))，該等 傳輸電晶體具有分別由字線（422(1.. η))連接的閘極。該等 兩個傳輸電晶體（434(1…η))及（436(1 ...η))係分別耦合到兩 個反相器（43 8(1 ...η))及（440( 1···η))、以及兩條位元線（442) φ 及（444)。我們當了解，記憶單元陣列（1〇4)中有複數條位 元線’但圖中只示出兩條位元線。 該兩條位元線（442)及（444)係連接到諸如一感測放大 器（45 0)等的感測電路。感測放大器（45〇)是連接到個別的 複數條位元線的複數個感測放大器中之一感測放大器。寫 入起動正反器（430)係連接到一讀取起動，，及，，閘（452)的第 一反相輪入端，且讀取起動，，及，，閘（452)的輪出端係連接 到感測放大器（450)(且係連接到其他位元線的其他感測放 92363 12 1310192 大器）。可連接讀取起動”及”閘（452)的第二反相輪入端， 以便接收一起動信號（454)。 現在請參閱第4圖’圖中示出具有垂直電壓輪及水平 時間軸之一時序圖（500)。該時序圖（500)係用於唯讀作業。 圖中示出時脈信號（3 10)及字線信號（312)，時脈信號（3 1〇) 代表在該唯讀作業中一字線信號保持高位準的持讀時間。 根據本發明，圖中示出了兩個位元線信號（5〇2)及（5〇4)。 位元線信號（502)及（504)分別代表諸如第3圖所示位元線 (442)及（444)上的信。-垂直線（5()6)代表感測放大器 (45 0)的大致觸發點。 由於時間延遲（3 16)，字線信號（3 12)在時脈信號1〇) 上升之後不久才上升。當字線信號（3 12)進入高位準時， 發生了差異。位元線信號（502)在所有的時間中都保持高 位準，這是因為位元線信號（5〇2)係連接到 2 憶單元⑷⑽的高電_。位元線信號㈣ 降且位兀線信號(504)係連接到記憶單元⑷勾的低電壓 端，在該點上通常是―個〇φ阿.门， 疋個0的電壓。因此，位元線信號（502) 與（504)之間有·—小的雷厭至 -r J.I- 4 電壓差，而指示了記憶單元⑷2 的一邏輯狀態。為了使萼 更I肢電路正確地工作，必須放大該 :壓差，使信號自零進入高位準。感測放大 ; 刚差，以便提供所謂的全擺動電壓。由於第3圖所示 ^電谷，所以位元線信號（504)的電壓 會降低。第3圖所示恭曰祕/ /ιλ 电日日體（43 6(1))具有電容切換放 而使位元線信號（504)的電壓降低。 92363 13 1310192 在字線信號（312)信號進入低位準之後’位元線信鱿 (5〇4)再度開始上升。當字線信號（312)進入低位準時，^ 元線信號（504)並未被拉下。因而位元線信號（5G4)被充電 回去。因為位元線信號（504)係固定地連接到一 Vdd電^ 源（圖中未示出），所以位元線信號（5〇4)被充電回去。—垂 直線代表感測放大器（450)的_ A致感測放大器觸發點 (5〇6)。當該字線鎖存電路如同該特定實施例所示而為— 同步設料’該觸發點是重要的。因為是同步的設計，所 以事件發生在時脈週期的下降緣或上升緣’但是會有某些 延遲，例如解碼器的延遲。 — 在寫入作業中，利用時脈信號（3 1 〇)的下降緣解除 子線h號(3 14)的鎖存，而可在該寫入作業完成之後使字 線(422(1))立即進人低位準。如果字線⑷2⑴）太快進入低 位準’，位元線（442)及（444)的一寫入信號（6〇3)將無法寫 入。己隐單兀(432(1))，這是因為該寫入信號(603)將會被關 閉。 士現在清芩閱第5圖，圖中示出具有垂直電壓軸及水平 時間軸之一時序圖（6〇〇)。該時序圖（6〇〇)係用於寫入作業。 ir'根據本發明而示出時脈信號（3 i q)、以及位元線信號⑽2) 及（604)。在該寫入作業的階段b中，記憶單元（432(1))被 導L亦即，各傳輪電晶體被導通，而將記憶單元連接到 等位元線子線信號（3 1 4)示出在寫入作業中字線信號 (314)保持在高位準的持續時間。 後文中將茶照第3至5圖而說明字線鎖存記憶體電路 14 92363 1310192 (40 0)的作業。 4立 土、1· 4古, °〜在來自時脈產生器（40 1)的時脈信號（3 1 0) 觸發時進入位τ = 正反器（402(1·..η))。當時脈產生器（4()1) 發出高位準時脱& + L 5虎％ ’該組位址正反器（4〇2)即被觸發， 而產生要被值 。 达到解碼器（406)的一組真值及互補值信 喊》。位址正只览ί八C\、， °。（4 02(1 ..·η))將所選擇的信號提供給解碼器 (4〇6)中各解竭電路（彻（ι η))的若干組之六個輸入端， 而選擇性地起動或抑制字線（422(1..,η))。 下文是字線鎖存記憶體電路（4〇〇)在單一字線時的作 業例子。 •子於唯呀作業而言，當解碼器（4〇6)決定已選擇了字 線（422(1))時，解碼電路（4〇8(1))將一低位準輸出到ο" 閘（420(1))纟〇ΑΙ閘（42()⑴）中”或，，閘（424⑴）之反相 輸入被拉到低位準，而如字線信號（312)所示的使間 (420(1))的輸出位準上升。 寫入起動信號（431)保持在低位準，因而在被來自時 脈產生益（401)的時脈信號（3 1〇)觸發時，寫入起動正反器 (43 0)的輸出也被強制到低位準。因而強制，，反及”閘（428(})) 的輸出成為高位準’而有效地抑制，，及，，問（426⑴），並使 OAI閘(420⑴)將一高位準提供給字線(422(1))。字線 (422(1))上的高位準啟動記憶單元（432⑴），而將代表先前 所儲存的所要傳送之高位準或低位準信號的位元線信號 (5 02)及（5 04)放置到位元線（442)及（444)。 92363 15 1310192 輸出被強制到低位準，以便節約電力，但是字線信號（3丨2) 因時間延遲（316)而保持在高位準。 當字線信號（3 12)處於高位準，且在時脈信號（3 1〇)於 大致感測放大器觸發點（5〇6)時到達其低位準之後，即執 灯續取作業。時脈信號（310)及經由讀取起動，，及，，閘（452) 的起動信號（454)觸發感測放大器（45〇)，而讀取位元線（442) 及（444)上的位元線信號（5〇2)及（5〇4)。感測放大器（45〇)鎖 存位元線（444)上的位元線信號（5〇4)之資料。 在感測放大器（450)觸發之後不久，字線信號（312)即 下降到其低位準。 約在時脈信號（3 1 〇 )的下降 的有效電力，而可節約電 下降緣終止時進行讀取， 對於一讀取作業而言，大 緣開始時切斷提供給所有字線 力，且大約在時脈信號（3 1 〇)的 而可保證讀取作業的安全性。 寫入作業中，子線鎖存記憶體電路（4〇〇)的作 =似於讀料業中之情形。主要差異之處在於：字線係在 /又時間中保持在高位準’但這段時間不會長到將 干擾到1 一時脈週期。 對於-寫入作業而言，當解碼器(4〇6)決定已 ^線（422⑴）時，解碼電路（4〇8⑴）將一低位準輸出到OAj 問⑷㈣。在⑽閘⑽⑴）中，"或，，閘（424⑴）之反相 輸入被拉到低位準，而如字線信號（314)所示的使 (420(1))的輪出位準上升。 Ai閑 寫入起動信號（431)保持在高位準，因而在被來自時 92363 16 1310192 脈產生益（4〇 1)的時脈信號（3 1 0)觸發時，寫入起動正反器 (43 0)的輸出也被強制到高位準。因而強制，，反及，，閘 的輸出成為低位準’而起動，，及，，閘（426(1))，並使〇AI閘 (4t〇(1))將一高位準提供給字線（422(1))。字線（422(1))上 :冋位準啟動記憶單元(432(1))，而將代表先前所儲存的 同位準或低位準信號的位元線信號（5〇2)及（5〇4)放置到位 元線（442)及（444)。 當時脈信號（31〇)下降時，將強制位址正反器 (4〇2(1·.·η))的輸出，但是縱使當解碼器（406)將一低位準 提供t ΟΑΙ閘（420(1))時’字線信號（314)仍然保持在高位 準。當寫入起動正反器（43〇)提供一高位準，且〇ai閘 (420⑴）提供—高位準時，，，反及”閘（428⑴）將—低位準提 供給及閘（426(1))的第一反相輸入端，而時脈產生器（4㈦） 將第一低位準提供給第二反相輸入端。因此，"及，，閘^)) 將-高位準提供給”或”閘（424⑴，以便將字線（422⑴）鎖 定在高位準。 有可能在階段A期間執行讀取作業。 如由來自第1圖的1/0電路（1〇6)之位元線信號（6〇2) 放置在位7L線（442)上之寫入脈波所示，係於階段B中字 線信號（3 14)仍然處於高位準時，執行寫入作業。 子 “反及”閘（428(1))及0AI閘（42〇(1))的組合構成了一 鎖存器’該鎖存器將字線（422⑴）保持在高位準，直到時 脈信號（3 10)再度開始上升，而使，，及，，間（426⑴）解除對⑽ 閘（420(1))輸出的鎖存且停止觸發字線（422(1))為止。 92363 1310192 對於一寫入作金 作某而δ ，大約在時脈信號（3 1〇)的上升 緣開始時切斷提供 捉仏、·，σ所有字線的有效電力，而可保證在次 一週期中成功的讀取作業。 本發明之久音# y , 夏％例可以有數種應用。在某些應用中， 可將該字線鎖存雷攸m & 电路用於快取記憶體。通常係以稱之為記 隐庫（bank)的一-ίΐϊΐ st' ^ / 4夕個較小之記憶區塊來建構快取記憶 體。可在快取"tp丨备,, ° U to的該等記憶庫之内使用該字線鎖存電 路。在其他的實施你丨由 J中’亦可在快取記憶體之外使用該字 線鎖存電路。 當用於諸如一微赓。。 处里益Btj· ’該微處理器產生資料存放 所在的記憶體位址。 、 4微處理器可以有數個階層的記憶 月且。有所謂的第1階r ^ ^ . 0 ) s己憶體及第2階（L2)記憶體’有 時還有弟3階（L3)記憔俨。；士 .也有一主記憶體。該主記憶體 也被稱為外部記憶體， ^ ^ AL 4 、疋因為该主記憶體通常是在該微 處理益的外部〇 L1記情 田— ^ ^ ^ 〜疋取谷易存取且最快速存取的 ^ n „从々裔哥找貝料時，通常係自L1記憶 體開始哥找’然後將尋拈 ^ ^ ^ ^ ^ XX. 屺憶體，然後再尋找L3記 隐肢’最後才尋找主記憶體。 如果微處理器自主記, 匕心體提取資料，則接取_的0本p弓ϋ玄 耗用大約100 i 15〇 心取的犄間將 個％•脈週期。與自快 賢料所需的1至2個時脈㈣“-目决取D己隐歧k取 料是較慢的。因此，有 目主忑丨思體k取貧 處理器晶片本身。 仔不如此的理由將資料儲存在微 雖然已參照一特定 .取佳模式而說明了本發明，但是 92363 18 1310192 文的說明之後，將 ’本發明將包含在 之所有此種替代、 所述及的或在各附 而非對本發明加以 我們當了解，熟習此項技術者在參閱前 可作出許多替代、修改、及變化。因此 所加入的申請專利範圍的精神及範圍内 修改、及變化。在本說明書此處及前文 圖示出的所有内容將被視為舉例說明， 限制。 100 靜態隨機存取記憶體 104 Μ X Ν 陣列 ！ 108 X解碼器 ， 300,500,600 時序圖 3 3 12,314字線信號 3 4〇〇 字線鎖存記憶體電路 [圖式簡單說明] 第1圖是根據本發明的 第2圖是根據本發明的 第3圖是根據本發明的 第4圖是根據本發明的 第5圖是根據本發明的 一 SRAM之方塊圖； 作業1 2虎之時序圖. 一記憶體電路之示意圖； 一唯讀作業之時序圖；以及 一讀取-寫入作業之時序圖。 輸入/輪出電路 y解碼器 時脈信號 時間延遲 402,402(1.·· η)位 408(1 ...η)解碼電 ••·η), 428(1...η) ”反及，，閘 址正反器 路 414(1 ...η) ”及，，閘 416(1 ...η),438(1... η)，440(1··.η) 反相器 92363 19 1 01 時脈產生器 2 406 解碼器 410(1...η),412(1 1310192 418 鎖存電路 422(1...η)字線 430 寫入起動正反器 431,531 432,432(1…η) 記憶單元 434(1...n),436(1...η)傳輸電晶體 436(1) 電晶體 442,444 450 感測放大器 起動信號 420,420(1 ...η) ΟΑΙ 閘 424(1...η) ”或”閘 寫入起動信號 454 506 位元線 452 讀取起動”及”閘 502,504,602,604 位元線信號 感測放大器觸發點 20 92363

Claims (1)

1310192 拾 1. 申請專利範圚·· —種記憶體系統作掌士 并果之方法，包括下列步騾： 提供用來存放警粗^ ^ .廿现貝枓之若干記憶單元；. —，、’二由右干位元線而將資料寫入該等記憶單元，並經 由該等位7G線而自該等記憶單元讀取資料； 回應若干字線上之字線信號，而使該等位元線將資 料寫入該等記憶單元； 使用一解碼器回應一時脈信號及一位址信號，而接 收位址資訊，並將該位址資訊解碼，因而選擇—用來寓 入一記憶單元之字線，其中，選擇該字線的步驟包含該 解碼器回應該時脈信號的一上升緣，而開始解瑪，並回 應該時脈信號的一下降緣，而停止解碼；以及 回應該時脈信號而鎖存一字線信號，而將該字線_ 號提供給所選擇之字線，以便窝入該記憶單元，並於完 成寫入該記憶單元時，自該所選擇之字線解除該字線P 號之鎖存，其中，鎖存一字線信號之該步·驟包含下列步 驟： 回應該時脈信號的該T降緣及一寫入起動信號，而 在所選擇的字線上鎖存該字線信號’以便寫Λ該記憶單 元；以及 回應一第二上升緣，而自該所選擇的字線解除該字 線信號的鎖存。 2如申請專利範圍第1項的記憶體系統作業之+ 4 ^ Α 厶. 取 < 方法，包含 下列步驟： 92363修正本 21 1310192 第92117214號專利申請案 將字線信號提供 （98年3月25日) 供、所選擇的字線’以便靖& 單元，並於完成對診陰便喂取該e憶 .字線撤除該字線信號、 目茲所選擇之 3.如申請專利範園第]放μ 中. 的記憶體系統作業之方法，其 選擇該字線的钱·牛 步驟.包含下列步驟：回鹿呈古外L 升緣及下降緣之談時m 碼，並在該下降緣時停止解碼；職 時開始解 該方法包含下列步驟： 感測電路回應該下降 ^ ^ ^ ^ 卜降緣及一璜取起動信號，而自矽 等記憶單元讀取資料。 '肉目该 4·如申請專利範圍第〗货 — 国弟1項的記憶體系統作業之方法，冬 下列步驟： ^ ^ 提供具有IT上升緣及τ降緣之該_脈 驟包含下列步騍： . 邊卞 .該解碼器回庫, , 應该上升緣之中點，而_始解碼，並 應該下降緣的中點，而停止解媽、以及 •回應該下降緣之中點及一寫入起動信號，而鎖存所 選擇字線上的字線信號，以便寫人該記憶單元，並回應 第一上升緣之中點.，.而自該所選擇的字線解除該字線传 號之鎖存。 . . 口 5. —種記憶體系統作業之方法，包含下列步驊： 提供用來存放資料之若干記憶單元； 輊由若干位元線而將資料寫入該等記憶單元，並經 92363修正本 22 1310192 第92Π7214號專利申請案 (98年3月25曰') 由該等位元線而自該等記，憶單元讀取資料； 回應若干字線上之字線信號，而使該等位元線將資 料寫入該等記憶單元； ' 使用一解碼器回應—時脈信號及一位址信號而接 收一位址資訊，並將該位址資訊解碼，以便選擇一用來 寫入一記憶單元之字線；. 回應該時脈信號並選擇一字線，以便使用第一閘提 供一字線信號；以及 回應一寫入起動信號及該字線信號，以便使用第二 閘將一鎖存信·號提供給談第一閘。 .、 6.如申請專利範圍第5項的記憶體系統作業之方法，其 中： 八 回應該時脈信號並選擇一字線之該步驟使用具有 一“或及” _ “反相，，閘之該第一閘；以及 八 回應寫入起動信號及該字線信號之該步驟使用 具有一"反及”閘之該第二閘。 7:如申請專利範圍第5項的記憶體系統作業之方法，苴 中： ，、 回應該寫入起動信號的該步驟使用一寫入起動電 路’以便接收該時脈信號及-開始寫人錢以提供該寫 入起動信號。 ' * 8.如申請專利範圍f 5項的記憶體系統作業之方法，包 含下列步驟： 回應一讀取起動信號’而使用查 之用連接到該等位元線之 92363修正本 23 1310192 第92117214號專利申請案 (98年3月25日） 感測器電路自該等記憶單元讀取資料；以及 接收該時脈信號及一開始讀取信號，以便使用連接 到該感測器電路的讀取起動電路提供該讀取起動信號。 9. 如申請專利範圍第5項的記憶體系統作業之方法，包 括： •提供該時脈信號之該步驟提供在每一遇期中具有 ) 上升緣及下降緣之一週期性信號。 10. —種記憶體系統，包括： 用來存放資料之若干記憶單元； 若干位元線，用以將資料寫入該等記憶單元，並自 該等記憶單元讀取資料； 右干字線，用以回應若干字線信號，而使該等位元 線將資料寫入該等記憶單元；

一解碣器，用以回應一時脈信號及一位址信.號，而 接收一位址資訊，並將該位址資訊解碼，以便選擇一用 來窝入一記憶單元之字線，其中，該解碼器回應具有上 升緣及下降緣之時脈信號，因而該解碼器回應該上升 緣，而開始解碼，並回應該下降緣，而停止解碼；以及 一鎖存電路，用以回應該時脈信號而將該字線信號 提供給所選擇之H以便以該記料元，並於完成 寫A該記憶單元時’自該所選擇之字線撤除該字線信 號，其中，該鎖存電路係回應該下降緣及一寫入起動信 號，而在所選料H赫該字線錢H寫入該 記憶單7D，且該鎖存電路回應一第二上升緣 而自該所 92363修正本 24 1310192 第92117214號專利申請奉 、e (98 年 3 月 25 日') 逛擇的子線解除該字線信號的鎖存。 11 ·如申凊專利範圍第1 〇項之記憶體系統，其中： 該鎖存電路包含將字線信號提供給所選擇的字線 之電路，用以讀取該記憶單元，並於完成對該記憶單元 的讀取時’自該所環擇之字線撤除該字線信號。. 12. 如申請專利範圍第1〇項之記憶體系統，其中該 回應具有該上升緣及下·降緣之該時脈信號，因而該^碼 器回應該上升緣，而開始解碼，並回應讓下降緣，而停 止解碼，且該記憶體系統包含： 連接到該等位元線之感測器電路，用以回應該下降緣及 一讀取起動信號，而自該等記憶單元讀取資料。 13. 如申請專利範圍第1〇項之記憶體系統，包含： 時脈產生态’用以提供該時脈信號，該時脈信號 具有該上升緣及下降緣，其中： 該解碼益回應該上升緣之開始，而開始解碼，並回 應該下降緣之開始，而停止解碼；以及 讓鎖存電路回應該下降緣之中點及一寫入起動信 號’而鎖存所選擇字線上的字線信號，以便寫入該記憶 單元’且該鎖存電路回應該第二上升緣之中點，而自該 所選擇的字線解除該字線信號之鎖存。 14. 一種記憶體系統，包括： 用來存放資料之若干記憶單元； 若干位元線’用以將資'料寫入該等記憶.單元，並自 該等記憶單元讀取資料； 25 92363修正本 131:0192 (98年3月25曰) 連接到該等記憶單元之若干字線，用以回應若干字 線信號.，而使該等位元線將資料寫人該等記憶單元； 連接到該等子線之-解喝器，用以回應—時脈信號 及一位址信號，而接收-位址資訊，並將該位址資訊解 碼，以便選擇-用來寫人1憶單元之字線；以及 連接到該解碼器及該H鎖存電路，該鎖存電路 具有第-閘，用以回應該時脈信號而提供—字線信號， 且該鎖存電路具有連接到該第一閘及該字線之第二.u 閘’該第二閘係回應—寫人起動信號及該字線信號.，而 將一信號提供給該第一閘。 15. 如申請專利範圍第14項之記憶體系統，其中： 該第一閘是一“或，，_“及，，反相，，開；以及 談第.二閘是一’'反及"閘。 16. 如申請專利範圍第14項之記憶體系統，包含： 連接烕接收該時脈信號及一開始寫入信號之寫入 起動電路’用以回應該時脈信號而提供該.寫入起動传 號。 〇 I7.如申請專利範圍第M項之記憶‘體系統，包含： 連接到該等位元線之感測器電路，用以回應—讀取 起動#號’而自該等記憶單元讀取資料；以及 連接到該感測器電路之讀取起動電路，用以接收該 時脈信號，並回應一開始讀取信號及該時脈信號，而提 供該讀取起動信號。 is.如申請專利範圍第14項之記憶體系統，包含： 92363修正本 26 1310192 第92117214號專利申請案 (98年3月25曰) 用來提供該時脈信號之一時脈產生器，而該時脈信 號是在每一週期中具有一上升緣及一下降緣之一週斯 性信號。 27 92363修正本