TWI533135B - 記憶體存取方法、記憶體存取控制方法、記憶體裝置與記憶體控制器 - Google Patents

Description

記憶體存取方法、記憶體存取控制方法、記憶體裝置與記憶體控制器

本發明係有關於記憶體裝置，且特別有關於偽靜態隨機存取記憶體(Pseudo Static Random Access Memory，PSRAM)。

記憶體為例如筆記型電腦、平板電腦、智慧型手機等電子裝置的重要部件之一，可依照電源關閉後是否還能保存資料而區分為動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)以及靜態隨機存取記憶體(Static Random Access Memory，SRAM)。DRAM具有面積小、價格低等優點，但在操作上必須時常更新(refresh)以防止資料因漏電流而遺失，因此DRAM也有存取速度及消耗功率方面的問題。另一方面，SRAM在操作上不需時常更新，具有存取速度可高速化及低消耗功率等優點，但由於通常一個SRAM單元係由6個電晶體所構成，因此會有高積體化困難及高價格等缺失。

偽靜態隨機存取記憶體(Pseudo Static Random Access Memory，PSRAM)為具有內建更新電路以及位址控制電 路的動態隨機存取記憶體，運作時看起來與SRAM類似。在一些PSRAM中，為了節省接腳(pin)數，會將位址資訊和存取資料多工至相同接腳，也就是說，輸出入資料與位址輸入的某些位元共用匯流排。第1圖所示為具有位址/資料多工匯流排(Multiplexed address/data bus)之PSRAM的讀出(read)操作時序圖，此圖以一大小為32Mb且具有16位元之位址/資料多工匯流排的PSRAM為例。在此PSRAM中，資料D和位址資訊ADD的較低位元(位元0~15)透過位址/資料多工匯流排傳輸，如位址/資料多工匯流排訊號A/DQ[15：0]所示，而位址資訊ADD的較高位元(位元16~20)透過位址匯流排傳輸，如位址匯流排訊號A[20：16]所示。在讀出操作中，位址資訊ADD被輸入至位址/資料多工匯流排以及位址匯流排，在寫入致能訊號WE#不被致能且鎖存致能訊號LE#被致能時，位址資訊ADD被鎖存(latch)。在特定的存取時間之後，一個字元大小的資料D從位址/資料多工匯流排輸出。第2圖所示為與第1圖相同之PSRAM的叢發讀出(burst read)操作時序圖。第2圖所示為4個字元的叢發讀出。在叢發讀出操作中，位址資訊ADD被輸入至位址/資料多工匯流排以及位址匯流排，在寫入致能訊號WE#不被致能且鎖存致能訊號LE#被致能時，根據第一個時脈訊號CLK上升邊緣鎖存位址資訊ADD。經過一些等待週期(例如3至8個時脈週期)之後，字元資料D[0]~D[3]在輸出致能訊號OE#為低位階時從位址/資料多工匯流排連續輸出。

一般而言，在PSRAM的連續頁面讀出操作中，每個頁面讀出週期中會先傳送讀出頁面的指令，例如輸入欲讀出 頁面的位址資訊，接著讀出頁面資料，以此類推直到連續頁面讀出結束。然而在此種連續頁面讀出的操作中會有很多等待週期(wait cycle)，例如每個頁面讀出週期中都會有第2圖所示之位址/資料多工匯流排訊號A/DQ[15：0]上位址資訊ADD與資料D[0]之間的等待週期，因此會降低資料讀出速率。同樣地，在PSRAM的連續頁面寫入操作中也可能會出現一些等待週期，降低資料寫入速率。尤其當PSRAM進行其內建的更新操作時，為了避免更新操作與讀出/寫入操作發生衝突，此時的等待週期可能會較長。綜上所述，PSRAM進行存取(讀出/寫入)操作時不必要的等待週期會影響資料存取速率。

為減少不必要的等待週期以改善上述PSRAM的資料存取速率，本發明利用傳輸高位元位址訊號的位址輸入匯流排傳輸進階存取訊號，使記憶體裝置根據進階存取訊號進行進階存取操作，因此可連續存取資料，提昇資料存取速率，並具有更多元的存取模式。

本發明一實施例提供一種記憶體存取方法，適用於耦接至一位址/資料多工匯流排與一位址匯流排的一記憶體裝置，該記憶體裝置包括一記憶體陣列，其中該記憶體存取方法包括：透過該位址/資料多工匯流排接收一位址資訊之低位元位址訊號並透過該位址匯流排接收該位址資訊之高位元位址訊號；透過該位址匯流排接收一進階存取訊號；以及根據該位址資訊以及該進階存取訊號，對該記憶體陣列進行一存取操作以存取資料，並透過該位址/資料多工匯流排接收/傳送該資 料。

本發明另一實施例提供一種記憶體存取控制方法，用於控制耦接至一位址/資料多工匯流排與一位址匯流排的一記憶體裝置的存取操作，該記憶體裝置包括一記憶體陣列，其中該記憶體存取控制方法包括：透過該位址/資料多工匯流排傳送一位址資訊之低位元位址訊號並透過該位址匯流排傳送該位址資訊之高位元位址訊號至該記憶體裝置；透過該位址匯流排傳送一進階存取訊號至該記憶體裝置；以及控制該記憶體裝置，使該記憶體裝置根據該位址資訊以及該進階存取訊號進行一存取操作以存取資料，並藉由該位址/資料多工匯流排從該記憶體裝置接收該資料或傳送該資料至該記憶體裝置。

本發明另一實施例提供一種記憶體裝置，耦接至一位址/資料多工匯流排與一位址匯流排，包括：一記憶體核心，包括一記憶體陣列；一輸入端子，耦接至該位址匯流排和該記憶體核心，透過該位址匯流排接收一位址資訊之高位元位址訊號以及一進階存取訊號；一輸入/輸出電路和緩衝器，耦接至該位址/資料多工匯流排和該記憶體核心，透過該位址/資料多工匯流排接收該位址資訊之低位元位址訊號，並透過該位址/資料多工匯流排接收/傳送資料；一控制邏輯，耦接至該記憶體核心以及該輸入/輸出電路和緩衝器，接收複數個控制訊號，根據該等控制訊號控制該記憶體核心，使該記憶體核心根據該位址資訊以及該進階存取訊號，對該記憶體陣列進行一存取操作以存取資料。

本發明再一實施例提供一種記憶體控制器，接收一存取指令，並根據該存取指令產生複數個控制訊號至耦接至一位址/資料多工匯流排與一位址匯流排的一記憶體裝置，以控制該記憶體裝置的存取操作，該記憶體裝置包括一記憶體陣列，其中該記憶體控制器包括：一輸入/輸出單元，耦接至該位址/資料多工匯流排，將從該存取指令擷取出的一位址資訊的低位元位址訊號透過該位址/資料多工匯流排傳送至該記憶體裝置，並透過該位址/資料多工匯流排接收/傳送資料；一輸出單元，耦接至該位址匯流排，將該位址資訊之高位元位址訊號以及一進階存取訊號透過該位址匯流排傳送至該記憶體裝置；以及一存取控制邏輯，耦接至該輸入/輸出單元以及該輸入單元，根據該存取指令控制該輸入/輸出單元以及該輸入單元，並控制該等控制訊號之一鎖存致能訊號，使該記憶體裝置根據該位址資訊以及該進階存取訊號進行一存取操作以存取資料。

80‧‧‧記憶體裝置

82‧‧‧記憶體核心

800‧‧‧記憶體陣列

810‧‧‧控制邏輯

820‧‧‧位址解碼邏輯

830‧‧‧更新組態暫存器

840‧‧‧匯流排組態暫存器

850‧‧‧輸入/輸出電路和緩衝器

900‧‧‧記憶體控制器

910‧‧‧輸入/輸出單元

911、912‧‧‧多工器

920‧‧‧輸出單元

921‧‧‧輸入輸出緩衝器

922‧‧‧輸出緩衝器

923、961‧‧‧緩衝器

930‧‧‧平行至串列轉換邏輯

940‧‧‧進階存取控制邏輯

950‧‧‧及閘

962、963‧‧‧三態緩衝器

A[20：16]‧‧‧位址匯流排訊號

A/DQ[15：0]、A/DQ[15：8]、A/DQ[7：0]‧‧‧位址/資料多工匯流排訊號

ADAC‧‧‧進階存取訊號

ADD‧‧‧位址資訊

ADD[15：0]‧‧‧低位元位址訊號

ADD[20：16]‧‧‧高位元位址訊號

CE#‧‧‧晶片致能訊號

CLK‧‧‧時脈訊號

D、D[0]、...、D[3]、P[0]D[0]、...、P[1]D[3]‧‧‧字元資料

D[15：0]‧‧‧寫入資料

High-Z‧‧‧高阻抗訊號

LB#/UB#‧‧‧低位元組致能訊號/高位元組致能訊號

LE#‧‧‧鎖存致能訊號

O_LE#‧‧‧原始鎖存致能訊號

OE#‧‧‧輸出致能訊號

OPT‧‧‧模式參數

PCNT‧‧‧頁面計數值

Q[15：0]‧‧‧讀出資料

R_ADD[20：0]‧‧‧位址訊號

SEL1、SEL2、SEL3‧‧‧選擇訊號

TE#1、TE#2‧‧‧三態致能訊號

WAIT‧‧‧等待訊號

WE#‧‧‧寫入致能訊號

WRAP‧‧‧順序參數

第1圖所示為習知的PSRAM的讀出操作時序圖；第2圖所示為習知的PSRAM的叢發讀出操作時序圖；第3圖所示為根據本發明一實施例之PSRAM的連續字元讀出操作的時序圖；第4圖所示為根據本發明一實施例之PSRAM的連續頁面讀出操作的時序圖；第5圖所示為根據本發明另一實施例之PSRAM的進階讀出 操作的時序圖；第6圖所示為根據本發明一實施例之PSRAM的連續字元寫入操作的時序圖；第7圖所示為根據本發明一實施例之PSRAM的進階寫入操作的時序圖；第8圖所示為根據本發明一實施例之PSRAM的示意圖；第9圖所示為根據本發明一實施例之記憶體控制器的示意圖。

以下說明是本發明的實施例。其目的是要舉例說明本發明一般性的原則，不應視為本發明之限制，本發明之範圍當以申請專利範圍所界定者為準。

本發明一實施例提供一種記憶體存取方法，適用於耦接至一位址/資料多工匯流排與一位址匯流排的一記憶體裝置，且記憶體裝置包括一記憶體陣列。在本揭露中，記憶體裝置為一偽靜態隨機存取記憶體(Pseudo Static Random Access Memory，PSRAM)裝置。在此記憶體存取方法中，記憶體裝置透過位址/資料多工匯流排接收位址資訊的低位元位址訊號並透過位址匯流排接收位址資訊的高位元位址訊號，還透過該位址匯流排接收進階存取訊號。接著根據位址資訊以及進階存取訊號對記憶體裝置的記憶體陣列進行存取操作以存取資料，並藉由位址/資料多工匯流接收/傳送存取資料。以下參照第3~7圖說明本發明之記憶體存取方法。

第3圖所示為根據本發明一實施例之PSRAM的連 續字元讀出操作的時序圖。PSRAM耦接至一位址/資料多工匯流排與一位址匯流排。在本揭露中，當晶片致能訊號CE#被致能時，也就是當晶片致能訊號為低位階時，啟動PSRAM，而當晶片致能訊號CE#為高位階時，PSRAM不啟動並進入待機模式或深度關機(deep power down)模式。且在本揭露中，當低位元組致能訊號/高位元組致能訊號LB#/UB#為低位階時，致能位址/資料多工匯流排，以輸入或輸出訊號。

如第3圖所示，記憶體透過位址/資料多工匯流排接收位址資訊ADD的低位元(low-order bit)位址訊號，並透過位址匯流排接收位址資訊ADD的高位元(high-order bit)位址訊號。在第3圖的例子中，位址資訊ADD具有21位元，位址/資料多工匯流排具有16位元，且位址匯流排具有5位元，因此位址資訊ADD中的0~15低位元由位址/資料多工匯流排傳送，如第3圖中位址/資料多工匯流排訊號A/DQ[15：0]上的位址資訊ADD所示，而位址資訊ADD中的16~20高位元由位址匯流排傳送，如第3圖中位址匯流排訊號A[20：16]上的位址資訊ADD所示。在寫入致能訊號WE#不被致能(致能訊號WE#為高位階)且鎖存致能訊號LE#被致能(鎖存致能訊號LE#為低位階)時，位址/資料多工匯流排上的低位元位址訊號和位址匯流排上的高位元位址訊號被鎖存(latch)，也就是說，PSRAM擷取位址資訊ADD。在擷取位址資訊ADD之後，根據位址資訊ADD，從PSRAM之記憶體陣列中與位址資訊ADD相符的記憶位置讀出一字元資料D[0]。當致能訊號LE#再次被致能時，則擷取透過位址匯流排所輸入的進階存取訊號。在此例子中，進階存取訊號包括 字元計數值WCNT。然後，PSRAM根據所擷取的字元計數值WCNT，從記憶體陣列再連續讀出其位址連續接續於字元資料D[0]之後的字元資料D[1]、D[2]和D[3]，其中字元計數值WCNT用來指示再讀出的字元資料數目，也就是說，在此例子中字元計數值WCNT為3，因此在讀出字元資料D[0]後會再接續讀出3個字元資料D[1]、D[2]和D[3]，且字元資料D[0]~D[3]的位址為連續。當輸出致能訊號OE#被致能(輸出致能訊號OE#為低位階)時，透過位址/資料多工匯流排連續輸出字元資料D[0]~D[3]。綜上所述，相較於第1圖所示之讀出操作，本實施例之PSRAM可根據用來傳送高位元位址訊號之位址匯流排所傳送的進階存取訊號進行連續字元讀出，節省字元邊界上不必要的等待時間。

第4圖所示為根據本發明一實施例之PSRAM的連續頁面讀出操作的時序圖。PSRAM耦接至一位址/資料多工匯流排與一位址匯流排。與第3圖相似，當進行連續頁面讀出操作時，記憶體透過位址/資料多工匯流排接收位址資訊ADD的低位元位址訊號，並透過位址匯流排接收位址資訊ADD的高位元位址訊號。在此例子中，藉由位址匯流排輸入至PSRAM的進階存取訊號包括頁面計數值PCNT以及至少一順序參數WRAP。當鎖存致能訊號LE#被致能時，根據鎖存致能訊號LE#被致能的第一致能期間中時脈訊號CLK的第一觸發(trigger)擷取位址資訊ADD，也就是鎖存透過位址/資料多工匯流排輸入的低位元位址訊號以及鎖存透過位址匯流排輸入的高位元位址訊號，並根據此第一致能期間中時脈訊號CLK的第二觸發擷 取頁面計數值PCNT。在本揭露中，時脈訊號CLK為上升邊緣(rising edge)觸發。當擷取位址資訊ADD時，若寫入致能訊號WE#不被致能(寫入致能訊號WE#為高位階)，則代表存取操作為讀出操作。接著，根據位址資訊ADD，從PSRAM之記憶體陣列中與位址資訊ADD相符的記憶位置讀出頁面P[0]的資料，也就是字元資料P[0]D[0]~P[0]D[3]，其中頁面P[0]的字元資料P[0]D[0]~P[0]D[3]被讀出的順序依據PSRAM的預設順序(例如依序為字元0、1、2、3)進行。在此例子中，一頁面(page)包括4個字元(word)，此僅為示例用，並非用以限制本發明。然後，根據頁面計數值PCNT，從記憶體陣列再讀出其位址連續接續於頁面P[0]之後的至少一頁面的資料，其中該至少一頁面的數目等於頁面計數值PCNT。舉例而言，在此例子中頁面計數值PCNT為1，因此會從記憶體陣列再讀出位址接續於頁面P[0]之後的頁面P[1]的資料，也就是字元資料P[1]D[0]~P[1]D[3]。對於根據頁面計數值PCNT進行的頁面P[0]以外的至少一頁面的讀出操作而言，每個頁面讀出操作中的字元讀出順序係根據每個頁面開始被讀出前至少1個時脈週期時，鎖存致能訊號LE#再次被致能期間中根據時脈訊號CLK之觸發所擷取的順序參數。舉例而言，如第4圖所示，頁面P[1]的字元資料P[1]D[0]~P[1]D[3]的讀出順序係根據在鎖存致能訊號LE#第二致能期間中根據時脈訊號CLK之觸發所擷取的順序參數WRAP，且順序參數WRAP在頁面P[1]開始被讀出前至少1個時脈週期時被擷取。例如，若順序參數WRAP之值為第一值，則字元讀出順序依序為字元0、1、2、3，若順序參數WRAP之值 為第二值，則字元讀出順序依序為字元1、2、3、0，以此類推。若在該至少一頁面其中某一頁面被讀出之前並未擷取到對應的順序參數WRAP，則該頁面的字元讀出順序可根據預設順序或是前一頁面的字元讀出順序。最後，記憶體透過位址/資料多工匯流排連續輸出所有讀出頁面的字元資料，例如第4圖所示的P[0]D[0]~P[0]D[3]和P[1]D[0]~P[1]D[3]。

第5圖所示為根據本發明另一實施例之PSRAM的進階讀出操作的時序圖。第5圖之實施例與第4圖之實施例的差異在於進階存取訊號更包括一模式參數OPT。如上所述，記憶體透過位址/資料多工匯流排接收位址資訊ADD的低位元位址訊號，並透過位址匯流排接收位址資訊ADD的高位元位址訊號。在此例子中，透過位址匯流排輸入的進階存取訊號包括頁面計數值PCNT、模式參數OPT以及至少一順序參數WRAP。在鎖存致能訊號LE#被致能的第一致能期間根據時脈訊號CLK的第一觸發擷取位址資訊ADD，並在此第一致能期間中根據時脈訊號CLK的第二觸發擷取頁面計數值PCNT。當擷取位址資訊ADD時，若寫入致能訊號WE#不被致能，則代表存取操作為讀出操作。接著，根據位址資訊ADD，從PSRAM之記憶體陣列中與位址資訊ADD相符的記憶位置讀出頁面P[0]的資料，也就是字元資料P[0]D[0]~P[0]D[3]，其中頁面P[0]的字元資料P[0]D[0]~P[0]D[3]被讀出的順序依據PSRAM的預設順序進行。PSRAM可根據頁面計數值PCNT從記憶體陣列再讀出頁面P[0]以外的至少一頁面的資料，其中該至少一頁面的數目與頁面計數值PCNT相符。在該至少一頁面開始被讀出前至少一個 時脈週期時，在鎖存致能訊號LE#的第二致能期間(例如在擷取位址資訊ADD以及頁面計數值PCNT之致能期間之後的另一致能期間)，根據時脈訊號CLK的觸發擷取模式參數OPT。模式參數OPT用來決定進階存取操作的模式。若模式參數OPT為第一值(例如為0)，代表待讀出之至少一頁面的位址為連續接續於頁面P[0]之後，也就是如第4圖所示的連續頁面讀出操作，換句話說，第4圖之連續頁面讀出操作為第5圖所示之進階讀出操作的一個特例(OPT為第一值)。

若模式參數為第二值(例如為1)，則待讀出之至少一頁面中每個頁面的位址係根據透過位址匯流排輸入的位址資訊決定，且每個頁面的位址資訊係在該頁面被讀出前至少一個時脈週期時，於鎖存致能訊號LE#的致能期間(例如第三致能期間)根據時脈訊號CLK之觸發從位址匯流排擷取。因此，該至少一頁面可為位址不連續的頁面。舉例而言，若想要連續讀出頁面P[0]和P[3]的資料，首先P[0]之位址資訊ADD的低位元位址訊號與高位元位址訊號分別被輸入至位址/資料匯流排與位址匯流排，在鎖存致能訊號LE#的第一致能期間根據時脈訊號CLK的第一觸發擷取位址資訊ADD，並在鎖存致能訊號LE#的第一致能期間根據時脈訊號CLK的第二觸發擷取頁面計數值PCNT，其中頁面計數值PCNT為1。接著根據位址資訊ADD從記憶體陣列中讀出頁面P[0]的字元資料P[0]D[0]~P[0]D[3]。由於所擷取的頁面計數值PCNT為1，代表在頁面P[0]之後還有一個頁面待讀出。在此頁面開始被讀出前至少1個時脈週期時，於鎖存致能訊號LE#的第二致能期間根據時脈訊號CLK之觸發 擷取模式參數OPT，其中模式參數OPT為第二值，代表此頁面的位址不是連續接續於頁面P[0]之後，必須進一步根據位址匯流排所傳送的位址資訊得知此頁面的位址。並且，在此頁面開始被讀出前至少1個時脈週期時，於鎖存致能訊號LE#的第三致能期間根據時脈訊號CLK之觸發擷取此頁面的位址資訊，在此例子中為頁面P[3]的位址資訊，因此，PSRAM根據頁面P[3]的位址資訊從記憶體陣列中讀出頁面P[3]的資料。舉例而言，第5圖之例子中位址資訊具有21位元，而位址匯流排具有5位元，因此透過位址匯流排傳輸的完整位址資訊需要5個訊號脈衝，也就是說，需要經過5個脈衝週期才能完整擷取頁面P[3]的位址資訊，而此位址資訊必須在頁面P[3]開始被讀出前至少一個時脈週期時被擷取完畢。並且，在頁面P[3]開始被讀出前至少1個時脈週期時，於鎖存致能訊號LE#的致能期間根據時脈訊號CLK的觸發擷取對應至頁面P[3]的順序參數WRAP，以決定頁面P[3]的字元讀出順序。最後，記憶體透過位址/資料多工匯流排連續輸出所有頁面P[0]和P[3]的字元資料。綜上所述，在此情況中，即使頁面位址不連續，還是可以進行連續頁面讀出。

若模式參數為第三值(例如為2)，則在此進階讀出操作完成之前暫停(pending)執行所有的更新操作，以避免進階讀出操作與更新操作發生衝突(collision)。若模式參數為第四值(例如為3)，代表有緊急的更新操作欲插入，則先執行此更新操作，並在此更新操作完成之前暫停原本正在進行的進階讀出操作。

PSRAM的連續字元寫入操作、連續頁面寫入操作 以及進階寫入操作與上述之連續字元讀出操作、連續頁面讀出操作以及進階讀出操作相似，主要差異為在寫入操作中，寫入致能訊號WE#會被致能，且輸出致能訊號OE#不被致能。

第6圖所示為根據本發明一實施例之PSRAM的連續字元寫入操作的時序圖。PSRAM耦接至一位址/資料多工匯流排與一位址匯流排。記憶體透過位址/資料多工匯流排接收位址資訊ADD的低位元位址訊號，並透過位址匯流排接收位址資訊ADD的高位元位址訊號。在鎖存致能訊號LE#被致能時擷取位址資訊ADD，由於在擷取位址資訊ADD之後寫入致能訊號WE#被致能，因此存取操作為寫入操作，PSRAM根據位址資訊ADD將透過位址/資料多工匯流排輸入的字元資料D[0]寫入至記憶體陣列中與位址資訊ADD相符的記憶位置。當致能訊號LE#再次被致能時，則擷取透過位址匯流排所輸入的進階存取訊號。在此例子中，進階存取訊號包括字元計數值WCNT。然後，PSRAM根據所擷取的字元計數值WCNT，將透過位址/資料多工匯流排輸入的字元資料D[1]~D[2]接續於字元資料D[0]之後寫入至記憶體陣列，其中字元計數值WCNT用來指示字元資料D[0]以外再寫入的字元資料數目，也就是說，在此例子中字元計數值WCNT為2。在本揭露中，於寫入操作的情況下，輸出致能訊號OE#不被致能。

第7圖所示為根據本發明一實施例之PSRAM的進階寫入操作的時序圖。記憶體透過位址/資料多工匯流排接收位址資訊ADD的低位元位址訊號，並透過位址匯流排接收位址資訊ADD的高位元位址訊號。在此例子中，透過位址匯流排輸 入的進階存取訊號包括頁面計數值PCNT、模式參數OPT以及至少一順序參數WRAP。在鎖存致能訊號LE#被致能的第一致能期間根據時脈訊號CLK的第一觸發擷取位址資訊ADD，並在此第一致能期間中根據時脈訊號CLK的第二觸發擷取頁面計數值PCNT。當擷取位址資訊ADD時，若寫入致能訊號WE#被致能(寫入致能訊號WE#為低位階)，則代表存取操作為寫入操作。接著，根據位址資訊ADD，將透過位址/資料多工匯流排輸入的頁面P[0]的字元資料P[0]D[0]~P[0]D[3]依據預設的字元寫入順序(例如依序為字元0、1、2、3)寫入至記憶體陣列中與位址資訊ADD相符的記憶位置。接著，PSRAM可根據頁面計數值PCNT，將透過位址/資料多工匯流排輸入的頁面P[0]以外的至少一頁面的資料寫入至記憶體陣列，其中該至少一頁面的數目與頁面計數值PCNT相符。在該至少一頁面開始被寫入前至少一個時脈週期時，在鎖存致能訊號LE#的第二致能期間，根據時脈訊號CLK的觸發擷取模式參數OPT。模式參數OPT用來決定進階存取操作的模式。若模式參數OPT為第一值(例如為0)，代表待寫入之至少一頁面的位址為連續接續於頁面P[0]之後。若模式參數為第二值(例如為1)，則待寫入之至少一頁面的位址係根據透過位址匯流排輸入的位址資訊決定，且每個頁面的位址資訊係在該頁面被讀出前至少一個時脈週期時，於鎖存致能訊號LE#的致能期間根據時脈訊號CLK之觸發從位址匯流排擷取。因此，該至少一頁面可為位址不連續的頁面。透過位址匯流排輸入每個該至少一頁面的位址資訊的操作與上述進階讀出操作類似，因此不再複述。上述至少一頁面之每一頁面 的字元寫入順序可根據順序參數WRAP決定。在每一頁面開始被寫入之前至少1個時脈週期時，於鎖存致能訊號LE#的致能期間根據時脈訊號CLK的觸發擷取上述順序參數WRAP，以根據所擷取的順序參數WRAP決定每一頁面的字元寫入順序。若模式參數為第三值(例如為2)，則在此進階寫入操作完成之前暫停執行所有的更新操作，以避免進階寫入操作與更新操作發生衝突。若模式參數為第四值(例如為3)，代表有緊急的更新操作欲插入，則先執行此更新操作，並在此更新操作完成之前暫停原本正在進行的進階寫入操作。PSRAM的連續頁面寫入操作與上述的連續頁面讀出操作類似，為進階寫入操作的一個特例(OPT為第一值)，因此不再複述。在第4、5、7圖所示之時序圖中，等待訊號WAIT用來避免讀出/寫入操作與更新操作之間的衝突。

綜上所述，本發明所提供的記憶體存取方法可節省位於字元邊界或是頁面邊界的不必要的等待週期，提昇資料存取速率，並具有更多元的存取模式。

須注意的是，上述數值，例如字元計數值WCNT、位址資訊的位元數、位址/資料多工匯流排的位元數、位址匯流排的位元數、每個頁面的字元數、頁面計數值PCNT等，僅為示例用，並非用以限制本發明。

第8圖所示為根據本發明一實施例之記憶體裝置80的示意圖。記憶體裝置80耦接至一位址/資料多工匯流排與一位址匯流排(未圖示)，包括記憶體核心82、控制邏輯810、輸入端子(未圖示)、輸入/輸出電路和緩衝器850。記憶體核心82 包括記憶體陣列800、位址解碼邏輯820、更新組態暫存器(Refresh Configuration Register)830以及匯流排組態暫存器(Bus Configuration Register)840。在本實施例中，記憶體裝置80為一偽靜態隨機存取記憶體裝置，而記憶體陣列800為一動態隨機存取記憶體陣列。

輸入端子耦接至位址匯流排和記憶體核心，透過位址匯流排接收位址匯流排訊號A[20：16]。如上述第3~7圖所示，位址匯流排訊號A[20：16]包括位址資訊之高位元位址訊號以及進階存取訊號，在進階讀出操作和進階寫入操作中模式參數為第二值的情況下，還可包括待存取頁面的位址資訊。輸入/輸出電路和緩衝器850耦接至位址/資料多工匯流排和記憶體核心，透過位址/資料多工匯流排輸入/輸出位址/資料多工匯流排訊號A/DQ[15：0]。如上述第3~7圖所示，位址/資料多工匯流排訊號A/DQ[15：0]包括位址資訊之低位元位址訊號以及讀出/寫入資料。

控制邏輯810耦接至記憶體核心和輸入/輸出電路和緩衝器850，接收複數個控制訊號，根據該等控制訊號控制記憶體核心以及輸入/輸出電路和緩衝器850，使記憶體裝置80進行上述之存取操作。該等控制訊號包括晶片致能訊號CE#、寫入致能訊號WE#、輸出致能訊號OE#、鎖存致能訊號LE#、控制暫存器致能訊號CRE、低位元組致能訊號LB#、高位元組致能訊號UB#、時脈訊號CLK等。控制邏輯810還輸出等待訊號WAIT至處理器。記憶體核心以及輸入/輸出電路和緩衝器850也根據時脈訊號CLK進行時序控制。透過控制邏輯810的控 制，記憶體核心根據位址資訊以及進階存取訊號，對記憶體陣列800進行一存取操作以存取資料。存取操作可包括上述之連續字元讀出操作、連續頁面讀出操作、進階讀出操作、連續字元寫入操作、連續頁面寫入操作和進階寫入操作。

在連續字元讀出操作和連續字元寫入操作中，進階存取訊號包括字元計數值，如上述之字元計數值WCNT。在鎖存致能訊號LE#的第一致能期間，控制邏輯810控制記憶體核心擷取位址資訊。在擷取位址資訊之後，若寫入致能訊號WE不被致能，則進行連續字元讀出操作，反之，若寫入致能訊號WE被致能，則進行連續字元寫入操作。在連續字元讀出操作中，記憶體核心根據位址資訊從記憶體陣列800讀出一字元資料，並於鎖存致能訊號LE#之第二致能期間擷取字元計數值，根據字元計數值從記憶體陣列800連續讀出接續於該字元資料之後的至少一字元資料，再透過輸入/輸出電路和緩衝器850將該字元資料以及該至少一字元資料連續輸出至該位址/資料多工匯流排。該至少一字元資料的數目等於該字元計數值。連續字元讀出操作的時序圖如第3圖所示。在連續字元寫入操作中，記憶體核心根據位址資訊，將輸入/輸出電路和緩衝器850所輸入的一字元資料寫入至記憶體陣列800，並於鎖存致能訊號LE#之第二致能期間擷取字元計數值，根據字元計數值，將輸入/輸出電路和緩衝器850所輸入的至少一字元資料接續於該字元資料之後連續寫入至記憶體陣列800。該至少一字元資料的數目等於該字元計數值。連續字元寫入操作的時序圖如第6圖所示。

在進階讀出操作和進階寫入操作中，進階存取訊號包括頁面計數值、模式參數以及至少一順序參數，例如上述之頁面計數值PCNT、模式參數OPT以及至少一順序參數WRAP。記憶體核心在鎖存致能訊號LE#之第一致能期間，根據時脈訊號CLK之第一觸發擷取位址資訊，並在該第一致能期間根據時脈訊號CLK之第二觸發擷取頁面計數值。若擷取位址資訊時寫入致能訊號WE#不被致能，則進行進階讀出操作，反之，若擷取位址資訊時寫入致能訊號WE#被致能，則進行進階寫入操作。在進階讀出操作中，記憶體核心根據所擷取的位址資訊，從記憶體陣列800讀出一頁面的資料，並根據該頁面計數值，從記憶體陣列800連續讀出至少一頁面的資料，再透過輸入/輸出電路和緩衝器850，藉由位址/資料多工匯流排連續輸出該頁面以及該至少一頁面的資料。在進階寫入操作中，記憶體核心根據所擷取的位址資訊，將位址/資料多工匯流排所輸入的一頁面的資料寫入至記憶體陣列800，並根據該頁面計數值，將位址/資料多工匯流排所傳輸的至少一頁面的資料連續寫入至記憶體陣列800。其中，該至少一頁面的數目等於該頁面計數值。在每一該至少一頁面的讀出或寫入中，其字元讀出或寫入順序係根據該至少一順序參數其中一順序參數。在每一該至少一頁面開始被讀出或寫入前至少一個時脈週期時，記憶體核心於鎖存致能訊號LE#之致能期間根據時脈訊號CLK之觸發擷取上述順序參數，以決定每一該至少一頁面的字元讀出或寫入順序。

另外，在一開始被讀出或寫入前至少一個時脈週 期時，記憶體核心於鎖存致能訊號LE#之第二致能期間，根據時脈訊號CLK之觸發擷取該模式參數。若該模式參數為第一值，則該至少一頁面的位址為連續接續於該頁面之後。若該模式參數為第二值，則在每一該至少一被讀出或寫入前至少一個時脈週期時，記憶體核心於鎖存致能訊號LE#之第三致能期間根據時脈訊號CLK之觸發從位址匯流排所擷取的目標位址即為每一該至少一頁面的位址。若該模式參數為第三值，則在進階讀出操作或進階寫入操作完成之前，控制邏輯810暫停記憶體核心的更新操作。若該模式參數為第四值，則在記憶體核心的更新操作完成之前，控制邏輯810暫停記憶體核心的進階讀出操作或進階寫入操作。

如上所述，連續頁面讀出操作為進階讀出操作中模式參數為第一值的特例，其時序圖如第4圖所示，因此不再複述。同樣地，連續頁面寫入操作為進階寫入操作中模式參數為第一值的特例，因此不再複述。

第9圖所示為根據本發明一實施例之記憶體控制器900的示意圖。記憶體控制器900可被整合在主處理器(host processor)中，也可以是外接至主處理器的記憶體介面的一部分。記憶體控制器900接受存取指令，並根據存取指令產生複數個控制訊號至耦接至一位址/資料多工匯流排與一位址匯流排的一記憶體裝置，例如第8圖之記憶體裝置80，以控制該記憶體裝置的存取操作。該等控制訊號可包括上述之晶片致能訊號CE#、寫入致能訊號WE#、輸出致能訊號OE#、鎖存致能訊號LE#、控制暫存器致能訊號CRE、低位元組致能訊號LB#、高 位元組致能訊號UB#、時脈訊號CLK等。記憶體控制器900可耦接至位址暫存器(未圖示)、資料暫存器(未圖示)和指令暫存器(未圖示)，包括輸入/輸出單元910、輸出單元920以及進階存取控制邏輯940。

輸入/輸出單元910耦接至位址/資料多工匯流排，用以透過位址/資料多工匯流排從記憶體裝置輸入位址/資料多工匯流排訊號A/DQ[15：0]或輸出位址/資料多工匯流排訊號A/DQ[15：0]至記憶體裝置。位址/資料多工匯流排訊號A/DQ[15：0]包括從存取指令擷取出的位址資訊ADD的低位元位址訊號ADD[15：0]以及讀出資料Q[15：0]/寫入資料D[15：0]。 輸入/輸出單元910包括多工器911和輸入輸出緩衝器921。輸入輸出緩衝器921包括緩衝器961和三態緩衝器(tri-state buffer)962。多工器911受進階存取控制邏輯940的選擇訊號SEL1控制而選擇性地輸出寫入資料D[15：0]或位址資訊ADD的低位元位址訊號ADD[15：0]。多工器911的輸出耦接至三態緩衝器962的輸入，三態緩衝器962受進階存取控制邏輯940的三態致能訊號TE1#控制，當三態致能訊號TE1#被致能時(三態致能訊號TE1#為低位階時)，三態緩衝器962輸出高阻抗訊號High-Z，例如在位址/資料多工匯流排從輸入切換至輸出或從輸出切換至輸入的期間，三態緩衝器962通常會輸出高阻抗訊號High-Z。當三態致能訊號TE1#不被致能時，其輸出多工器921的輸出訊號。

輸出單元920包括多工器912、輸出緩衝器922以及平行至串列轉換邏輯930。多工器912接收位址資訊ADD的高位 元位址訊號ADD[20：16]以及從存取指令擷取出的進階存取訊號ADAC，並透過平行至串列轉換邏輯930接收從存取指令擷取出的位址訊號R_ADD[20：0]。多工器912受進階存取控制邏輯940的選擇訊號SEL2和SEL3控制而選擇性地輸出位址資訊ADD的高位元位址訊號ADD[20：16]、進階存取訊號ADAC或位址訊號R_ADD[20：0]。輸出緩衝器922包括三態緩衝器963，其受進階存取控制邏輯940的三態致能訊號TE2#控制，選擇性地輸出多工器912的輸出訊號或是高阻抗訊號High-Z。

進階取控制邏輯940耦接至輸入/輸出單元910以及輸出單元920，根據存取指令控制輸入/輸出單元910以及輸出單元920，並控制鎖存致能訊號LE#，使記憶體裝置可根據位址資訊ADD以及進階存取訊號ADAC進行存取操作。其中進階存取控制邏輯940更輸出一鎖存致能控制訊號至及閘950，及閘950接收從存取指令擷取出的原始鎖存致能訊號O_LE#以及上述鎖存致能控制訊號以產生鎖存致能訊號LE#，並透過緩衝器923輸出至記憶體裝置。

須注意的是，第9圖之記憶體控制器900僅為示例，記憶體控制器900還可包括產生各控制訊號的訊號產生單元，例如時脈訊號產生單元等。

在記憶體控制器900的記憶體存取控制操作中，輸入/輸出單元910透過該位址/資料多工匯流排將位址資訊ADD的低位元位址訊號ADD[15：0]傳送至記憶體裝置，輸出單元920透過位址匯流排將位址資訊ADD的高位元位址訊號ADD[20：16]傳送至記憶體裝置。接著，輸出單元920更透過位址匯流排將 進階存取訊號ADAC傳送至記憶體裝置。記憶體裝置根據位址資訊ADD以及進階存取訊號ADAC進行存取操作以存取資料，且存取的資料係透過位址/資料多工匯流排在記憶體裝置與記憶體控制器900之間傳輸。

存取操作可包括上述之連續字元讀出操作、連續頁面讀出操作、進階讀出操作、連續字元寫入操作、連續字元頁面操作和進階寫入操作。在連續字元讀出操作和連續字元寫入操作的控制中，進階存取訊號ADAC包括字元計數值WCNT。進階存取控制邏輯940藉由控制鎖存致能控制訊號而於第一致能期間致能鎖存致能訊號LE#，使記憶體裝置在第一致能期間擷取位址資訊ADD。之後，若記憶體控制器900不致能寫入致能訊號WE#，則使記憶體裝置進行連續字元讀出操作，反之，若記憶體控制器900致能寫入致能訊號WE#，則使記憶體裝置進行連續字元寫入操作。在連續字元讀出操作的控制中，記憶體裝置根據位址資訊ADD從記憶體陣列中與位址資訊ADD相符的記憶位置讀出一字元資料。進階存取控制邏輯940於第二致能期間致能鎖存致能訊號LE#，使記憶體裝置在第二致能期間擷取字元計數值WCNT，然後記憶體裝置根據字元計數值WCNT從記憶體陣列連續讀出接續於該字元資料之後的至少一字元資料。記憶體控制器900致能輸出致能訊號OE#，使記憶體裝置透過位址/資料多工匯流排將該字元資料以及該至少一字元資料輸出至輸入/輸出單元910。在連續字元寫入操作的控制中，記憶體裝置根據位址資訊ADD將輸入/輸出單元920透過位址/資料多工匯流排傳送的一字元資料寫入至記憶體陣列 中與位址資訊ADD相符的記憶位置。進階存取控制邏輯940於第二致能期間致能鎖存致能訊號LE#，使記憶體裝置在第二致能期間擷取字元計數值WCNT，然後記憶體裝置根據字元計數值WCNT，將輸入/輸出單元910透過位址/資料多工匯流排傳送的至少一字元資料接續於該字元資料之後連續寫入至記憶體陣列。其中，上述至少一字元資料的數目等於字元計數值WCNT。

在進階讀出操作和進階寫入操作的控制中，進階存取訊號ADAC包括頁面計數值PCNT、模式參數OPT以及至少一順序參數WRAP。進階存取控制邏輯940於第一致能期間致能鎖存致能訊號LE#，使記憶體裝置在第一致能期間根據時脈訊號CLK的第一觸發擷取位址資訊ADD，並在第一致能期間根據時脈訊號CLK的第二觸發擷取擷取頁面計數值PCNT。在位址資訊ADD被擷取時，若記憶體控制器900不致能寫入致能訊號WE#，則使記憶體裝置進行進階讀出操作，反之，若記憶體控制器900致能寫入致能訊號WE#，則使記憶體裝置進行進階寫入操作。在進階讀出操作中，記憶體裝置根據位址資訊ADD，從記憶體陣列中與位址資訊ADD相符的記憶位置讀出一頁面的資料，並根據頁面計數值PCNT，再從記憶體陣列連續讀出至少一頁面的資料。記憶體控制器900致能輸出致能訊號OE#，使記憶體裝置透過位址/資料多工匯流排將該頁面以及該至少一頁面的資料輸出至輸入/輸出單元910。在進階寫入操作中，記憶體裝置根據位址資訊ADD，將輸入/輸出單元910透過位址/資料多工匯流排傳送的一頁面的資料寫入至記憶體陣列中與 位址資訊ADD相符的記憶位置，並根據頁面計數值PCNT，將輸入/輸出單元910透過位址/資料多工匯流排傳送的至少一頁面的資料連續寫入至記憶體陣列。在每一該至少一頁面的讀出或寫入中，其字元讀出或寫入順序係根據該至少一順序參數其中一順序參數，其中在每一該至少一頁面開始被讀出或寫入前至少一個時脈週期時，進階存取控制邏輯940致能鎖存致能訊號LE#以使記憶體裝置根據時脈訊號CLK之觸發擷取上述順序參數。

另外，在一開始被讀出或寫入前至少一個時脈週期時，進階存取控制邏輯940於第二致能期間致能鎖存致能訊號LE#，使記憶體裝置在第二致能期間根據時脈訊號CLK之觸發擷取模式參數OPT。若模式參數OPT為第一值，則該至少一頁面的位址為連續接續於該頁面之後。若模式參數OPT為第二值，則每一該至少一頁面的位址係根據記憶體裝置所擷取的位址訊號R_ADD[20：0]。在每一該至少一頁面被讀出或寫入前至少一個時脈週期時，進階存取控制邏輯940於第三致能期間致能鎖存致能訊號LE#，以使記憶體裝置在第三致能期間根據時脈訊號CLK之觸發擷取輸出單元920透過位址匯流排所傳送的位址訊號R_ADD[20：0]，以決定每一該至少一頁面的位址。若該模式參數為第三值，則在進階讀出操作或進階寫入操作完成之前，控制邏輯810暫停記憶體核心的更新操作。若該模式參數為第四值，則在記憶體核心的更新操作完成之前，控制邏輯810暫停記憶體核心的進階讀出操作或進階寫入操作。

如上所述，連續頁面讀出操作為進階讀出操作中 模式參數為第一值的特例，且連續頁面寫入操作為進階寫入操作中模式參數為第一值的特例，因此不再複述記憶體控制器900對於連續頁面讀出操作和連續頁面寫入操作的控制。

綜上所述，本發明之PSRAM透過位址/資料多工匯流排接收位址資訊之低位元位址訊號並透過位址匯流排接收位址資訊之高位元位址訊號，並更進一步透過位址匯流排的閒置期間接收進階存取訊號，以根據位址資訊以及進階存取訊號進行進階存取操作，藉此連續存取資料，提昇資料存取速率，並具有更多元的存取模式。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何本領域具有通常技術知識者，在不違背本發明精神和範圍的情況下，可做些許變動與替代，因此本發明之保護範圍當應視隨後所附之申請專利範圍所界定者為準。

A[20：16]‧‧‧位址匯流排訊號

A/DQ[15：0]‧‧‧位址/資料多工匯流排訊號

ADD‧‧‧位址資訊

CE#‧‧‧晶片致能訊號

D[0]、D[1]、D[2]、D[3]‧‧‧字元資料

LB#/UB#‧‧‧低位元組致能訊號/高位元組致能訊號

LE#‧‧‧鎖存致能訊號

OE#‧‧‧輸出致能訊號

WCNT‧‧‧字元計數值

WE#‧‧‧寫入致能訊號

Claims (21)

1. 一種記憶體存取方法，適用於耦接至一位址/資料多工匯流排與一位址匯流排的一記憶體裝置，該記憶體裝置包括一記憶體陣列，其中該記憶體存取方法包括：透過該位址/資料多工匯流排接收一位址資訊之低位元位址訊號並透過該位址匯流排接收該位址資訊之高位元位址訊號；透過該位址匯流排接收一進階存取訊號；以及根據該位址資訊以及該進階存取訊號，對該記憶體陣列進行一存取操作以存取資料，並透過該位址/資料多工匯流排接收/傳送該資料。
2. 如申請專利範圍第1項所述之記憶體存取方法，其中該進階存取訊號包括一字元計數值，該記憶體存取方法更包括：接收一鎖存致能訊號以及一寫入致能訊號；在該鎖存致能訊號之第一致能期間擷取該位址資訊之後，若該寫入致能訊號不被致能，則根據該位址資訊從該記憶體陣列讀出一字元資料，於該鎖存致能訊號之第二致能期間擷取該字元計數值，根據該字元計數值從該記憶體陣列連續讀出接續於該字元資料之後的至少一字元資料，並透過該位址/資料多工匯流排連續輸出該字元資料以及該至少一字元資料；若該寫入致能訊號被致能，則根據該位址資訊，將該位址/資料多工匯流排所傳送的一字元資料寫入至該記憶體陣列，於該鎖存致能訊號之第二致能期間擷取該字元計數 值，根據該字元計數值，將該位址/資料多工匯流排所傳送的至少一字元資料接續於該字元資料之後連續寫入至該記憶體陣列；其中該至少一字元資料的數目等於該字元計數值。
3. 如申請專利範圍第1項所述之記憶體存取方法，其中該進階存取訊號包括一頁面計數值，該記憶體存取方法更包括：接收一時脈訊號、一鎖存致能訊號以及一寫入致能訊號；在該鎖存致能訊號之第一致能期間，根據該時脈訊號之第一觸發擷取該位址資訊；在該第一致能期間，根據該時脈訊號之第二觸發擷取該頁面計數值；若該位址資訊被擷取時該寫入致能訊號不被致能，則根據該位址資訊，從該記憶體陣列讀出一頁面的資料，並根據該頁面計數值，從該記憶體陣列連續讀出至少一頁面的資料，再透過該位址/資料多工匯流排連續輸出該頁面以及該至少一頁面的資料；以及若該位址資訊被擷取時該寫入致能訊號被致能，則根據該位址資訊，將該位址/資料多工匯流排所傳送的一頁面的資料寫入至該記憶體陣列，並根據該頁面計數值，將該位址/資料多工匯流排所傳送的至少一頁面的資料連續寫入至該記憶體陣列；其中該至少一頁面的數目等於該頁面計數值。
4. 如申請專利範圍第3項所述之記憶體存取方法，其中該進階存取訊號包括一頁面計數值以及至少一順序參數，其中在每 一該至少一頁面的讀出或寫入中，其字元讀出或寫入順序係根據該至少一順序參數其中一順序參數確定，其中該至少一順序參數係在每一該至少一頁面開始被讀出或寫入前至少一個時脈週期時，於該鎖存致能訊號之致能期間根據該時脈訊號之觸發所擷取的。
5. 如申請專利範圍第4項所述之記憶體存取方法，其中該至少一頁面的位址為連續接續於該頁面之後。
6. 如申請專利範圍第4項所述之記憶體存取方法，其中該記憶體裝置具有更新功能，該進階存取訊號更包括一模式參數，該記憶體存取方法更包括：在該至少一頁面開始被讀出或寫入前至少一個時脈週期時，於該鎖存致能訊號之第二致能期間，根據該時脈訊號之觸發擷取該模式參數；若該模式參數為一第一值，則該至少一頁面的位址為連續接續於該頁面之後；若該模式參數為一第二值，則每一該至少一頁面的位址為每一該至少一頁面被讀出或寫入前至少一個時脈週期時，於該鎖存致能訊號之第三致能期間，根據該時脈訊號之觸發從該位址匯流排所擷取的目標位址；若該模式參數為一第三值，則在該存取操作完成之前暫停執行更新操作；以及若該模式參數為一第四值，則在更新操作完成之前暫停執行該存取操作。
7. 如申請專利範圍第1項所述之記憶體存取方法，其中該記憶 體裝置為一偽靜態隨機存取記憶體裝置。
8. 一種記憶體存取控制方法，用於控制耦接至一位址/資料多工匯流排與一位址匯流排的一記憶體裝置的存取操作，該記憶體裝置包括一記憶體陣列，其中該記憶體存取控制方法包括：透過該位址/資料多工匯流排傳送一位址資訊之低位元位址訊號並透過該位址匯流排傳送該位址資訊之高位元位址訊號至該記憶體裝置；透過該位址匯流排傳送一進階存取訊號至該記憶體裝置；以及控制該記憶體裝置，使該記憶體裝置根據該位址資訊以及該進階存取訊號進行一存取操作以存取資料，並藉由該位址/資料多工匯流排從該記憶體裝置接收該資料或傳送該資料至該記憶體裝置。
9. 如申請專利範圍第8項所述之記憶體存取控制方法，其中該進階存取訊號包括一字元計數值，該等控制訊號包括一鎖存致能訊號以及一寫入致能訊號，該記憶體存取控制方法更包括：於一第一致能期間致能該鎖存致能訊號以控制該記憶體裝置在該第一致能期間擷取該位址資訊之後：若不致能該寫入致能訊號，則控制該記憶體裝置根據該位址資訊從該記憶體陣列讀出一字元資料，並於一第二致能期間致能該鎖存致能訊號以控制該記憶體裝置在該第二致能期間擷取該字元計數值，使該記憶體裝置根據該字元計 數值從該記憶體陣列連續讀出接續於該字元資料之後的至少一字元資料，再控制該記憶體裝置透過該位址/資料多工匯流排連續輸出該字元資料以及該至少一字元資料；若致能該寫入致能訊號，則控制該記憶體裝置根據該位址資訊將該位址/資料多工匯流排所傳輸的一字元資料寫入至該記憶體陣列，並於一第二致能期間致能該鎖存致能訊號以控制該記憶體裝置擷取該字元計數值，使該記憶體裝置根據該字元計數值將該位址/資料多工匯流排所傳輸的至少一字元資料接續於該字元資料之後連續寫入至該記憶體陣列；其中該等字元資料的數目等於該字元計數值。
10. 如申請專利範圍第8項所述之記憶體存取控制方法，其中該進階存取訊號包括一頁面計數值，該等控制訊號包括一時脈訊號、一鎖存致能訊號以及一寫入致能訊號，該記憶體存取控制方法更包括：於一第一致能期間致能該鎖存致能訊號，以控制該記憶體裝置在該第一致能期間根據該時脈訊號之第一觸發擷取該位址資訊，並在該第一致能期間根據該時脈訊號之第二觸發擷取該頁面計數值；若該位址資訊被擷取時不致能該寫入致能訊號，則使該記憶體裝置根據該位址資訊，從該記憶體陣列讀出一頁面的資料，並根據該頁面計數值，從該記憶體陣列連續讀出至少一頁面的資料，再使該記憶體裝置透過該位址/資料多工匯流排連續輸出該頁面以及該至少一頁面的資料；以及 若該位址資訊被擷取時致能該寫入致能訊號，則使該記憶體裝置根據該位址資訊，將該位址/資料多工匯流排所傳送的一頁面的資料寫入至該記憶體陣列，並根據該頁面計數值，將該位址/資料多工匯流排所傳送的至少一頁面的資料連續寫入至該記憶體陣列；其中該至少一頁面的數目等於該頁面計數值。
11. 如申請專利範圍第10項所述之記憶體存取控制方法，其中該進階存取訊號更包括至少一順序參數，其中在每一該至少一頁面的讀出或寫入中，其字元讀出或寫入順序係根據該至少一順序參數其中一順序參數確定，其中該至少一順序參數係在每一該至少一頁面開始被讀出或寫入前至少一個時脈週期時，致能該鎖存致能訊號以使該記憶體裝置根據該時脈訊號之觸發所擷取的。
12. 如申請專利範圍第11項所述之記憶體存取控制方法，其中該至少一頁面的位址為連續接續於該頁面之後。
13. 如申請專利範圍第11項所述之記憶體存取控制方法，其中該記憶體裝置具有更新功能，該進階存取訊號更包括一模式參數，該記憶體存取控制方法更包括：在該至少一頁面開始被讀出或寫入前至少一個時脈週期時，於一第二致能期間致能該鎖存致能訊號，使該記憶體裝置在該第二致能期間根據該時脈訊號之觸發擷取該模式參數；若該模式參數為一第一值，則該至少一頁面的位址為連續接續於該頁面之後； 若該模式參數為一第二值，則每一該至少一頁面的位址為每一該至少一被讀出或寫入前至少一個時脈週期時，於一第三致能期間致能該鎖存致能訊號，使該記憶體裝置在該第三致能期間根據該時脈訊號之觸發所擷取的藉由該位址匯流排所傳送的目標位址；若該模式參數為一第三值，則在該記憶體裝置完成該存取操作之前控制該記憶體裝置暫停更新操作；以及若該模式參數為一第四值，則在該記憶體裝置的更新操作完成之前控制該記憶體裝置暫停該存取操作。
14. 如申請專利範圍第8項所述之記憶體記憶體存取控制方法，其中該記憶體裝置為一偽靜態隨機存取記憶體裝置。
15. 一種記憶體控制器，接收一存取指令，並根據該存取指令產生複數個控制訊號至耦接至一位址/資料多工匯流排與一位址匯流排的一記憶體裝置，以控制該記憶體裝置的存取操作，該記憶體裝置包括一記憶體陣列，其中該記憶體控制器包括：一輸入/輸出單元，耦接至該位址/資料多工匯流排，將從該存取指令擷取出的一位址資訊的低位元位址訊號透過該位址/資料多工匯流排傳送至該記憶體裝置，並透過該位址/資料多工匯流排接收/傳送資料；一輸出單元，耦接至該位址匯流排，將該位址資訊之高位元位址訊號以及一進階存取訊號透過該位址匯流排傳送至該記憶體裝置；以及一存取控制邏輯，耦接至該輸入/輸出單元以及該輸入單 元，根據該存取指令控制該輸入/輸出單元以及該輸入單元，並控制該等控制訊號之一鎖存致能訊號，使該記憶體裝置根據該位址資訊以及該進階存取訊號進行一存取操作以存取資料。
16. 如申請專利範圍第15項所述之記憶體控制器，其中該進階存取訊號包括一字元計數值，該等控制訊號更包括一寫入致能訊號，其中在該存取控制邏輯於一第一致能期間致能該鎖存致能訊號，以控制該記憶體裝置在該第一致能期間擷取該位址資訊之後：若該記憶體控制器不致能該寫入致能訊號，則控制該記憶體裝置根據該位址資訊從該記憶體陣列讀出一字元資料，該存取控制邏輯於一第二致能期間致能該鎖存致能訊號，以控制該記憶體裝置擷取該字元計數值，使該記憶體裝置根據該字元計數值從該記憶體陣列連續讀出接續於該字元資料之後的至少一字元資料，且該輸入/輸出單元透過該位址/資料多工匯流排連續接收該字元資料以及該至少一字元資料；若該記憶體控制器致能該寫入致能訊號，則控制該記憶體裝置根據該位址資訊，將該輸入/輸出單元透過該位址/資料多工匯流排傳送至該記憶體裝置的一字元資料寫入至該記憶體陣列，該存取控制邏輯於一第二致能期間致能該鎖存致能訊號，以控制該記憶體裝置擷取該字元計數值，使該記憶體裝置根據該字元計數值，將該輸入/輸出單元透過該位址/資料多工匯流排傳送至該記憶體裝置的至少一字元資 料接續於該字元資料之後連續寫入至該記憶體陣列；其中該等字元資料的數目等於該字元計數值。
17. 如申請專利範圍第15項所述之記憶體控制器，其中該進階存取訊號包括一頁面計數值，該等控制訊號更包括一時脈訊號以及一寫入致能訊號，其中該存取控制邏輯於一第一致能期間致能該鎖存致能訊號，以控制該記憶體裝置在該第一致能期間根據該時脈訊號之第一觸發擷取該位址資訊，並在該第一致能期間根據該時脈訊號之第二觸發擷取該頁面計數值，其中：若該位址資訊被擷取時該記憶體控制器不致能該寫入致能訊號，則使該記憶體裝置根據該位址資訊，從該記憶體陣列讀出一頁面的資料，並根據該頁面計數值，從該記憶體陣列連續讀出至少一頁面的資料，再使該記憶體裝置透過該位址/資料多工匯流排連續輸出該頁面以及該至少一頁面的資料至該輸入/輸出單元；若該位址資訊被擷取時該記憶體控制器致能該寫入致能訊號，則使該記憶體裝置根據該位址資訊，將該位址/資料多工匯流排所傳輸的一頁面的資料寫入至該記憶體陣列，並根據該頁面計數值，將該位址/資料多工匯流排所傳送的至少一頁面的資料連續寫入至該記憶體陣列；其中該至少一頁面的數目等於該頁面計數值。
18. 如申請專利範圍第17項所述之記憶體控制器，其中該進階存取訊號更包括至少一順序參數，其中在每一該至少一頁面的讀出或寫入中，其字元讀出或寫入順序係根據該至少一順 序參數其中一順序參數確定，其中該至少一順序參數係在每一該至少一頁面開始被讀出或寫入前至少一個時脈週期時，該存取控制邏輯致能該鎖存致能訊號以使該記憶體裝置根據該時脈訊號之觸發所擷取的。
19. 如申請專利範圍第18項所述之記憶體控制器，其中該至少一頁面的位址為連續接續於該頁面之後。
20. 如申請專利範圍第18項所述之記憶體控制器，其中該記憶體裝置具有更新功能，該進階存取訊號更包括一模式參數，其中在該至少一頁面開始被讀出或寫入前至少一個時脈週期時，該存取控制邏輯於一第二致能期間致能該鎖存致能訊號，使該記憶體裝置在該第二致能期間根據該時脈訊號之觸發擷取該模式參數；若該模式參數為一第一值，則該至少一頁面的位址為連續接續於該頁面之後；若該模式參數為一第二值，則每一該至少一頁面的位址為每一該至少一被讀出前至少一個時脈週期時，該存取控制邏輯於一第三致能期間致能該鎖存致能訊號以使該記憶體裝置根據該時脈訊號之觸發所擷取的藉由該位址匯流排所傳送的目標位址；若該模式參數為一第三值，則在該記憶體裝置完成該存取操作之前，該記憶體控制器控制該記憶體裝置暫停更新操作；以及若該模式參數為一第四值，則在該記憶體裝置的更新操作完成之前，該記憶體控制器控制該記憶體裝置暫停該存取 操作。
21. 如申請專利範圍第15項所述之記憶體控制器，其中該記憶體裝置為一偽靜態隨機存取記憶體裝置。