CN104064213B - 存储器存取方法、存储器存取控制方法及存储器控制器 - Google Patents

Abstract

本发明提供至少一种存储器存取方法、存储器存取控制方法及存储器控制器，其中一种存储器存取方法适用于耦接至地址与数据复用总线及地址总线且包括存储器阵列的存储器装置，该存储器存取方法包括：通过地址与数据复用总线接收地址信息的低位地址信号并通过地址总线接收地址信息的高位地址信号；通过地址总线接收高阶存取信号；以及根据地址信息以及高阶存取信号，对存储器阵列进行存取操作以存取数据，并通过地址与数据复用总线接收或传送数据。本发明可使存储器装置连续存取数据，提升数据存取速率，并具有更多元的存取模式。

Description

存储器存取方法、存储器存取控制方法及存储器控制器

技术领域

本发明是有关于存储器装置，更具体地，是有关于存储器存取方法、存储器存取控制方法及存储器控制器。

背景技术

存储器为例如笔记本电脑、平板计算机、智能手机等电子装置的重要部件之一，可依据电源关闭后是否还能保存数据而区分为动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)以及静态随机存取存储器(Static Random Access Memory，SRAM)。DRAM具有面积小、价格低等优点，但在操作上必须时常刷新(refresh)以防止数据因漏电流而丢失，因此DRAM也有存取速度及消耗功率方面的问题。另一方面，SRAM在操作上不需时常刷新，具有存取速度可高速化及低消耗功率等优点，但由于通常一个SRAM单元是由6个晶体管所构成，因此会有高集成度困难及高价格等缺点。

伪静态随机存取存储器(Pseudo Static Random Access Memory，PSRAM)为具有内建刷新电路以及地址控制电路的动态随机存取存储器，运作时与SRAM类似。在一些PSRAM中，为了节省接脚(pin)数，会将地址信息和存取数据复用至相同接脚，也就是说，输入输出数据与输入地址的某些位共享总线。图1所示为具有地址与数据复用总线(multiplexedaddress/data bus)的PSRAM的读取(read)操作时序图，该图以大小为32Mb且具有16位的地址与数据复用总线的PSRAM为例。在此PSRAM中，数据D和地址信息ADD的较低位(0～15位)通过地址与数据复用总线传输，如地址与数据复用总线信号A/DQ[15:0]所示，而地址信息ADD的较高位(16～20位)通过地址总线传输，如地址总线信号A[20:16]所示。在读取操作中，地址信息ADD被输入至地址与数据复用总线以及地址总线，在写入使能(enable)信号WE#不被使能且锁存使能信号LE#被使能时，地址信息ADD被锁存(latch)。在特定的存取时间之后，一个字(word)大小的数据D从地址与数据复用总线输出。图2所示为与图1相同的PSRAM的突发读取(burst read)操作时序图。图2所示为4个字的突发读取。在突发读取操作中，地址信息ADD被输入至地址与数据复用总线以及地址总线，在写入使能信号WE#不被使能且锁存使能信号LE#被使能时，根据第一个时钟信号CLK上升边缘锁存地址信息ADD。经过一些等待周期例如（3至8个时钟周期）之后，字数据D[0]～D[3]在输出使能信号OE#为低电平（如逻辑0）时从地址与数据复用总线连续输出。

一般而言，在PSRAM的连续页面(page)读取操作中，每个页面读取周期中会先传送读取页面的指令，例如输入待读取页面的地址信息，接着读取页面数据，以此类推直到连续页面读取结束。然而在这种连续页面读取的操作中会有很多等待周期(wait cycle)，例如每个页面读取周期中都会有图2所示的地址与数据复用总线信号A/DQ[15:0]上地址信息ADD与数据D[0]之间的等待周期，因此会降低数据读取速率。同样地，在PSRAM的连续页面写入操作中也可能会出现一些等待周期，降低数据写入速率。尤其当PSRAM进行其内建的刷新操作时，为了避免刷新操作与读取/写入操作发生冲突，此时的等待周期可能会较长。综上所述，PSRAM进行存取（读取/写入）操作时不必要的等待周期会影响数据存取速率。

发明内容

有鉴于此，本发明提供至少一种存储器存取方法、存储器存取控制方法及存储器控制器。

本发明一实施例提供一种存储器存取方法，适用于耦接至地址与数据复用总线与地址总线的存储器装置，该存储器装置包括存储器阵列，其中该存储器存取方法包括：通过该地址与数据复用总线接收地址信息的低位地址信号并通过该地址总线接收该地址信息的高位地址信号；通过该地址总线接收高阶存取信号；以及根据该地址信息以及该高阶存取信号，对该存储器阵列进行存取操作以存取数据，并通过该地址与数据复用总线接收/传送该数据。

本发明另一实施例提供一种存储器存取控制方法，用于控制耦接至地址与数据复用总线与地址总线的存储器装置的存取操作，该存储器装置包括存储器阵列，其中该存储器存取控制方法包括：通过该地址与数据复用总线传送地址信息的低位地址信号并通过该地址总线传送该地址信息的高位地址信号至该存储器装置；通过该地址总线传送高阶存取信号至该存储器装置；以及控制该存储器装置，使该存储器装置根据该地址信息以及该高阶存取信号进行存取操作以存取数据，并通过该地址与数据复用总线从该存储器装置接收该数据或传送该数据至该存储器装置。

本发明另一实施例提供一种存储器装置，耦接至地址与数据复用总线与地址总线，包括：存储器核心，包括存储器阵列；输入端子，耦接至该地址总线和该存储器核心，通过该地址总线接收地址信息的高位地址信号以及高阶存取信号；输入输出电路和缓冲器，耦接至该地址与数据复用总线和该存储器核心，通过该地址与数据复用总线接收该地址信息的低位地址信号，并通过该地址与数据复用总线接收/传送数据；控制逻辑，耦接至该存储器核心以及该输入输出电路和缓冲器，接收复数个控制信号，根据这些控制信号控制该存储器核心，使该存储器核心根据该地址信息以及该高阶存取信号，对该存储器阵列进行存取操作以存取数据。

本发明再一实施例提供一种存储器控制器，接收存取指令，并根据该存取指令产生复数个控制信号至耦接至地址与数据复用总线与地址总线的存储器装置，以控制该存储器装置的存取操作，该存储器装置包括存储器阵列，其中该存储器控制器包括：输入输出单元，耦接至该地址与数据复用总线，将从该存取指令取得的地址信息的低位地址信号通过该地址与数据复用总线传送至该存储器装置，并通过该地址与数据复用总线接收/传送数据；输出单元，耦接至该地址总线，将该地址信息的高位地址信号以及高阶存取信号通过该地址总线传送至该存储器装置；以及存取控制逻辑，耦接至该输入输出单元以及该输入单元，根据该存取指令控制该输入输出单元以及该输入单元，并控制这些控制信号的锁存使能信号，使该存储器装置根据该地址信息以及该高阶存取信号进行存取操作以存取数据。

本发明利用传输高位地址信号的地址输入总线传输高阶存取信号，使存储器装置根据高阶存取信号进行高阶存取操作，因此可连续存取数据，减少不必要的等待周期，提升数据存取速率，并具有更多元的存取模式。

附图说明

图1所示为现有的PSRAM的读取操作时序图。

图2所示为现有的PSRAM的突发读取操作时序图。

图3所示为根据本发明一实施例的PSRAM的连续字读取操作的时序图。

图4所示为根据本发明一实施例的PSRAM的连续页面读取操作的时序图。

图5所示为根据本发明另一实施例的PSRAM的高阶读取操作的时序图。

图6所示为根据本发明一实施例的PSRAM的连续字写入操作的时序图。

图7所示为根据本发明一实施例的PSRAM的高阶写入操作的时序图。

图8所示为根据本发明一实施例的PSRAM的示意图。

图9所示为根据本发明一实施例的存储器控制器的示意图。

具体实施方式

在说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。“大致”是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，基本达到所述技术效果。此外，“耦接”一词在此包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电性连接于该第二装置，或透过其它装置或连接手段间接地电性连接至该第二装置。说明书后续描述为实施本发明的较佳实施方式，然该描述乃以说明本发明的一般原则为目的，并非用以限定本发明的范围。本发明的保护范围当视所附的权利要求所界定者为准。

本发明一实施例提供一种存储器存取方法，适用于耦接至地址与数据复用总线与地址总线的存储器装置，且存储器装置包括存储器阵列。在本发明中，存储器装置为伪静态随机存取存储器(Pseudo Static Random Access Memory，PSRAM)装置。在此存储器存取方法中，存储器装置通过地址与数据复用总线接收地址信息的低位地址信号，并通过地址总线接收地址信息的高位地址信号，还通过该地址总线接收高阶存取信号。接着根据地址信息以及高阶存取信号对存储器装置的存储器阵列进行存取操作以存取数据，并通过地址与数据复用总线接收/传送存取数据。以下参照图3～7说明本发明的存储器存取方法。

图3所示为根据本发明一实施例的PSRAM的连续字读取操作的时序图。PSRAM耦接至一地址与数据复用总线及一地址总线。在本发明中，当芯片使能信号CE#被使能时，也就是当芯片使能信号为低电平时，启动PSRAM，而当芯片使能信号CE#为高电平（如逻辑1）时，PSRAM不启动并进入待机模式或深度关机(deep power down)模式。且在本发明中，当低字节(byte)使能信号/高字节使能信号LB#/UB#为低电平时，使能地址与数据复用总线，以输入或输出信号。

如图3所示，存储器通过地址与数据复用总线接收地址信息ADD的低位(low-orderbit)地址信号，并通过地址总线接收地址信息ADD的高位(high-order bit)地址信号。在图3的例子中，地址信息ADD具有21位，地址与数据复用总线具有16位，且地址总线具有5位，因此地址信息ADD中的低位0～15位由地址与数据复用总线传送，如图3中地址与数据复用总线信号A/DQ[15:0]上的地址信息ADD所示，而地址信息ADD中的高位16～20位由地址总线传送，如图3中地址总线信号A[20:16]上的地址信息ADD所示。在写入使能信号WE#不被使能（使能信号WE#为高电平）且锁存使能信号LE#被使能（锁存使能信号LE#为低电平）时，地址与数据复用总线上的低位地址信号和地址总线上的高位地址信号被锁存，也就是说，PSRAM取得(retrieve)地址信息ADD。在取得地址信息ADD之后，根据地址信息ADD，从PSRAM的存储器阵列中与地址信息ADD相符的存储位置读取一字数据D[0]。当使能信号LE#再次被使能时，则取得通过地址总线所输入的高阶存取信号。在此例子中，高阶存取信号包括字计数值WCNT。然后，PSRAM根据所取得的字计数值WCNT，从存储器阵列再连续读取地址连续接续于字数据D[0]之后的字数据D[1]、D[2]和D[3]，其中字计数值WCNT用来指示再读取的字数据数目，也就是说，在此例子中字计数值WCNT为3，因此在读取字数据D[0]后会再接续读取3个字数据D[1]、D[2]和D[3]，且字数据D[0]～D[3]的地址为连续。当输出使能信号OE#被使能（输出使能信号OE#为低电平）时，通过地址与数据复用总线连续输出字数据D[0]～D[3]。综上所述，相较于图1所示的读取操作，本实施例的PSRAM可根据用来传送高位地址信号的地址总线所传送的高阶存取信号进行连续字读取，节省字边界上不必要的等待时间。

图4所示为根据本发明一实施例的PSRAM的连续页面读取操作的时序图。PSRAM耦接至一地址与数据复用总线与一地址总线。与图3相似，当进行连续页面读取操作时，存储器通过地址与数据复用总线接收地址信息ADD的低位地址信号，并通过地址总线接收地址信息ADD的高位地址信号。在此例子中，通过地址总线输入至PSRAM的高阶存取信号包括页面计数值PCNT以及至少一顺序参数WRAP。当锁存使能信号LE#被使能时，根据锁存使能信号LE#被使能的第一使能期间中时钟信号CLK的第一触发(trigger)取得地址信息ADD，也就是锁存通过地址与数据复用总线输入的低位地址信号以及锁存通过地址总线输入的高位地址信号，并根据此第一使能期间中时钟信号CLK的第二触发取得页面计数值PCNT。在本发明中，时钟信号CLK为上升边缘(rising edge)触发。当取得地址信息ADD时，若写入使能信号WE#不被使能（写入使能信号WE#为高电平），则代表存取操作为读取操作。接着，根据地址信息ADD，从PSRAM的存储器阵列中与地址信息ADD相符的存储位置读取页面P[0]的数据，也就是字数据P[0]D[0]～P[0]D[3]，其中页面P[0]的字数据P[0]D[0]～P[0]D[3]被读取的顺序可依据PSRAM的默认顺序（例如依序为字0、1、2、3）进行。在此例子中，一页面包括4个字，此仅为示例用，并非用以限制本发明。然后，根据页面计数值PCNT，从存储器阵列再读取地址连续接续于页面P[0]之后的至少一页面的数据，其中该至少一页面的数目等于页面计数值PCNT。举例而言，在此例子中页面计数值PCNT为1，因此会从存储器阵列再读取地址接续于页面P[0]之后的页面P[1]的数据，也就是字数据P[1]D[0]～P[1]D[3]。对于根据页面计数值PCNT进行的页面P[0]以外的至少一页面的读取操作而言，每个页面读取操作中的字读取顺序是根据每个页面开始被读取前至少1个时钟周期时，锁存使能信号LE#再次被使能期间中根据时钟信号CLK的触发所取得的顺序参数。举例而言，如图4所示，页面P[1]的字数据P[1]D[0]～P[1]D[3]的读取顺序是根据在锁存使能信号LE#第二使能期间中根据时钟信号CLK的触发所取得的顺序参数WRAP，且顺序参数WRAP在页面P[1]开始被读取前至少1个时钟周期时被取得。例如，若顺序参数WRAP的值为第一值，则字读取顺序依序为字0、1、2、3，若顺序参数WRAP的值为第二值，则字读取顺序依序为字1、2、3、0，以此类推。若在该至少一页面中的某一页面被读取之前并未取得到对应的顺序参数WRAP，则该页面的字读取顺序可根据默认顺序或是前一页面的字读取顺序。最后，存储器通过地址与数据复用总线连续输出所有读取页面的字数据，例如图4所示的P[0]D[0]～P[0]D[3]和P[1]D[0]～P[1]D[3]。

图5所示为根据本发明另一实施例的PSRAM的高阶读取操作的时序图。图5的实施例与图4的实施例的差异在于高阶存取信号更包括一模式参数OPT。如上所述，存储器通过地址与数据复用总线接收地址信息ADD的低位地址信号，并通过地址总线接收地址信息ADD的高位地址信号。在此例子中，通过地址总线输入的高阶存取信号包括页面计数值PCNT、模式参数OPT以及至少一顺序参数WRAP。在锁存使能信号LE#被使能的第一使能期间根据时钟信号CLK的第一触发取得地址信息ADD，并在此第一使能期间中根据时钟信号CLK的第二触发取得页面计数值PCNT。当取得地址信息ADD时，若写入使能信号WE#不被使能，则代表存取操作为读取操作。接着，根据地址信息ADD，从PSRAM的存储器阵列中与地址信息ADD相符的存储位置读取页面P[0]的数据，也就是字数据P[0]D[0]～P[0]D[3]，其中页面P[0]的字数据P[0]D[0]～P[0]D[3]被读取的顺序依据PSRAM的默认顺序进行。PSRAM可根据页面计数值PCNT从存储器阵列再读取页面P[0]以外的至少一页面的数据，其中该至少一页面的数目与页面计数值PCNT相符。在该至少一页面开始被读取前至少一个时钟周期时，在锁存使能信号LE#的第二使能期间（例如在取得地址信息ADD以及页面计数值PCNT的使能期间之后的另一使能期间），根据时钟信号CLK的触发取得模式参数OPT。模式参数OPT用来决定高阶存取操作的模式。若模式参数OPT为第一值（例如为0），则代表待读取的至少一页面的地址为连续接续于页面P[0]之后，也就是如图4所示的连续页面读取操作，换句话说，图4的连续页面读取操作为图5所示的高阶读取操作的一个特例（OPT为第一值）。

若模式参数为第二值（例如为1），则待读取的至少一页面中每个页面的地址是根据通过地址总线输入的地址信息决定，且每个页面的地址信息是在该页面被读取前至少一个时钟周期时，于锁存使能信号LE#的使能期间（例如第三使能期间）根据时钟信号CLK的触发从地址总线取得。因此，该至少一页面可为地址不连续的页面。举例而言，若想要连续读取页面P[0]和P[3]的数据，首先P[0]的地址信息ADD的低位地址信号与高位地址信号分别被输入至地址与数据总线与地址总线，在锁存使能信号LE#的第一使能期间根据时钟信号CLK的第一触发取得地址信息ADD，并在锁存使能信号LE#的第一使能期间根据时钟信号CLK的第二触发取得页面计数值PCNT，其中页面计数值PCNT为1。接着根据地址信息ADD从存储器阵列中读取页面P[0]的字数据P[0]D[0]～P[0]D[3]。由于所取得的页面计数值PCNT为1，代表在页面P[0]之后还有一个页面待读取。在此页面开始被读取前至少1个时钟周期时，于锁存使能信号LE#的第二使能期间根据时钟信号CLK的触发取得模式参数OPT，其中模式参数OPT为第二值，代表此页面的地址不是连续接续于页面P[0]之后，必须进一步根据地址总线所传送的地址信息得知此页面的地址。并且，在此页面开始被读取前至少1个时钟周期时，于锁存使能信号LE#的第三使能期间根据时钟信号CLK的触发取得此页面的地址信息，在此例子中为页面P[3]的地址信息，因此，PSRAM根据页面P[3]的地址信息从存储器阵列中读取页面P[3]的数据。举例而言，图5的例子中地址信息具有21位，而地址总线具有5位，因此通过地址总线传输的完整地址信息需要5个信号脉冲，也就是说，需要经过5个脉冲周期才能完整取得页面P[3]的地址信息，而此地址信息必须在页面P[3]开始被读取前至少一个时钟周期时被取得完毕。并且，在页面P[3]开始被读取前至少1个时钟周期时，于锁存使能信号LE#的使能期间根据时钟信号CLK的触发取得对应至页面P[3]的顺序参数WRAP，以决定页面P[3]的字读取顺序。最后，存储器通过地址与数据复用总线连续输出所有页面P[0]和P[3]的字数据。综上所述，在此情况中，即使页面地址不连续，还是可以进行连续页面读取。

若模式参数为第三值（例如为2），则在此高阶读取操作完成之前暂停(pending)执行所有的刷新操作，以避免高阶读取操作与刷新操作发生冲突(collision)。若模式参数为第四值（例如为3），代表有紧急的刷新操作待插入，则先执行此刷新操作，并在此刷新操作完成之前暂停原本正在进行的高阶读取操作。

PSRAM的连续字写入操作、连续页面写入操作以及高阶写入操作与上述的连续字读取操作、连续页面读取操作以及高阶读取操作相似，主要差异为在写入操作中，写入使能信号WE#会被使能，且输出使能信号OE#不被使能。

图6所示为根据本发明一实施例的PSRAM的连续字写入操作的时序图。PSRAM耦接至一地址与数据复用总线与一地址总线。存储器通过地址与数据复用总线接收地址信息ADD的低位地址信号，并通过地址总线接收地址信息ADD的高位地址信号。在锁存使能信号LE#被使能时取得地址信息ADD，由于在取得地址信息ADD之后写入使能信号WE#被使能，因此存取操作为写入操作，PSRAM根据地址信息ADD将通过地址与数据复用总线输入的字数据D[0]写入至存储器阵列中与地址信息ADD相符的存储位置。当使能信号LE#再次被使能时，则取得通过地址总线所输入的高阶存取信号。在此例子中，高阶存取信号包括字计数值WCNT。然后，PSRAM根据所取得的字计数值WCNT，将通过地址与数据复用总线输入的字数据D[1]～D[2]接续于字数据D[0]之后写入至存储器阵列，其中字计数值WCNT用来指示字数据D[0]以外再写入的字数据数目，也就是说，在此例子中字计数值WCNT为2。在本发明中，于写入操作的情况下，输出使能信号OE#不被使能。

图7所示为根据本发明一实施例的PSRAM的高阶写入操作的时序图。存储器通过地址与数据复用总线接收地址信息ADD的低位地址信号，并通过地址总线接收地址信息ADD的高位地址信号。在此例子中，通过地址总线输入的高阶存取信号包括页面计数值PCNT、模式参数OPT以及至少一顺序参数WRAP。在锁存使能信号LE#被使能的第一使能期间根据时钟信号CLK的第一触发取得地址信息ADD，并在此第一使能期间中根据时钟信号CLK的第二触发取得页面计数值PCNT。当取得地址信息ADD时，若写入使能信号WE#被使能（写入使能信号WE#为低电平），则代表存取操作为写入操作。接着，根据地址信息ADD，将通过地址与数据复用总线输入的页面P[0]的字数据P[0]D[0]～P[0]D[3]依据默认的字写入顺序（例如依序为字0、1、2、3）写入至存储器阵列中与地址信息ADD相符的存储位置。接着，PSRAM可根据页面计数值PCNT，将通过地址与数据复用总线输入的页面P[0]以外的至少一页面的数据写入至存储器阵列，其中该至少一页面的数目与页面计数值PCNT相符。在该至少一页面开始被写入前至少一个时钟周期时，在锁存使能信号LE#的第二使能期间，根据时钟信号CLK的触发取得模式参数OPT。模式参数OPT用来决定高阶存取操作的模式。若模式参数OPT为第一值（例如为0），代表待写入的至少一页面的地址为连续接续于页面P[0]之后。若模式参数为第二值（例如为1），则待写入的至少一页面的地址是根据通过地址总线输入的地址信息决定，且每个页面的地址信息是在该页面被读取前至少一个时钟周期时，于锁存使能信号LE#的使能期间根据时钟信号CLK的触发从地址总线取得。因此，该至少一页面可为地址不连续的页面。通过地址总线输入每个该至少一页面的地址信息的操作与上述高阶读取操作类似，因此不再复述。上述至少一页面的每一页面的字写入顺序可根据顺序参数WRAP决定。在每一页面开始被写入之前至少1个时钟周期时，于锁存使能信号LE#的使能期间根据时钟信号CLK的触发取得上述顺序参数WRAP，以根据所取得的顺序参数WRAP决定每一页面的字写入顺序。若模式参数为第三值（例如为2），则在此高阶写入操作完成之前暂停执行所有的刷新操作，以避免高阶写入操作与刷新操作发生冲突。若模式参数为第四值（例如为3），代表有紧急的刷新操作待插入，则先执行此刷新操作，并在此刷新操作完成之前暂停原本正在进行的高阶写入操作。PSRAM的连续页面写入操作与上述的连续页面读取操作类似，为高阶写入操作的一个特例（OPT为第一值），因此不再复述。在图4、图5、图7所示的时序图中，等待信号WAIT用来避免读取/写入操作与刷新操作之间的冲突。

综上所述，本发明所提供的存储器存取方法可节省位于字边界或是页面边界的不必要的等待周期，提升数据存取速率，并具有更多元的存取模式。

需注意的是，上述数值，例如字计数值WCNT、地址信息的位数、地址与数据复用总线的位数、地址总线的位数、每个页面的字数、页面计数值PCNT等，仅为示例用，并非用以限制本发明。

图8所示为根据本发明一实施例的存储器装置80的示意图。存储器装置80耦接至一地址与数据复用总线与一地址总线（图中未标示），包括存储器核心82、控制逻辑810、输入端子（图中未标示）、输入输出电路和缓冲器850。存储器核心82包括存储器阵列800、地址解码逻辑820、刷新配置寄存器(Refresh Configuration Register)830以及总线配置寄存器(Bus Configuration Register)840。在本实施例中，存储器装置80为一伪静态随机存取存储器装置，而存储器阵列800为一动态随机存取存储器阵列。

输入端子耦接至地址总线和存储器核心82，通过地址总线接收地址总线信号A[20:16]。如上述图3～7所示，地址总线信号A[20:16]包括地址信息的高位地址信号以及高阶存取信号，在高阶读取操作和高阶写入操作中模式参数为第二值的情况下，还可包括待存取页面的地址信息。输入输出电路和缓冲器850耦接至地址与数据复用总线和存储器核心82，通过地址与数据复用总线输入输出地址与数据复用总线信号A/DQ[15:0]。如上述图3～7所示，地址与数据复用总线信号A/DQ[15:0]包括地址信息的低位地址信号以及读取/写入数据。

控制逻辑810耦接至存储器核心82和输入输出电路和缓冲器850，接收多个控制信号，根据这些控制信号控制存储器核心82以及输入输出电路和缓冲器850，使存储器装置80进行上述的存取操作。这些控制信号包括芯片使能信号CE#、写入使能信号WE#、输出使能信号OE#、锁存使能信号LE#、控制寄存器使能信号CRE、低字节使能信号LB#、高字节使能信号UB#、时钟信号CLK等。控制逻辑810还可输出等待信号WAIT至处理器。存储器核心82以及输入输出电路和缓冲器850也根据时钟信号CLK进行时序控制。通过控制逻辑810的控制，存储器核心82根据地址信息以及高阶存取信号，对存储器阵列800进行存取操作以存取数据。存取操作可包括上述的连续字读取操作、连续页面读取操作、高阶读取操作、连续字写入操作、连续页面写入操作和高阶写入操作。

在连续字读取操作和连续字写入操作中，高阶存取信号包括字计数值，如上述的字计数值WCNT。在锁存使能信号LE#的第一使能期间，控制逻辑810控制存储器核心82取得地址信息。在取得地址信息之后，若写入使能信号WE不被使能，则进行连续字读取操作，反之，若写入使能信号WE被使能，则进行连续字写入操作。在连续字读取操作中，存储器核心82根据地址信息从存储器阵列800读取字数据，并于锁存使能信号LE#的第二使能期间取得字计数值，根据字计数值从存储器阵列800连续读取接续于该字数据之后的至少一字数据，再通过输入输出电路和缓冲器850将该字数据及读取的接续其后的该至少一字数据连续输出至该地址与数据复用总线。该至少一字数据的数目等于该字计数值。连续字读取操作的时序图如图3所示。在连续字写入操作中，存储器核心82根据地址信息，将输入输出电路和缓冲器850所输入的字数据写入至存储器阵列800，并于锁存使能信号LE#的第二使能期间取得字计数值，根据字计数值，将输入输出电路和缓冲器850所输入的至少一字数据接续于该字数据之后连续写入至存储器阵列800。该至少一字数据的数目等于该字计数值。连续字写入操作的时序图如图6所示。

在高阶读取操作和高阶写入操作中，高阶存取信号包括页面计数值、模式参数以及至少一顺序参数，例如上述的页面计数值PCNT、模式参数OPT以及至少一顺序参数WRAP。存储器核心82在锁存使能信号LE#的第一使能期间，根据时钟信号CLK的第一触发取得地址信息，并在该第一使能期间根据时钟信号CLK的第二触发取得页面计数值。若取得地址信息时写入使能信号WE#不被使能，则进行高阶读取操作，反之，若取得地址信息时写入使能信号WE#被使能，则进行高阶写入操作。在高阶读取操作中，存储器核心82根据所取得的地址信息，从存储器阵列800读取一页面的数据，并根据该页面计数值，从存储器阵列800连续读取至少一页面的数据，再通过输入输出电路和缓冲器850，通过地址与数据复用总线连续输出该页面以及该至少一页面的数据。在高阶写入操作中，存储器核心82根据所取得的地址信息，将地址与数据复用总线所输入的一页面的数据写入至存储器阵列800，并根据该页面计数值，将地址与数据复用总线所传输的至少一页面的数据连续写入至存储器阵列800。其中，该至少一页面的数目等于该页面计数值。在每一该至少一页面的读取或写入中，其字读取或写入顺序是根据该至少一顺序参数中的一个来确定的。在每一该至少一页面开始被读取或写入前至少一个时钟周期时，存储器核心82于锁存使能信号LE#的使能期间根据时钟信号CLK的触发取得上述顺序参数，以决定每一该至少一页面的字读取或写入顺序。

另外，在一开始被读取或写入前至少一个时钟周期时，存储器核心82于锁存使能信号LE#的第二使能期间，根据时钟信号CLK的触发取得该模式参数。若该模式参数为第一值，则该至少一页面的地址为连续接续于该页面之后。若该模式参数为第二值，则在每一该至少一被读取或写入前至少一个时钟周期时，存储器核心82于锁存使能信号LE#的第三使能期间根据时钟信号CLK的触发从地址总线所取得的目标地址即为每一该至少一页面的地址。若该模式参数为第三值，则在高阶读取操作或高阶写入操作完成之前，控制逻辑810暂停存储器核心82的刷新操作。若该模式参数为第四值，则在存储器核心82的刷新操作完成之前，控制逻辑810暂停存储器核心82的高阶读取操作或高阶写入操作。

如上所述，连续页面读取操作为高阶读取操作中模式参数为第一值的特例，其时序图如图4所示，因此不再复述。同样地，连续页面写入操作为高阶写入操作中模式参数为第一值的特例，因此不再复述。

图9所示为根据本发明一实施例的存储器控制器900的示意图。存储器控制器900可被集成在主处理器(host processor)中，也可以是外接至主处理器的存储器接口的一部分。存储器控制器900接收存取指令，并根据存取指令产生多个控制信号至耦接至一地址与数据复用总线及一地址总线的存储器装置，例如图8的存储器装置80，以控制该存储器装置的存取操作。这些控制信号可包括上述的芯片使能信号CE#、写入使能信号WE#、输出使能信号OE#、锁存使能信号LE#、控制寄存器使能信号CRE、低字节使能信号LB#、高字节使能信号UB#、时钟信号CLK等。存储器控制器900可耦接至地址寄存器（图中未标示）、数据寄存器（图中未标示）和指令寄存器（图中未标示），包括输入输出单元910、输出单元920以及高阶存取控制逻辑940。

输入输出单元910耦接至地址与数据复用总线，用以通过地址与数据复用总线从存储器装置输入地址与数据复用总线信号A/DQ[15:0]或输出地址与数据复用总线信号A/DQ[15:0]至存储器装置。地址与数据复用总线信号A/DQ[15:0]包括从存取指令取得的地址信息ADD的低位地址信号ADD[15:0]以及读取数据Q[15:0]/写入数据D[15:0]。输入输出单元910包括复用器911和输入输出缓冲器921。输入输出缓冲器921包括缓冲器961和三态缓冲器(tri-state buffer)962。复用器911受高阶存取控制逻辑940的选择信号SEL1控制而选择性地输出写入数据D[15:0]或地址信息ADD的低位地址信号ADD[15:0]。复用器911的输出耦接至三态缓冲器962的输入，三态缓冲器962受高阶存取控制逻辑940的三态使能信号TE1#控制，当三态使能信号TE1#被使能时（三态使能信号TE1#为低电平时），三态缓冲器962输出高阻抗信号High-Z，例如在地址与数据复用总线从输入切换至输出或从输出切换至输入的期间，三态缓冲器962通常会输出高阻抗信号High-Z。当三态使能信号TE1#不被使能时，其输出复用器911的输出信号。

输出单元920包括复用器912、输出缓冲器922以及并列至串行转换逻辑930。复用器912接收地址信息ADD的高位地址信号ADD[20:16]以及从存取指令取得的高阶存取信号ADAC，并通过并列至串行转换逻辑930接收从存取指令取得的地址信号R_ADD[20:0]。复用器912受高阶存取控制逻辑940的选择信号SEL2和SEL3控制而选择性地输出地址信息ADD的高位地址信号ADD[20:16]、高阶存取信号ADAC或地址信号R_ADD[20:0]。输出缓冲器922包括三态缓冲器963，其受高阶存取控制逻辑940的三态使能信号TE2#控制，选择性地输出复用器912的输出信号或是高阻抗信号High-Z。

高阶存取控制逻辑940耦接至输入输出单元910以及输出单元920，根据存取指令控制输入输出单元910以及输出单元920，并控制锁存使能信号LE#，使存储器装置可根据地址信息ADD以及高阶存取信号ADAC进行存取操作。其中高阶存取控制逻辑940更输出一锁存使能控制信号至与门950，与门950接收从存取指令取得的原始锁存使能信号O_LE#以及高阶存取控制逻辑940输出的上述锁存使能控制信号以产生锁存使能信号LE#，并通过缓冲器923输出至存储器装置。

需注意的是，图9的存储器控制器900仅为示例，存储器控制器900还可包括产生各控制信号的信号产生单元，例如时钟信号产生单元等。

在存储器控制器900的存储器存取控制操作中，输入输出单元910通过该地址与数据复用总线将地址信息ADD的低位地址信号ADD[15:0]传送至存储器装置，输出单元920通过地址总线将地址信息ADD的高位地址信号ADD[20:16]传送至存储器装置。接着，输出单元920更通过地址总线将高阶存取信号ADAC传送至存储器装置。存储器装置根据地址信息ADD以及高阶存取信号ADAC进行存取操作以存取数据，且存取的数据是通过地址与数据复用总线在存储器装置与存储器控制器900之间传输的。

存取操作可包括上述的连续字读取操作、连续页面读取操作、高阶读取操作、连续字写入操作、连续字页面操作和高阶写入操作。在连续字读取操作和连续字写入操作的控制中，高阶存取信号ADAC包括字计数值WCNT。高阶存取控制逻辑940通过控制锁存使能控制信号而于第一使能期间使能锁存使能信号LE#，使存储器装置在第一使能期间取得地址信息ADD。之后，若存储器控制器900不使能写入使能信号WE#，则使存储器装置进行连续字读取操作，反之，若存储器控制器900使能写入使能信号WE#，则使存储器装置进行连续字写入操作。在连续字读取操作的控制中，存储器装置根据地址信息ADD从存储器阵列中与地址信息ADD相符的存储位置读取一字数据。高阶存取控制逻辑940于第二使能期间使能锁存使能信号LE#，使存储器装置在第二使能期间取得字计数值WCNT，然后存储器装置根据字计数值WCNT从存储器阵列连续读取接续于该字数据之后的至少一字数据。存储器控制器900使能输出使能信号OE#，使存储器装置通过地址与数据复用总线将该字数据以及该至少一字数据输出至输入输出单元910。在连续字写入操作的控制中，存储器装置根据地址信息ADD将输入输出单元920通过地址与数据复用总线传送的一字数据写入至存储器阵列中与地址信息ADD相符的存储位置。高阶存取控制逻辑940于第二使能期间使能锁存使能信号LE#，使存储器装置在第二使能期间取得字计数值WCNT，然后存储器装置根据字计数值WCNT，将输入输出单元910通过地址与数据复用总线传送的至少一字数据接续于该字数据之后连续写入至存储器阵列。其中，上述至少一字数据的数目等于字计数值WCNT。

在高阶读取操作和高阶写入操作的控制中，高阶存取信号ADAC包括页面计数值PCNT、模式参数OPT以及至少一顺序参数WRAP。高阶存取控制逻辑940于第一使能期间使能锁存使能信号LE#，使存储器装置在第一使能期间根据时钟信号CLK的第一触发取得地址信息ADD，并在第一使能期间根据时钟信号CLK的第二触发取得取得页面计数值PCNT。在地址信息ADD被取得时，若存储器控制器900不使能写入使能信号WE#，则使存储器装置进行高阶读取操作，反之，若存储器控制器900使能写入使能信号WE#，则使存储器装置进行高阶写入操作。在高阶读取操作中，存储器装置根据地址信息ADD，从存储器阵列中与地址信息ADD相符的存储位置读取一页面的数据，并根据页面计数值PCNT，再从存储器阵列连续读取至少一页面的数据。存储器控制器900使能输出使能信号OE#，使存储器装置通过地址与数据复用总线将该页面以及该至少一页面的数据输出至输入输出单元910。在高阶写入操作中，存储器装置根据地址信息ADD，将输入输出单元910通过地址与数据复用总线传送的一页面的数据写入至存储器阵列中与地址信息ADD相符的存储位置，并根据页面计数值PCNT，将输入输出单元910通过地址与数据复用总线传送的至少一页面的数据连续写入至存储器阵列。在每一该至少一页面的读取或写入中，其字读取或写入顺序是根据该至少一顺序参数中的一个来确定的，其中在每一该至少一页面开始被读取或写入前至少一个时钟周期时，高阶存取控制逻辑940使能锁存使能信号LE#以使存储器装置根据时钟信号CLK的触发取得上述顺序参数。

另外，在一开始被读取或写入前至少一个时钟周期时，高阶存取控制逻辑940于第二使能期间使能锁存使能信号LE#，使存储器装置在第二使能期间根据时钟信号CLK的触发取得模式参数OPT。若模式参数OPT为第一值，则该至少一页面的地址为连续接续于该页面之后。若模式参数OPT为第二值，则每一该至少一页面的地址是根据存储器装置所取得的地址信号R_ADD[20:0]。在每一该至少一页面被读取或写入前至少一个时钟周期时，高阶存取控制逻辑940于第三使能期间使能锁存使能信号LE#，以使存储器装置在第三使能期间根据时钟信号CLK的触发取得输出单元920通过地址总线所传送的地址信号R_ADD[20:0]，以决定每一该至少一页面的地址。若该模式参数为第三值，则在高阶读取操作或高阶写入操作完成之前，控制逻辑810暂停存储器核心82的刷新操作。若该模式参数为第四值，则在存储器核心82的刷新操作完成之前，控制逻辑810暂停存储器核心82的高阶读取操作或高阶写入操作。

如上所述，连续页面读取操作为高阶读取操作中模式参数为第一值的特例，且连续页面写入操作为高阶写入操作中模式参数为第一值的特例，因此不再复述存储器控制器900对于连续页面读取操作和连续页面写入操作的控制。

综上所述，本发明的PSRAM通过地址与数据复用总线接收地址信息的低位地址信号并通过地址总线接收地址信息的高位地址信号，并更进一步通过地址总线的闲置期间接收高阶存取信号，以根据地址信息及高阶存取信号进行高阶存取操作，依此连续存取数据，提升数据存取速率，并具有更多元的存取模式。

上述实施例仅用来例举本发明的实施方式，以及阐释本发明的技术特征，并非用来限制本发明的范畴。任何本领域技术人员可根据本发明的精神轻易完成的改变或均等性的安排均属于本发明所主张的范围，本发明的权利范围应以权利要求为准。

Claims (21)

1.一种存储器存取方法，适用于耦接至地址与数据复用总线及地址总线的存储器装置，所述存储器装置包括存储器阵列，其特征在于，所述存储器存取方法包括：

通过所述地址与数据复用总线接收地址信息的低位地址信号，并通过所述地址总线接收所述地址信息的高位地址信号；

通过所述地址总线接收高阶存取信号，其中，所述高阶存取信号包括字计数值，用于指示再读取的字数据数目，或者所述高阶存取信号包括页面计数值，用于指示再读取的页面数目；以及

根据所述地址信息以及所述高阶存取信号，对所述存储器阵列进行存取操作以存取数据，并通过所述地址与数据复用总线接收或传送所述数据。

2.根据权利要求1所述的存储器存取方法，其特征在于，在所述高阶存取信号包括所述字计数值情况下，所述存储器存取方法更包括：

接收锁存使能信号以及写入使能信号；

在所述锁存使能信号的第一使能期间取得所述地址信息之后，若所述写入使能信号不被使能，则根据所述地址信息从所述存储器阵列读取字数据，于所述锁存使能信号的第二使能期间取得所述字计数值，根据所述字计数值从所述存储器阵列连续读取接续于所述字数据之后的至少一字数据，并通过所述地址与数据复用总线连续输出所述字数据以及所述至少一字数据，若所述写入使能信号被使能，则根据所述地址信息，将所述地址与数据复用总线所传送的字数据写入至所述存储器阵列，于所述锁存使能信号的第二使能期间取得所述字计数值，根据所述字计数值，将所述地址与数据复用总线所传送的至少一字数据接续于所述字数据之后连续写入至所述存储器阵列；

其中所述至少一字数据的数目等于所述字计数值。

3.根据权利要求1所述的存储器存取方法，其特征在于，在所述高阶存取信号包括所述页面计数值情况下，所述存储器存取方法更包括：

接收时钟信号、锁存使能信号以及写入使能信号；

在所述锁存使能信号的第一使能期间，根据所述时钟信号的第一触发取得所述地址信息；

在所述第一使能期间，根据所述时钟信号的第二触发取得所述页面计数值；

若所述地址信息被取得时所述写入使能信号不被使能，则根据所述地址信息，从所述存储器阵列读取一页面的数据，并根据所述页面计数值，从所述存储器阵列连续读取至少一页面的数据，再通过所述地址与数据复用总线连续输出所述页面以及所述至少一页面的数据；以及

若所述地址信息被取得时所述写入使能信号被使能，则根据所述地址信息，将所述地址与数据复用总线所传送的页面的数据写入至所述存储器阵列，并根据所述页面计数值，将所述地址与数据复用总线所传送的至少一页面的数据连续写入至所述存储器阵列；

其中所述至少一页面的数目等于所述页面计数值。

4.根据权利要求3所述的存储器存取方法，其特征在于，所述高阶存取信号另包括至少一顺序参数，其中在每一所述至少一页面的读取或写入中，字读取或写入顺序是根据所述至少一顺序参数中的一个来确定的，其中所述至少一顺序参数是在每一所述至少一页面开始被读取或写入前至少一个时钟周期时，于所述锁存使能信号的使能期间根据所述时钟信号的触发所取得的。

5.根据权利要求4所述的存储器存取方法，其特征在于，所述至少一页面的地址为连续接续于所述页面之后。

6.根据权利要求4所述的存储器存取方法，其特征在于，所述存储器装置具有刷新功能，所述高阶存取信号更包括模式参数，所述存储器存取方法更包括：

在所述至少一页面开始被读取或写入前至少一个时钟周期时，于所述锁存使能信号的第二使能期间，根据所述时钟信号的触发取得所述模式参数；

若所述模式参数为第一值，则所述至少一页面的地址为连续接续于所述页面之后；

若所述模式参数为第二值，则每一所述至少一页面的地址为每一所述至少一页面被读取或写入前至少一个时钟周期时，于所述锁存使能信号的第三使能期间，根据所述时钟信号的触发从所述地址总线所取得的目标地址；

若所述模式参数为第三值，则在所述存取操作完成之前暂停执行刷新操作；以及

若所述模式参数为第四值，则在刷新操作完成之前暂停执行所述存取操作。

7.根据权利要求1所述的存储器存取方法，其特征在于，所述存储器装置为伪静态随机存取存储器装置。

8.一种存储器存取控制方法，用于控制耦接至地址与数据复用总线与地址总线的存储器装置的存取操作，所述存储器装置包括存储器阵列，其特征在于，所述存储器存取控制方法包括：

通过所述地址与数据复用总线传送地址信息的低位地址信号并通过所述地址总线传送所述地址信息的高位地址信号至所述存储器装置；

通过所述地址总线传送高阶存取信号至所述存储器装置，其中，所述高阶存取信号包括字计数值，用于指示再读取的字数据数目，或者所述高阶存取信号包括页面计数值，用于指示再读取的页面数目；以及

控制所述存储器装置，使所述存储器装置根据所述地址信息以及所述高阶存取信号进行存取操作以存取数据，并通过所述地址与数据复用总线从所述存储器装置接收所述数据或传送所述数据至所述存储器装置。

9.根据权利要求8所述的存储器存取控制方法，其特征在于，在所述高阶存取信号包括所述字计数值情况下，控制信号包括锁存使能信号以及写入使能信号，所述存储器存取控制方法更包括：

于第一使能期间使能所述锁存使能信号以控制所述存储器装置在所述第一使能期间取得所述地址信息之后，若不使能所述写入使能信号，则控制所述存储器装置根据所述地址信息从所述存储器阵列读取字数据，并于第二使能期间使能所述锁存使能信号以控制所述存储器装置在所述第二使能期间取得所述字计数值，使所述存储器装置根据所述字计数值从所述存储器阵列连续读取接续于所述字数据之后的至少一字数据，再控制所述存储器装置通过所述地址与数据复用总线连续输出所述字数据以及所述至少一字数据，若使能所述写入使能信号，则控制所述存储器装置根据所述地址信息将所述地址与数据复用总线所传输的字数据写入至所述存储器阵列，并于第二使能期间使能所述锁存使能信号以控制所述存储器装置取得所述字计数值，使所述存储器装置根据所述字计数值将所述地址与数据复用总线所传输的至少一字数据接续于所述字数据之后连续写入至所述存储器阵列；

其中所述至少一字数据的数目等于所述字计数值。

10.根据权利要求8所述的存储器存取控制方法，其特征在于，在所述高阶存取信号包括所述页面计数值情况下，控制信号包括时钟信号、锁存使能信号以及写入使能信号，所述存储器存取控制方法更包括：

于第一使能期间使能所述锁存使能信号，以控制所述存储器装置在所述第一使能期间根据所述时钟信号的第一触发取得所述地址信息，并在所述第一使能期间根据所述时钟信号的第二触发取得所述页面计数值；

若取得所述地址信息时不使能所述写入使能信号，则使所述存储器装置根据所述地址信息，从所述存储器阵列读取页面的数据，并根据所述页面计数值，从所述存储器阵列连续读取至少一页面的数据，再使所述存储器装置通过所述地址与数据复用总线连续输出所述页面以及所述至少一页面的数据；以及

若取得所述地址信息时使能所述写入使能信号，则使所述存储器装置根据所述地址信息，将所述地址与数据复用总线所传送的页面的数据写入至所述存储器阵列，并根据所述页面计数值，将所述地址与数据复用总线所传送的至少一页面的数据连续写入至所述存储器阵列；

其中所述至少一页面的数目等于所述页面计数值。

11.根据权利要求10所述的存储器存取控制方法，其特征在于，所述高阶存取信号更包括至少一顺序参数，其中在每一所述至少一页面的读取或写入中，字读取或写入顺序是根据所述至少一顺序参数中的一个来确定的，其中所述至少一顺序参数是在每一所述至少一页面开始被读取或写入前至少一个时钟周期时，使能所述锁存使能信号以使所述存储器装置根据所述时钟信号的触发所取得的。

12.根据权利要求11所述的存储器存取控制方法，其特征在于，所述至少一页面的地址为连续接续于所述页面之后。

13.根据权利要求11所述的存储器存取控制方法，其特征在于，所述存储器装置具有刷新功能，所述高阶存取信号更包括模式参数，所述存储器存取控制方法更包括：

在所述至少一页面开始被读取或写入前至少一个时钟周期时，于第二使能期间使能所述锁存使能信号，使所述存储器装置在所述第二使能期间根据所述时钟信号的触发取得所述模式参数；

若所述模式参数为第一值，则所述至少一页面的地址为连续接续于所述页面之后；

若所述模式参数为第二值，则每一所述至少一页面的地址为每一所述至少一被读取或写入前至少一个时钟周期时，于第三使能期间使能所述锁存使能信号，使所述存储器装置在所述第三使能期间根据所述时钟信号的触发所取得的通过所述地址总线所传送的目标地址；

若所述模式参数为第三值，则在所述存储器装置完成所述存取操作之前控制所述存储器装置暂停刷新操作；以及

若所述模式参数为第四值，则在所述存储器装置的刷新操作完成之前控制所述存储器装置暂停所述存取操作。

14.根据权利要求8所述的存储器存取控制方法，其特征在于，所述存储器装置为伪静态随机存取存储器装置。

15.一种存储器控制器，接收存取指令，并根据所述存取指令产生多个控制信号至耦接至地址与数据复用总线与地址总线的存储器装置，以控制所述存储器装置的存取操作，所述存储器装置包括存储器阵列，其特征在于，所述存储器控制器包括：

输入输出单元，耦接至所述地址与数据复用总线，将从所述存取指令取得的地址信息的低位地址信号通过所述地址与数据复用总线传送至所述存储器装置，并通过所述地址与数据复用总线接收或传送数据；

输出单元，耦接至所述地址总线，将所述地址信息的高位地址信号以及高阶存取信号通过所述地址总线传送至所述存储器装置，其中，所述高阶存取信号包括字计数值，用于指示再读取的字数据数目，或者所述高阶存取信号包括页面计数值，用于指示再读取的页面数目；以及

存取控制逻辑，耦接至所述输入输出单元以及所述输出单元，根据所述存取指令控制所述输入输出单元以及所述输出单元，并控制所述多个控制信号的锁存使能信号，使所述存储器装置根据所述地址信息以及所述高阶存取信号进行存取操作以存取数据。

16.根据权利要求15所述的存储器控制器，其特征在于，在所述高阶存取信号包括所述字计数值情况下，所述多个控制信号更包括写入使能信号，其中在所述存取控制逻辑于第一使能期间使能所述锁存使能信号，以控制所述存储器装置在所述第一使能期间取得所述地址信息之后，若所述存储器控制器不使能所述写入使能信号，则控制所述存储器装置根据所述地址信息从所述存储器阵列读取字数据，所述存取控制逻辑于第二使能期间使能所述锁存使能信号，以控制所述存储器装置取得所述字计数值，使所述存储器装置根据所述字计数值从所述存储器阵列连续读取接续于所述字数据之后的至少一字数据，且所述输入输出单元通过所述地址与数据复用总线连续接收所述字数据以及所述至少一字数据，若所述存储器控制器使能所述写入使能信号，则控制所述存储器装置根据所述地址信息，将所述输入输出单元通过所述地址与数据复用总线传送至所述存储器装置的字数据写入至所述存储器阵列，所述存取控制逻辑于第二使能期间使能所述锁存使能信号，以控制所述存储器装置取得所述字计数值，使所述存储器装置根据所述字计数值，将所述输入输出单元通过所述地址与数据复用总线传送至所述存储器装置的至少一字数据接续于所述字数据之后连续写入至所述存储器阵列；

其中所述至少一字数据的数目等于所述字计数值。

17.根据权利要求15所述的存储器控制器，其特征在于，在所述高阶存取信号包括所述页面计数值情况下，所述多个控制信号更包括时钟信号以及写入使能信号，其中所述存取控制逻辑于第一使能期间使能所述锁存使能信号，以控制所述存储器装置在所述第一使能期间根据所述时钟信号的第一触发取得所述地址信息，并在所述第一使能期间根据所述时钟信号的第二触发取得所述页面计数值，其中，若所述地址信息被取得时所述存储器控制器不使能所述写入使能信号，则使所述存储器装置根据所述地址信息，从所述存储器阵列读取页面的数据，并根据所述页面计数值，从所述存储器阵列连续读取至少一页面的数据，再使所述存储器装置通过所述地址与数据复用总线连续输出所述页面以及所述至少一页面的数据至所述输入输出单元，若所述地址信息被取得时所述存储器控制器使能所述写入使能信号，则使所述存储器装置根据所述地址信息，将所述地址与数据复用总线所传输的页面的数据写入至所述存储器阵列，并根据所述页面计数值，将所述地址与数据复用总线所传送的至少一页面的数据连续写入至所述存储器阵列，其中所述至少一页面的数目等于所述页面计数值。

18.根据权利要求17所述的存储器控制器，其特征在于，所述高阶存取信号更包括至少一顺序参数，其中在每一所述至少一页面的读取或写入中，其字读取或写入顺序是根据所述至少一顺序参数中的一个来确定的，其中所述至少一顺序参数是在每一所述至少一页面开始被读取或写入前至少一个时钟周期时，所述存取控制逻辑使能所述锁存使能信号以使所述存储器装置根据所述时钟信号的触发所取得的。

19.根据权利要求18所述的存储器控制器，其特征在于，所述至少一页面的地址为连续接续于所述页面之后。

20.根据权利要求18所述的存储器控制器，其特征在于，所述存储器装置具有刷新功能，所述高阶存取信号更包括模式参数，其中在所述至少一页面开始被读取或写入前至少一个时钟周期时，所述存取控制逻辑于第二使能期间使能所述锁存使能信号，使所述存储器装置在所述第二使能期间根据所述时钟信号的触发取得所述模式参数，若所述模式参数为第一值，则所述至少一页面的地址为连续接续于所述页面之后，若所述模式参数为第二值，则每一所述至少一页面的地址为每一所述至少一被读取前至少一个时钟周期时，所述存取控制逻辑于第三使能期间使能所述锁存使能信号以使所述存储器装置根据所述时钟信号的触发所取得的通过所述地址总线所传送的目标地址，若所述模式参数为第三值，则在所述存储器装置完成所述存取操作之前，所述存储器控制器控制所述存储器装置暂停刷新操作，以及若所述模式参数为第四值，则在所述存储器装置的刷新操作完成之前，所述存储器控制器控制所述存储器装置暂停所述存取操作。

21.根据权利要求15所述的存储器控制器，其特征在于，所述存储器装置为伪静态随机存取存储器装置。