CN1937075B - 数据传送操作完成检测电路和包含其的半导体存储器件 - Google Patents

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Abstract

一种数据传送操作完成检测电路，包括：第一计数器，用于响应产生读启动信号，执行移位操作；以及第二计数器，用于响应产生短脉冲串完成信号，执行移位操作；以及SR锁存电路，用于响应在第一计数器的计数值与第二计数器的计数值相匹配时产生的短脉冲串完成信号，产生读使能信号。根据读启动信号接收历史，检测到完成了读操作或者另一个数据传送操作；因此，即使在执行读操作等的处理过程中，收到新读命令，也可以检测到在给定时间是否完成了所有读操作。

Description

数据传送操作完成检测电路和包含其的半导体存储器件
技术领域
本发明涉及一种用于检测完成读操作、写操作或者另一种数据传送操作的数据传送操作完成检测电路，具体地说，本发明涉及适合用于同步半导体存储器件的数据传送操作完成检测电路。此外，本发明还涉及包括这种数据传送操作完成检测电路的半导体存储器件。
背景技术
在个人计算机等的主内存内广泛采用诸如同步DRAM(动态随机存取存储器)的同步半导体存储器件。同步半导体存储器件是一种其中与控制器提供的时钟信号同步输入和输出数据的存储器。为了满足过去几年高速发展的需要，随着岁月的更迭，时钟频率不断升高。
同时，特别是在移动设备应用等中对更低功率消耗的要求急剧增强。然而，随着时钟频率的升高，功率消耗也升高。因此，对最近的同步DRAM提供了各种设计，以同时实现高速和低功率消耗。
一种实现低功率消耗的技术是被称为“省电模式”的工作模式。省电模式是一种其中在不读取DRAM的时间周期内，使输入缓冲器停止，以关闭来自控制器的命令输入，从而降低消耗的功率的技术。请参考第H9-69285号日本未决专利申请。
通常，在完成了数据传送操作序列后，例如，在响应读命令执行了读操作序列后，通过将时钟启动信号CKE从高电平变更为低电平，启动省电模式。然而，一种被称为“早期省电”的技术规范以被提出数年，其中在完成读操作、写操作或者其他操作序列之前，时钟启动信号CKE从高电平变更为低电平。一旦在DRAM核心执行读操作或者写操作时，时钟启动信号CKE变更为低电平，则在完成了读操作、写操作或者其他操作序列后，可以接受早期省电的半导体存储器件将自动进入省电模式。
因此，在可以接受早期省电的半导体存储器件中，在DRAM核心正在执行读操作或者写操作时，时钟启动信号CKE变更为低电平。因为该原因，必须在DRAM内产生读使能信号或者写使能信号，从而允许继续执行读操作或者写操作，以使DRAM核心操作不在中途停止。在完成读操作或者写操作时，关闭该读使能信号或者写使能信号，然后，作为响应，开始进入省电模式。
然而，大多数同步DRAM可以在正在执行读操作或者写操作的同时接收新的读命令或者写命令。在这种情况下，完成对应于最先收到的读命令或者写命令的操作序列，然后，启动后续收到的对应于读命令或者写命令的操作。因为该原因，需要一种用于检测在给定的时间是否已经完成全部读操作或者写操作的检测电路，以使这种同步DRAM接受早期省电。
这种问题不仅出现在同步DRAM内，而且出现在具有板上(on-board)高速缓冲存储器的CPU以及其中需要检测完成写操作、读操作以及其他数据传送操作的其他器件上。
发明内容
为了解决这些问题，设计了本发明。因此，本发明的一个目的是提供一种可以用于半导体器件的数据传送操作完成检测电路，该数据传送操作完成检测电路在执行数据传送操作的过程中该半导体器件可以接收读命令、写命令和其他新数据传送命令而且可以检测完成数据传送操作。
本发明的另一个目的是提供一种包括这种数据传送操作完成检测电路的半导体器件。
利用数据传送操作完成检测电路可以实现本发明的上述以及其他目的，该数据传送操作完成检测电路用于半导体器件内、可以响应数据传送命令传送数据，而且在执行数据传送操作序列的过程中，可以接收新数据传送命令，该数据传送操作完成检测电路包括：第一电路，用于保存所述数据传送命令的接收历史；以及第二电路，用于根据所述第一电路保存的接收历史，产生用于表明完成数据传送操作的完成检测信号。
根据本发明，至少根据数据传送命令接收历史，检测到完成了读操作、写操作或者另一种数据传送操作。因此，即使在执行读操作或者写操作的过程中发出的新读命令或者写命令，也可以检测到在给定时间是否完成了所有读操作或者写操作。
在本发明的优选实施例中，当，有指示显示该第一装置在预定时间周期内未收到数据传送命令时，第二装置产生完成检测信号。因此，仅通过监视数据传送命令产生历史，就可以检测到是否完成了所有读操作或者写操作。
在本发明的另一个优选实施例中，第一装置包括至少一个计数器。该计数器存储根据所述数据传送命令产生的而且表示启动数据传送操作序列的数据传送启动信号的产生历史，而且存储表示完成数据传送操作序列的数据传送完成信号的产生历史。因此，即使数据传送操作序列要求的最大时钟数大，仍可以与其成正比将该电路规模的增加降低到最小，而且即使时钟频率高，仍可以保证操作裕度。
在本发明的又一个优选实施例中，第一装置包括：第一计数器，用于响应产生数据传送启动信号，执行移位操作；以及第二计数器，用于响应产生数据传送完成信号，执行移位操作。在第一计数器的计数值与第二计数器的计数值一致的状态下，响应于所述数据传送完成信号的产生，该第二装置产生完成检测信号。根据这种配置，当在一个剩余未完成数据传送操作的等待状态下，产生数据传送完成信号时，可以产生完成检测信号。即使在时钟频率较高时，也可以保证操作裕度。
根据本发明的半导体存储器件包括：第一装置，用于保存所述数据传送命令的接收历史；  第二装置，用于根据所述第一装置保存的接收历史，产生用于表明完成数据传送操作的完成检测信号；以及第三装置，用于接受省电命令，其中在发出数据传送命令之后，而在完成数据传送操作序列之前，在发送省电命令的情况下，响应于所述的完成检测信号，所述半导体存储器件可以进入省电模式。
根据本发明，可以提供一种可以接受早期省电的半导体存储器件。
因此，根据本发明，即使在执行读操作或者写操作的过程中，收到新的读命令或者写命令，也可以检测到在给定的时间是否完成了所有读操作或者写操作。因此，可以正常地执行早期省电模式和其他模式。
附图说明
通过参考下面结合附图对本发明所做的详细说明，本发明的上述以及其他目的、特征和优点更加显而易见，其中：
图1是根据本发明第一优选实施例的数据传送操作完成检测电路的电路图；
图2是采用图1所示数据传送操作完成检测电路的半导体器件的方框图；
图3和4是示出图1所示数据传送操作完成检测电路的运行过程的时序图；
图5是根据本发明第二优选实施例的数据传送操作完成检测电路的电路图；
图6是示出图5所示数据传送操作完成检测电路的运行过程的时序图；
图7是根据本发明第三优选实施例的数据传送操作完成检测电路的电路图；以及
图8是示出图7所示数据传送操作完成检测电路的运行过程的时序图。
具体实施方式
现在，将参考附图详细说明本发明的优选实施例。
图1是根据本发明第一优选实施例的数据传送操作完成检测电路10的电路图。
根据优选实施例的检测电路10是用于同步DRAM的电路，而且它还用于对完成所有读操作进行检测。如图1所示，根据本实施例的检测电路10包括：n个级联锁存电路111至11n；NOR电路12，用于接收来自锁存电路111至11n的输出；以及倒相器13，用于接收来自NOR电路12的输出。
锁存电路111至11n都是包括输入端D、输出端Q和时钟端C的所谓D型锁存电路。响应送到时钟端C的信号(内部时钟CLK)从低电平变更为高电平，锁存送到输入端D的信号，然后，通过输出端Q输出。将根据读命令在同步DRAM内产生的读启动信号RD送到第一锁存电路111的输入端D，然后，顺序移位到后续锁存电路112至11n。在本实施例中，读启动信号RD是高电平有效的。
将锁存电路111至11n的数量n设置为等于读操作序列要求的最大时钟数(最大周期)。该最大周期由以下参数确定：附加等待时间(AL)，从收到读命令开始到DRAM核心启动读操作的延迟；CAS等待时间(CL)，是从DRAM核心启动读操作到输出第一数据的延迟；以及短脉冲串长度(BL)，是读操作序列中持续输出的数据量。
具体地说，在采用在时钟的两个边沿输入数据和输出数据的双数据速率(DDR)的同步DRAM时，下式给出最大周期n
n＝AL+CL+(BL/2)+1
例如，如果AL是10，CL是11，而BL是8，则n是26。这表明从发出读命令READ到完成输出最后数据分量需要26个时钟周期(26个时钟)，然后，执行下一个操作。
在本实施例的检测电路10中，将锁存电路111至11n的数量设置得等于最大周期数量n。因此，在执行读操作序列的过程中，在锁存电路111至11n上必定存在读启动信号RD。因为该原因，在读操作序列期间，来自NOR电路的任意输入均处于高电平，而作为倒相器13的输出的读使能信号RE因此保持高电平。
如图2所示，将检测电路10产生的读使能信号RE送到在同步DRAM中所采用的省电控制电路18。
省电控制电路18是用于产生省电信号PD的电路。在产生省电信号PD时，同步DRAM进入省电模式。在收到读命令之后，而在完成读操作序列之前，在时钟启动信号CKE从高电平变更为低电平时，省电控制电路18不立即产生省电信号PD，即，在读使能信号RE保持高电平的时间周期，暂时停止使读使能信号RE变更为低电平而产生省电信号PD。也就是说，通过所述的数据传送操作完成电路10和所述的省电控制电路18可以接收早期省电模式。
还将该读使能信号RE送到DRAM核心19。如果该读使能信号RE保持高电平，则即使时钟启动信号CKE从高电平变更为低电平，DRAM核心19的操作仍不停止，而继续执行读操作。
图3是示出根据本实施例的检测电路10的运行过程的时序图，
如图3所示，在与外部时钟CK的预定激活边沿同步，发出读命令READ时，根据该读命令READ，产生读启动信号RD。锁存电路111锁存该读启动信号RD，从而将读启动信号RD变更为高电平。如上所述，与内部时钟CLK同步，使该读启动信号RD顺序位移到锁存电路112至11n。然而，将这些锁存电路111至11n的输出全部送到NOR电路12，从而，在该时间周期内，使读使能信号RE保持不变。
因此，即使在执行读操作序列的过程中，处于省电模式，即其中时钟启动信号CKE从高电平变更为低电平，仍保持该读使能信号RE在高电平。DRAM核心进而不停止工作，而读操作照旧继续。
在从发出读命令READ开始，经过等于AL和CL之和的时间周期时，输出第一数据，然后，连续输出等于BL的数据量。利用符合DDR规范的同步DRAM，与该时钟的上升沿和下降沿同步进行输出数据，因此，实际输出数据的周期是BL/2，如图3所示。
在完成输出最终数据而且经历了又一个时钟后，通过锁存电路111至11n位移的读启动信号RD消失，进而，变更读使能信号RE为低电平。读使能信号RE变更为低电平表示完成了读操作，然后，作为响应，图2所示的省电控制电路18产生省电信号PD。因此，同步DRAM进入省电模式。因此，在本实施例中，读使能信号RE的变更被用作完成检测信号。
如图4所示，当在执行读操作序列的过程中，发出新读命令READ时，与当前处于处理过程中的读操作并行，启动新读操作。在这种情况下，在存在先前读启动信号RD和新读启动信号RD时，锁存电路111至11n执行移位操作，因此，即使从激活第一读启动信号RD开始经历了最大周期n后，读使能信号RE仍继续保持高电平。
在从发出最后读命令READ开始经历了最大周期n时，读使能信号RE变更为低电平，然后，作为对其的响应，开始进入省电模式。
通过级联与最大周期n相同数量的锁存电路111至11n，根据本实施例的数据传送操作完成检测电路10以这种方式保持读命令READ接收历史。在超过最大周期n的时间周期内，根据其中不发出读命令READ的持续的状态，禁止读使能信号RE。因此，即使在执行读操作序列的过程中收到新读命令READ时，也可以准确检测到完成所有读操作的时点。因此，如果在该同步DRAM内安装这种检测电路10，就可以接受早期省电。
根据上述实施例，检测电路10内需要与最大周期n相同数量的锁存电路111至11n。因此，在最大周期n增大时，该电路的规模也相应增大。此外，采用多输入NOR电路12，因此，如果时钟频率极高，则存在NOR电路12的操作裕度不足的风险。因为这些原因，在最大周期n较小，而且时钟频率较低时，根据上述实施例的检测电路10被认为是合适的电路。此外，仅通过监视读启动信号RD的产生历史，就可以检测到完成了所有读操作，因此，在不能采用或者难以采用短脉冲串完成信号或者另一个信号时，适合采用该检测电路10。
接着，将说明在最大周期n大，而时钟频率高时适用的实施例。
图5是根据本发明第二优选实施例的数据传送操作完成检测电路20的电路图。
根据本实施例的数据传送操作完成检测电路20是适于如上所述其中最大周期n大，而时钟频率高的同步DRAM的电路。如图5所示，本实施例的检测电路20包括第一计数器21和第二计数器22。第一计数器21包括循环连接的8个锁存电路211至218。第二计数器22也包括循环连接的8个锁存电路221至228。
锁存电路211至218和锁存电路221至228都是D型锁存电路，它具有输入端D、输出端Q和时钟端C。响应送到时钟端C的信号从低电平变更为高电平，锁存送到输入端D的信号，然后，通过输出端Q输出该信号。将根据读命令产生的读启动信号RD同时送到构成第一计数器21的8个锁存电路211至218的时钟端C，然后，将在完成读处理序列时产生的短脉冲串完成信号BE同时送到构成第二计数器22的8个锁存电路221至228的时钟端C。
此外，根据本实施例的检测电路20还设置了8个NAND电路231至238。将第一计数器21和第二计数器22内的两个相应锁存电路的输出送到这些NAND电路231至238。在此提到的“两个相应锁存电路”指包括在第一计数器21内的锁存电路21i和包括在第二计数器22内的锁存电路22i(i＝1至8)，例如，锁存电路211和锁存电路221。
此外，在本实施例的检测电路20内设置用于接收上述8个NAND电路231至238的输出的八输入NAND电路24，而且将该NAND电路24的输出送到SR锁存电路25的复位端R。在SR锁存电路25上，在送到置位端S的信号变更为高电平时，输出Q变更为高电平，而在送到复位端R的信号变更为高电平时，输出Q变更为低电平。将读启动信号RD送到SR锁存电路25的置位端S，如图5所示。
在第一计数器21上，仅在8个锁存电路211至218之一上锁存高电平，而在其他7个锁存电路上锁存低电平。同样，在第二计数器22上，也是仅在8个锁存电路221至228之一上锁存高电平，而在其他7个锁存电路上锁存低电平。在初始状态下，利用初始设定电路26的运行过程，使高电平锁存到第一锁存电路211，221。
接着，将说明根据本实施例的检测电路20的运行过程。
图6是示出根据本实施例的检测电路20的运行过程的时序图。
如图6所示，当在时间t10发出读命令READ时，据此产生读启动信号RD。因此，置位包括在检测电路20内的SR锁存电路25，读使能信号RE变更为高电平，第一计数器21递增，因此，计数值变更为“2”。在此使用的术语“计数值”指高电平锁存到其的锁存电路的下标号。因此，第一计数器和第二计数器的计数值的初始值均是“1”。在上述情况下，通过递增，第一计数器21的计数值是“2”，而第二计数器22的计数值是“1”。因此，8个NAND电路231至238的输出全部为高电平，因此，将低电平施加到SR锁存电路25的复位端R。
因此，在读使能信号RE处于高电平时，DRAM核心不停止工作，而继续正常进行读操作。在这方面，与参考图2描述的相同。然后，当在这些读操作序列期间，在时间tl1，发出新读命令READ时，据此产生新读启动信号RD。因此，第一计数器21进一步递增，然后，计数值变更为“3”。还是在这种情况下，8个NAND电路231至238的输出全部是高电平，因此，读使能信号RE保持高电平。
一旦完成对应于第一读命令READ的读操作序列，就在时间t12，激活短脉冲串完成信号BE。作为响应，第二计数器22递增，然后，计数值变更为“2”。然而，第一计数器21的计数值已经是“3”，而且8个NAND电路231至238的输出全部处于高电平，因此，读使能信号RE保持高电平。因此，继续执行对应于第二读命令READ的读操作序列，而不开始进入省电模式。
当在执行对应于第二读命令READ的读操作过程中，在时间t13，发出另一个新读命令READ时，再一次据此产生读启动信号RD，然后，第一计数器21进一步递增。因此，第一计数器21的计数值变更为“4”。
当在时间t14，响应完成对应于第二读命令READ的读操作，激活短脉冲串完成信号BE时，第二计数器22递增，因此，计数值变更为“3”。此外，当在时间t15，响应完成对应于第三读命令READ，激活短脉冲串完成信号BE时，第二计数器22进一步递增，因此，计数值变更为“4”。
因此，锁存电路214的输出和锁存电路224的输出处于高电平，因此，NAND电路234的输出处于低电平，因此，将高电平施加到SR锁存电路25的复位端R。结果，读使能信号RE变更为低电平，然后，作为响应，开始进入省电模式。
这样，根据本实施例的检测电路20将表示启动读操作序列的读启动信号RD产生历史与表示完成读操作序列的短脉冲串完成信号BE产生历史进行比较，然后，根据产生的读启动信号RD的数量与产生的短脉冲串完成信号BE的数量之间的匹配性，将读使能信号RE变更为低电平。换句话说，第一计数器21和第二计数器22均包括用于保存读启动信号RD产生历史和短脉冲串完成信号BE历史的递增递减计数器，因此，在剩余的未完成读操作数量到达0时，可以将读使能信号RE变更为低电平。
因此，以与第一实施例的检测电路10相同的方式，即使在执行读操作序列的过程中，发出新读命令READ，仍可以准确检测完成全部读操作的时点。因此，如果在同步DRAM内嵌入了这种检测电路20，则可以接受早期省电。
根据本实施例的检测电路20不要求锁存电路的数量等于最大周期n，因此，其规模可以较小。此外，还可以降低输入到NAND电路24的输入的数量，该NAND电路24是多输入门电路，因此，可以增大操作裕度。因此，即使具有较高的最大周期n和较高的时钟频率，根据本实施例的数据传送操作完成检测电路20也可以准确检测完成读操作的时点。
必须将分别构成第一计数器21和第二计数器22的锁存电路的数量(在上面的实施例中是8)设置为大于通过将读操作序列要求的时钟数n(最大周期n)除以在读操作序列过程中输出数据要求的时钟数(对于DDR规范是BL/2)获得的值的数。将该数设置为这样大的原因是，在锁存电路的数量等于或者小于上述值，而且连续发出读命令READ时，第一计数器21的计数值构成全周期，必然导致读使能信号RE变更为低电平，而无论是否已经完成了所有读操作。
图7是根据本发明第三优选实施例的数据传送操作完成检测电路30的电路图。
根据本实施例的数据传送操作完成检测电路30与上述实施例的检测电路20的不同之处在于，在八输入NAND电路24与SR锁存电路25之间插入了AND电路31，而且在初始状态下，初始设定电路26使高电平锁存到锁存电路211、222。否则，根据本实施例的检测电路30与根据上述实施例的检测电路20相同。因此，对同样的部件分配同样的参考编号，因此，不重复说明它们。
AND电路31是双输入AND电路。将八输入NAND电路24的输出信号送到AND电路31的一个输入端，而将短脉冲串完成信号BE送到另一个输入端。将AND电路31的输出送到SR锁存电路25的复位端R。因此，本实施例的检测电路30不同于上述实施例的检测电路20，不仅仅利用匹配的第一计数器21和第二计数器22的计数值复位SR锁存电路25，而在第一计数器21和第二计数器22的计数值匹配并且短脉冲串完成信号BE处于高电平时才复位SR锁存电路25。
此外，在本实施例中，在初始状态下，初始设定电路26使高电平锁存都安锁存电路211、222，因此，第一计数器的初始值是“1”，而第二计数器的初始值是“2”。因此，在初始状态下，将第二计数器的计数值设置为比第一计数器的值大的值。因此，在根据本实施例的检测电路30上，在发出第一读命令READ，而且据此产生第一读启动信号RD时，将八输入NAND电路24的输出立即变更为高电平(即，检测到一致的状态)。
接着，将说明根据本实施例的检测电路30的运行过程。
图8是示出根据本实施例的数据传送操作完成检测电路30的运行过程的时序图。
如图8所示，当在时间t20，发出读命令READ时，据此产生读启动信号RD。因此，对包括在检测电路30内的SR锁存电路25进行置位，读使能信号RE变更为高电平，第一计数器21递增，因此，计数值变更为“2”。因此，八输入NAND电路24的输出A变更为高电平，因为第一计数器21的计数值与第二计数器22的计数值一致(即，都是“2”)。
在本实施例中，将AND电路31插在八输入NAND电路24与SR锁存电路25之间。因此，在不复位SR锁存电路25的情况下，保持置位状态。换句话说，八输入NAND电路24的输出A处于高电平的状态表示存在一个其操作还没有完成的读命令，然后，处于等待状态，以复位SR锁存电路25。
当在执行一系列读操作的过程中，在时间t21，发出新读命令READ时，产生基于该命令的新读启动信号。因此，第一计数器21进一步递增，计数值变更为“3”。因此，第一计数器21的计数值与第二计数器22的计数值不一致，结果，八输入NAND电路24的输出A变更为低电平。换句话说，取消用于复位SR锁存电路25的等待状态。取消等待状态表明积累了两个或者更多个没有完成的读操作。
一旦完成了对应于第一读命令READ的读操作序列，则在时间t22，激活短脉冲串完成信号BE。作为对其的响应，第二计数器22递增，因此，计数值变更为“3”。然后，该状态返回等待状态，其中八输入NAND电路24的输出A处于高电平。
当在执行对应于第二读命令READ的读操作的处理过程中，在时间t23，又发出新读命令READ时，据此产生读启动信号RD，然后，第一计数器21进一步递增。计数器21的计数值变更为“4”，然后，取消等待状态。
当响应完成执行对应于第二读命令READ的读操作，在时间t24，激活短脉冲串完成信号BE时，第二计数器22递增，计数值变更为“4”，然后，其状态再一次返回等待状态。
当响应完成执行对应于第三读命令READ的读操作，在时间t25，激活短脉冲串完成信号BE时，AND电路31的输入变更为高电平。因此，对SR锁存电路25的复位端R施加高电平。结果，读启动信号RE变更为低电平，然后，作为对此的响应，开始进入省电模式。此外，第二计数器22进一步递增，计数值变更为“5”，而且与在初始状态下相同，恢复其中第二计数器的计数值比第一计数器的计数值大“1”的状态。
因此，在本实施例的检测电路30中，第二计数器22的计数值比第一计数器21的计数值大1，而且在具有单个累积读命令的等待状态下，八输入NAND24的输出A变更为高电平。因此，当在等待状态下激活短脉冲串完成信号BE时，可以立即复位SR锁存电路25，而无需在较大规模的八输入NAND24内进行路由选择。因此，根据本实施例的数据传送操作完成检测电路30与上述实施例的数据检测电路20具有同样的作用，而且可以充分保证八输入NAND24的操作裕度，因此，即使时钟频率高，也可以准确检测完成读操作的时点。
在本实施例中，必须将分别构成第一计数器21和第二计数器22的锁存电路的数量(在上述实施例中为8个)设置为大于将读操作序列要求的时钟数n(最大周期)除以读操作序列输出的数据要求的时钟数(对于DDR技术规范是BL/2)获得的值加1产生的值。在该数设置为这样大的原因是，在锁存电路的数量等于或者小于上述值，而且连续接收读命令READ时，第一计数器21的计数值构成全周期，即使该状态最初不处于等待状态，也必然导致该状态进入等待模式。
本发明并不局限于上述实施例，相反，在权利要求限定的本发明实质范围内，可以进行各种修改，而且这些修改自然包括在本发明范围内。
例如，在上述实施例中，描述了响应读命令，执行操作的电路例子。然而，本发明并不局限于此，本发明还可以用于检测响应写命令完成的写操作。换句话说，本发明可以用于检测响应多种数据传送命令的数据传送操作的完成。
在上述实施例中，还给出了在同步DRAM内使用的数据传送操作完成检测电路的例子。然而，本发明的使用范围并不局限于此，而且本发明可以应用于用于CPU或者其他器件上的高速缓冲存储器的数据传送操作完成检测电路。

Claims (4)

1.一种用于半导体器件内的数据传送操作完成检测电路，该电路可以响应多个数据传送命令的每一个传送数据而且在执行对应于前一数据传送命令的数据传送操作序列的过程中，可以接收一个新的数据传送命令，该数据传送操作完成检测电路包括：
第一电路，所述第一电路响应多个数据传送命令的每一个并保存所述数据传送命令的接收历史，其中所述第一电路至少包括一个计数器，所述至少一个计数器存储根据所述数据传送命令产生的而且表示启动数据传送操作序列的数据传送启动信号的产生历史，而且存储表示完成数据传送操作序列的数据传送完成信号的产生历史；以及
第二电路，用于根据所述第一电路保存的接收历史，产生用于表明完成数据传送操作的完成检测信号，
其中所述至少一个计数器包括：第一计数器，用于响应于产生所述数据传送启动信号，执行计数操作；以及第二计数器，用于响应于产生所述数据传送完成信号，执行计数操作，
其中所述第一和第二计数器均包括多个循环连接的锁存电路，
其中包括在所述第一计数器内的锁存电路的数量与包括在所述第二计数器内的锁存电路的数量相同，
其中响应于所述第一计数器的计数值与所述第二计数器的计数值之间的差值满足预定条件，所述第二电路产生所述完成检测信号，
其中在所述第一计数器的计数值与所述第二计数器的计数值一致的状态下，响应于产生所述数据传送完成信号，所述第二电路产生所述完成检测信号，
其中所述第一电路进一步包括初始设定电路，用于在初始状态下，将所述第二计数器的计数值设置为比所述第一计数器的计数值的值大“1”。
2.根据权利要求1所述的数据传送操作完成检测电路，其中将包括在所述第一计数器内的锁存电路的数量设置为大于数据传送操作序列要求的时钟数除以数据传送操作序列内进行数据输出要求的时钟数获得的值加“1”的值。
3.根据权利要求1所述的数据传送操作完成检测电路，其中所述数据传送命令是读命令。
4.根据权利要求1所述的数据传送操作完成检测电路，其中所述数据传送命令是写命令。
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