JP3272914B2 - 同期型半導体装置 - Google Patents
同期型半導体装置Info
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- semiconductor device
- internal
- synchronous semiconductor
- clock
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- G11C—STATIC STORES
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- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
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- G11C11/4076—Timing circuits
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- G—PHYSICS
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、シンクロナスダイ
ナミックランダムアクセスメモリ（以下、単にＳＤＲＡ
Ｍという）等の同期型半導体装置に係り、詳しくは、消
費電力を低減させるために各入力回路のＤＣ電流を遮断
するパワーダウンモード（ＰＤモード）と、同期信号と
して用いられる内部クロック信号を一時的に停止させる
ことにより外部からのチップアクセスを一時的に停止さ
せるクロック停止モード（ＣＳＵＳモード）を動作モー
ドとしてとりうるＳＤＲＡＭ等の同期型半導体装置に関
する。
ナミックランダムアクセスメモリ（以下、単にＳＤＲＡ
Ｍという）等の同期型半導体装置に係り、詳しくは、消
費電力を低減させるために各入力回路のＤＣ電流を遮断
するパワーダウンモード（ＰＤモード）と、同期信号と
して用いられる内部クロック信号を一時的に停止させる
ことにより外部からのチップアクセスを一時的に停止さ
せるクロック停止モード（ＣＳＵＳモード）を動作モー
ドとしてとりうるＳＤＲＡＭ等の同期型半導体装置に関
する。
【０００２】
【従来の技術】外部から供給されるクロック信号に同期
して動作する一般的なＳＤＲＡＭは、例えば、図９に示
すように構成されている。図９において、ＳＤＲＡＭ
は、ＲＡＳ（ロードアドレスストローブ）信号、ＣＡＳ
（カラムアドレスストローブ）信号、ＷＥ（ライトイネ
ーブル）信号、ＣＫＥ（クロックイネーブル）信号、外
部ＣＬＫ（クロック）信号等の外部信号がそれぞれ入力
するパッドＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５・・・が接続
されたタイミング制御回路１００と、メモリ制御回路２
００及びメモリセル（セルトランジスタ）が配列された
メモリバンク３００を有している。タイミング制御回路
１００は、特にパッドＰ５から入力される外部クロック
信号に基づいて各パッドに入力される外部信号のタイミ
ングを調整し、タイミング調整のなされた信号がメモリ
制御回路２００に供給される。メモリ制御回路２００
は、タイミング調整回路を介して入力される信号の組み
合わせに従って、メモリバンク３００に対して、リー
ド、ライト、リフレッシュ、プリチャージ等の動作信号
（コマンド）を供給する。そして、メモリ制御回路２０
０からの動作信号（コマンド）に従って、メモリバンク
３００でのリード、ライト等の動作が実行される。
して動作する一般的なＳＤＲＡＭは、例えば、図９に示
すように構成されている。図９において、ＳＤＲＡＭ
は、ＲＡＳ（ロードアドレスストローブ）信号、ＣＡＳ
（カラムアドレスストローブ）信号、ＷＥ（ライトイネ
ーブル）信号、ＣＫＥ（クロックイネーブル）信号、外
部ＣＬＫ（クロック）信号等の外部信号がそれぞれ入力
するパッドＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５・・・が接続
されたタイミング制御回路１００と、メモリ制御回路２
００及びメモリセル（セルトランジスタ）が配列された
メモリバンク３００を有している。タイミング制御回路
１００は、特にパッドＰ５から入力される外部クロック
信号に基づいて各パッドに入力される外部信号のタイミ
ングを調整し、タイミング調整のなされた信号がメモリ
制御回路２００に供給される。メモリ制御回路２００
は、タイミング調整回路を介して入力される信号の組み
合わせに従って、メモリバンク３００に対して、リー
ド、ライト、リフレッシュ、プリチャージ等の動作信号
（コマンド）を供給する。そして、メモリ制御回路２０
０からの動作信号（コマンド）に従って、メモリバンク
３００でのリード、ライト等の動作が実行される。
【０００３】ところで、この種のＳＤＲＡＭでは、パワ
ーダウンモード（以下、ＰＤモードという）と、クロッ
ク停止モード（以下、ＣＳＵＳモードという）とを動作
モードとして取りうる。ＰＤモードとは、高速動作を可
能とするために各外部信号の入力処理を行う入力回路の
ＤＣ電流を、チップアクセスがなされない場合に、遮断
することによって消費電力を低減させるための動作モー
ドである。また、ＣＳＵＳモードとは、外部クロック信
号に同期した内部クロック信号を停止させることによっ
て、その間は、チップアクセスを停止させる動作モード
である。
ーダウンモード（以下、ＰＤモードという）と、クロッ
ク停止モード（以下、ＣＳＵＳモードという）とを動作
モードとして取りうる。ＰＤモードとは、高速動作を可
能とするために各外部信号の入力処理を行う入力回路の
ＤＣ電流を、チップアクセスがなされない場合に、遮断
することによって消費電力を低減させるための動作モー
ドである。また、ＣＳＵＳモードとは、外部クロック信
号に同期した内部クロック信号を停止させることによっ
て、その間は、チップアクセスを停止させる動作モード
である。
【０００４】ＰＤモードは、メモリバンク３００が活性
化されていない状態（非活性状態）において、図１０に
示すように、ＣＫＥ（クロックイネーブル）信号が立ち
下がていることを外部クロック信号に同期して検出する
とエントリーされる。なお、このＰＤモードは、リフレ
ッシュタイムｔREF 以上は継続させることはできない。
また、ＣＳＵＳモードは、メモリバンク３００が活性化
された状態（活性状態）において、図１１に示すよう
に、ＣＫＥ信号が立ち下がっていることを外部クロック
に同期して検出するとエントリーされ、外部クロックに
同期した内部クロックが停止する。なお、図１１の例で
は、ＣＫＥ信号の立ち下がりを検出してから１クロック
遅れて内部クロックが停止される。即ち、ＣＫＥレイテ
ンシィが１クロックである。このように内部クロックが
停止する結果、この内部クロックに同期して行われるリ
ード動作では、内部クロックが停止している間リードデ
ータは変化せず（例えば、図１１におけるデータＱ2 及
びＱ3 ）、また、同様に内部クロックに同期して行われ
るライト動作では、内部クロックが停止している間デー
タの書き込みは行われない。
化されていない状態（非活性状態）において、図１０に
示すように、ＣＫＥ（クロックイネーブル）信号が立ち
下がていることを外部クロック信号に同期して検出する
とエントリーされる。なお、このＰＤモードは、リフレ
ッシュタイムｔREF 以上は継続させることはできない。
また、ＣＳＵＳモードは、メモリバンク３００が活性化
された状態（活性状態）において、図１１に示すよう
に、ＣＫＥ信号が立ち下がっていることを外部クロック
に同期して検出するとエントリーされ、外部クロックに
同期した内部クロックが停止する。なお、図１１の例で
は、ＣＫＥ信号の立ち下がりを検出してから１クロック
遅れて内部クロックが停止される。即ち、ＣＫＥレイテ
ンシィが１クロックである。このように内部クロックが
停止する結果、この内部クロックに同期して行われるリ
ード動作では、内部クロックが停止している間リードデ
ータは変化せず（例えば、図１１におけるデータＱ2 及
びＱ3 ）、また、同様に内部クロックに同期して行われ
るライト動作では、内部クロックが停止している間デー
タの書き込みは行われない。
【０００５】上記のように、ＰＤモード及びＣＳＵＳモ
ードは、それをエントリーさせるためには、同じＣＫＥ
信号を立ち下げるという外部操作を行う。そして、チッ
プの内部状態（メモリバンク３００の活性状態、非活性
状態）に応じてＰＤモード又はＣＳＵＳモードの選択が
なされる。
ードは、それをエントリーさせるためには、同じＣＫＥ
信号を立ち下げるという外部操作を行う。そして、チッ
プの内部状態（メモリバンク３００の活性状態、非活性
状態）に応じてＰＤモード又はＣＳＵＳモードの選択が
なされる。
【０００６】従来のタイミング制御回路１００では、メ
モリバンク３００が活性状化されたときに立ち上がり
（外部／ＲＡＳ信号の立ち下がりが外部ＣＫＬによって
取り込まれた信号に同期（／は反転信号を示す））、非
活性化されたときに立ち下がる内部ＲＡＳ信号（以下、
ｒａｓｚ信号という）を生成している。このｒａｓｚ信
号は、ワード線（ＷＬ）のリセットに用いられる。そし
て、このｒａｓｚ信号が立ち下がった状態で、外部から
のＣＫＥ信号が立ち下げられると、タイミング制御回路
１００は、各入力回路のＤＣ電流を遮断するためのＰＤ
制御信号を出力し、ＰＤモードがエントリーされる。ま
た、ｒａｓｚ信号が立ち上がった状態で、外部からのＣ
ＫＥ信号が立ち下げられると、タイミング制御回路１０
０は、内部クロック信号を停止させるためのＣＳＵＳ制
御信号を出力し、ＣＳＵＳモードがエントリーされる。
モリバンク３００が活性状化されたときに立ち上がり
（外部／ＲＡＳ信号の立ち下がりが外部ＣＫＬによって
取り込まれた信号に同期（／は反転信号を示す））、非
活性化されたときに立ち下がる内部ＲＡＳ信号（以下、
ｒａｓｚ信号という）を生成している。このｒａｓｚ信
号は、ワード線（ＷＬ）のリセットに用いられる。そし
て、このｒａｓｚ信号が立ち下がった状態で、外部から
のＣＫＥ信号が立ち下げられると、タイミング制御回路
１００は、各入力回路のＤＣ電流を遮断するためのＰＤ
制御信号を出力し、ＰＤモードがエントリーされる。ま
た、ｒａｓｚ信号が立ち上がった状態で、外部からのＣ
ＫＥ信号が立ち下げられると、タイミング制御回路１０
０は、内部クロック信号を停止させるためのＣＳＵＳ制
御信号を出力し、ＣＳＵＳモードがエントリーされる。
【０００７】ところで、ＳＤＲＡＭにおいては、オート
プリチャージコマンド動作が許容されている。このオー
トプリチャージコマンド動作は、ＣＡＳに関する動作コ
マンドの入力時に所定のアドレスビットの状態に応じて
実行可能となり、ＣＡＳに関する動作が終了した後に、
ＲＡＳに関する動作において自動的にプリチャージが実
行される。このプリチャージとは、主に、ワード線の電
位を立ち下げて、メモリバンク３００のセルトランジス
タをカットオフさせる動作をいう。例えば、オートプリ
チャージのあるリードコマンド（ＲＥＡＤＡ）が立ち上
げられると、図１２に示すように、リードコマンドをク
ロック信号に同期して検出した後に、データ（ＤＱ）の
読み込みと共に、プリチャージが実行される。このプリ
チャージが実行される所定の期間（ｔRP) は、新しいコ
マンドを発行することができない。また、例えば、オー
トプリチャージのあるライトコマンド（ＷＲＩＴＡ）が
立ち上げられると、図１３に示すように、ライトコマン
ドをクロックに同期して検出した後に、データの書き込
み及びプリチャージが実行される。プリチャージは、バ
ースト終了からライトリカバリータイムｔRWL を満足し
た後に開始される。そして、このプリチャージの実行さ
れる所定の期間（ｔRP) は、新しいコマンドを発行する
ことができない。なお、図１２及び図１３に示すリード
動作及びライト動作では、動作タイミングの遅れを表す
ＣＡＳレイテンシィが２クロック（ＣＬ＝２）に設定さ
れ、データ長に対応したバースト長が２クロック（ＢＬ
＝２）に設定されている。
プリチャージコマンド動作が許容されている。このオー
トプリチャージコマンド動作は、ＣＡＳに関する動作コ
マンドの入力時に所定のアドレスビットの状態に応じて
実行可能となり、ＣＡＳに関する動作が終了した後に、
ＲＡＳに関する動作において自動的にプリチャージが実
行される。このプリチャージとは、主に、ワード線の電
位を立ち下げて、メモリバンク３００のセルトランジス
タをカットオフさせる動作をいう。例えば、オートプリ
チャージのあるリードコマンド（ＲＥＡＤＡ）が立ち上
げられると、図１２に示すように、リードコマンドをク
ロック信号に同期して検出した後に、データ（ＤＱ）の
読み込みと共に、プリチャージが実行される。このプリ
チャージが実行される所定の期間（ｔRP) は、新しいコ
マンドを発行することができない。また、例えば、オー
トプリチャージのあるライトコマンド（ＷＲＩＴＡ）が
立ち上げられると、図１３に示すように、ライトコマン
ドをクロックに同期して検出した後に、データの書き込
み及びプリチャージが実行される。プリチャージは、バ
ースト終了からライトリカバリータイムｔRWL を満足し
た後に開始される。そして、このプリチャージの実行さ
れる所定の期間（ｔRP) は、新しいコマンドを発行する
ことができない。なお、図１２及び図１３に示すリード
動作及びライト動作では、動作タイミングの遅れを表す
ＣＡＳレイテンシィが２クロック（ＣＬ＝２）に設定さ
れ、データ長に対応したバースト長が２クロック（ＢＬ
＝２）に設定されている。
【０００８】上記のようなプリチャージ動作にあること
を示すために、従来のタイミング制御回路１００では、
外部ＲＡＳ信号のレベルと外部ＣＫＬ信号に同期して立
ち上げられたｒａｓｚ信号を立ち下げるようにしてい
る。
を示すために、従来のタイミング制御回路１００では、
外部ＲＡＳ信号のレベルと外部ＣＫＬ信号に同期して立
ち上げられたｒａｓｚ信号を立ち下げるようにしてい
る。
【０００９】
【発明が解決しようとする課題】上記のように、オート
プリチャージ動作にあるか否かを表すｒａｓｚ信号を用
いてＰＤモードとＣＳＵＳモードとを区別する従来のＳ
ＤＲＡＭでは、次のような不都合が生ずる。
プリチャージ動作にあるか否かを表すｒａｓｚ信号を用
いてＰＤモードとＣＳＵＳモードとを区別する従来のＳ
ＤＲＡＭでは、次のような不都合が生ずる。
【００１０】図１４に示すように、メモリバンク３００
が活性状態となってデータ（ＤＱ）が内部クロックＣＬ
Ｋに同期して出力されている状態では、ｒａｓｚ信号は
立ち上げられた状態となる。この状態において、ＣＫＥ
信号が立ち下げられると、ＣＳＵＳモードがエントリー
される。また、バースト終了を内部クロックに同期して
検出すると（タイミング（ａ））、プリチャージが開始
されると共に、ｒａｓｚ信号が立ち下げられる。そし
て、データもローレベル又はハイレベルに立ち下げ又は
上げられる。ここで、ＣＫＥ信号が立ち下げられた状態
にあると、ＰＤモードがエントリーされ、外部クロック
の入力回路がパワーダウンされる。その結果、ｒａｓｚ
信号が立ち下がった直後において、内部クロックが停止
され、その内部クロックに同期して動作する出力トラン
ジスタが現在の状態をそのまま維持する。この時、もし
出力トランジスタが、データ出力終了後（バースト終了
後）、まだハイインピーダンス（Ｈｉ−ｚ）状態（デー
タ非出力状態）となっていなければ、該出力トランジス
タが導通状態（データ出力状態）のままＰＤモードを維
持してしまう。
が活性状態となってデータ（ＤＱ）が内部クロックＣＬ
Ｋに同期して出力されている状態では、ｒａｓｚ信号は
立ち上げられた状態となる。この状態において、ＣＫＥ
信号が立ち下げられると、ＣＳＵＳモードがエントリー
される。また、バースト終了を内部クロックに同期して
検出すると（タイミング（ａ））、プリチャージが開始
されると共に、ｒａｓｚ信号が立ち下げられる。そし
て、データもローレベル又はハイレベルに立ち下げ又は
上げられる。ここで、ＣＫＥ信号が立ち下げられた状態
にあると、ＰＤモードがエントリーされ、外部クロック
の入力回路がパワーダウンされる。その結果、ｒａｓｚ
信号が立ち下がった直後において、内部クロックが停止
され、その内部クロックに同期して動作する出力トラン
ジスタが現在の状態をそのまま維持する。この時、もし
出力トランジスタが、データ出力終了後（バースト終了
後）、まだハイインピーダンス（Ｈｉ−ｚ）状態（デー
タ非出力状態）となっていなければ、該出力トランジス
タが導通状態（データ出力状態）のままＰＤモードを維
持してしまう。
【００１１】なお、図１４に示す例は、ＣＡＳレイテン
シィが１クロック（ＣＬ＝１）に、バースト長が４クロ
ック（ＢＬ＝４）にそれぞれ設定されている。図１５
は、ＣＡＳレイテンシィが２クロック（ＣＬ＝２）に、
バースト長が４クロック（ＢＬ＝４）にそれぞれ設定さ
れた場合を示し、図１６は、ＣＡＳレイテンシィが３ク
ロック（ＣＬ＝３）に、バースト長が４クロック（ＢＬ
＝４）にそれぞれ設定された場合を示している。図１
５、図１６に示す例では、バーストが終了してから１ク
ロック後にプリチャージが開始される。これらの場合に
おいても、タイミング（ａ）でのクロックに起因したｒ
ａｓｚ信号の立ち下がりの前後において同様の不都合が
発生する。
シィが１クロック（ＣＬ＝１）に、バースト長が４クロ
ック（ＢＬ＝４）にそれぞれ設定されている。図１５
は、ＣＡＳレイテンシィが２クロック（ＣＬ＝２）に、
バースト長が４クロック（ＢＬ＝４）にそれぞれ設定さ
れた場合を示し、図１６は、ＣＡＳレイテンシィが３ク
ロック（ＣＬ＝３）に、バースト長が４クロック（ＢＬ
＝４）にそれぞれ設定された場合を示している。図１
５、図１６に示す例では、バーストが終了してから１ク
ロック後にプリチャージが開始される。これらの場合に
おいても、タイミング（ａ）でのクロックに起因したｒ
ａｓｚ信号の立ち下がりの前後において同様の不都合が
発生する。
【００１２】このため、従来のＳＤＲＡＭでは、ｒａｓ
ｚ信号が立ち下がる前後でのＣＫＥ信号の立ち下げを禁
止するという制限のもとで使用しなければならなかっ
た。そこで、本発明の目的は、ＰＤコマンド、ＣＳＵＳ
コマンドのエントリーの制限を極力なくし、使い勝手の
向上したＳＤＲＡＭ等の同期型半導体装置を提供するこ
とである。
ｚ信号が立ち下がる前後でのＣＫＥ信号の立ち下げを禁
止するという制限のもとで使用しなければならなかっ
た。そこで、本発明の目的は、ＰＤコマンド、ＣＳＵＳ
コマンドのエントリーの制限を極力なくし、使い勝手の
向上したＳＤＲＡＭ等の同期型半導体装置を提供するこ
とである。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、請求項１に記載されるように、外部から
供給されるクロック信号（ＣＬＫ）に同期して動作し、
所定の外部信号（ＣＫＥ、ＲＡＳ）の状態に応じて、所
定の回路のＤＣ電流を遮断するパワーダウンモードを動
作モードとして取りうる同期型半導体装置において、ワ
ード線が活性化された状態を示す第一の状態と該ワード
線のリセット状態を示す第二の状態のいずれかを取りう
る第一の内部信号（ｒａｓｚ）の第一の状態から第二の
状態への切換えタイミングから上記クロック信号に基づ
いて所定時間遅延されたタイミングにてレベルが変化す
る第二の内部信号（ｒａｓｄｚ）を生成する信号生成手
段（１２０）と、上記所定の外部信号が前記パワーダウ
ンモードを示し、該信号生成手段（１２０）にて生成さ
れた第二の内部信号（ｒａｓｄｚ）のレベルが変化した
ときに上記クロック信号に同期してパワーダウンモード
を有効にするタイミング制御手段（１０４）とを有する
ように構成される。
め、本発明は、請求項１に記載されるように、外部から
供給されるクロック信号（ＣＬＫ）に同期して動作し、
所定の外部信号（ＣＫＥ、ＲＡＳ）の状態に応じて、所
定の回路のＤＣ電流を遮断するパワーダウンモードを動
作モードとして取りうる同期型半導体装置において、ワ
ード線が活性化された状態を示す第一の状態と該ワード
線のリセット状態を示す第二の状態のいずれかを取りう
る第一の内部信号（ｒａｓｚ）の第一の状態から第二の
状態への切換えタイミングから上記クロック信号に基づ
いて所定時間遅延されたタイミングにてレベルが変化す
る第二の内部信号（ｒａｓｄｚ）を生成する信号生成手
段（１２０）と、上記所定の外部信号が前記パワーダウ
ンモードを示し、該信号生成手段（１２０）にて生成さ
れた第二の内部信号（ｒａｓｄｚ）のレベルが変化した
ときに上記クロック信号に同期してパワーダウンモード
を有効にするタイミング制御手段（１０４）とを有する
ように構成される。
【００１４】この同期型半導体装置では、第一の内部信
号の状態切り換えタイミングから所定時間遅延したタイ
ミングにて第二の内部信号のレベルが変化する。従っ
て、既に、ワード線がリセット状態であるときに、パワ
ーダウンモードが有効になる。即ち、ワード線が活性化
された状態においてパワーダウンモードが有効となるこ
とが防止できる。
号の状態切り換えタイミングから所定時間遅延したタイ
ミングにて第二の内部信号のレベルが変化する。従っ
て、既に、ワード線がリセット状態であるときに、パワ
ーダウンモードが有効になる。即ち、ワード線が活性化
された状態においてパワーダウンモードが有効となるこ
とが防止できる。
【００１５】本願は、請求項２に記載されるように、特
に、シンクロナスダイナミックランダムアクセスメモリ
（ＳＤＲＡＭ）に適用されることが好ましい。ＳＤＲＡ
Ｍの場合、請求項３に記載されるように、上記第一の信
号として、プリチャージ動作に用いられる内部信号（ｒ
ａｓｚ）を用いることが好ましい。
に、シンクロナスダイナミックランダムアクセスメモリ
（ＳＤＲＡＭ）に適用されることが好ましい。ＳＤＲＡ
Ｍの場合、請求項３に記載されるように、上記第一の信
号として、プリチャージ動作に用いられる内部信号（ｒ
ａｓｚ）を用いることが好ましい。
【００１６】また、ＣＡＳレイテンシィに応じて正確な
タイミング制御が行えるという観点から、請求項４に記
載されるように、上記信号生成手段は、ＣＡＳレイテン
シィに応じて異なる遅延時間を設定する手段を有するこ
とが好ましい。更に、上記課題を解決するため、本発明
は、請求項５に記載されるように、外部から供給される
クロック信号（ＣＬＫ）に同期して動作し、パワーダウ
ンモードを動作モードとして取り得る同期型半導体装置
において、入力信号（ＲＡＳ、ＡＣＴＶ、バースト終了
信号）を入力し、その入力信号の状態に基づいて活性状
態と非活性状態のいずれかの状態となる第一の内部信号
（ｒａｓｚ）を出力する第一の信号生成回路（１１０）
と、上記第一の内部信号（ｒａｓｚ）を入力し、該第一
の内部信号の活性状態から非活性状態への切換えタイミ
ングから上記クロック信号に基づいて所定の遅延時間だ
け遅延されたタイミングにて活性状態から非活性状態へ
変化する第二の内部信号（ｒａｓｄｚ）を出力する第二
の信号生成回路（１２０）と、前記第二の信号生成回路
（１２０）からの前記第二の内部信号（ｒａｓｄｚ）が
前記非活性状態であるときに、前記パワーダウンモード
を示すパワーダウン信号（ＰＤ）を出力するパワーダウ
ン制御回路（１０４）とを備えるように構成される。請
求項６に記載されるように、上記同期型半導体装置は、
シンクロナスダイナミックランダムアクセスメモリ（Ｓ
ＤＲＡＭ）とすることができる。請求項７に記載される
ように、本発明は、上記同期型半導体装置において、上
記第一の内部信号（ｒａｓｚ）は、プリチャージ動作に
用いられるように構成することができる。請求項８に記
載されるように、上記同期型半導体装置において、上記
遅延時間は、ＣＡＳレイテンシィ（ＣＬ）に依存するよ
うにすることができる。請求項９に記載されるように、
上記同期型半導体装置において、メモリバンク（３０
０）を有し、上記第一の内部信号（ｒａｓｚ）が前記活
性状態のとき該メモリバンクが有効とされ、上記第一の
内部信号が前記非活性状態のとき該メモリバンクが無効
とされるように構成することができる。請求項１０に記
載されるように、上記同期型半導体装置において、前記
パワーダウン制御回路（１０４）は、クロックイネーブ
ル信号（ＣＫＥ）と上記第二の内部信号（ｒａｓｄｚ）
に応答して動作するように構成することができる。請求
項１１に記載されるように、上記同期型半導体装置にお
いて、外部信号を入力する入力回路を有し、上記パワー
ダウンモードにおいて、該入力回路は、前記パワーダウ
ン信号（ＰＤ）に応答してＤＣ電流が遮断されるように
構成することができる。請求項１２に記載されるよう
に、上記同期型半導体装置において、前記第一の信号生
成回路（１１０）の前記入力信号は、アクティブコマン
ド信号（ＡＣＴＶ）及びバースト終了信号とすることが
できる。請求項１３に記載されるように、上記同期型半
導体装置において、ＣＡＳコマンドに応答した動作が完
了した後に上記メモリバンクのプリチャージ動作が自動
的に実行されるオートプリチャージモードを動作モード
として有するように構成することができる。請求項１４
に記載されるように、上記同期型半導体装置において、
上記プリチャージ動作は、上記第一の内部信号（ｒａｓ
ｚ）信号の前記非活性状態に応答して開始されるように
構成することができる。請求項１５に記載されるよう
に、上記同期型半導体装置において、上記第一の内部信
号（ｒａｓｚ）の前記活性状態から前期非活性状態への
変化は、前記バースト終了信号に応答して行われるよう
に構成することができる。請求項１６に記載されるよう
に、上記同期型半導体装置において、上記遅延時間は、
前記クロック信号の周期の関数であるように構成するこ
とができる。請求項１７に記載されるように、上記同期
型半導体装置において、上記第二の信号生成回路（１２
０）は、上記バースト終了信号を入力し、上記第二の内
部信号（ｒａｓｄｚ）の前記活性状態から前記非活性状
態への変化が該バースト終了信号に応答してなされるよ
うに構成することができる。請求項１８に記載されるよ
うに、上記同期型半導体装置において、上記第二の信号
生成回路（１２０）は、前記バースト終了信号を遅延さ
せ、その遅延されたバースト終了信号を出力する遅延回
路（１２２）を有し、上記第二の内部信号の前記活性状
態から前記非活性状態への変化が上記遅延されたバース
ト終了信号に応答してなされるように構成することがで
きる。請求項１９に記載されるように、上記同期型半導
体装置において、上記遅延回路（１２２）は、前記クロ
ック信号のｎ周期分前記バースト終了信号を遅延させる
ように構成することができる。また、上記課題を解決す
るため、本発明は、請求項２０に記載されるように、パ
ワーダウンモードを動作モードとして有する同期型半導
体装置において、外部クロックイネーブル信号（ＣＫ
Ｅ）を入力し、内部クロックイネーブル信号を出力する
内部クロックイネーブル制御回路（１０２）と、上記内
部クロックイネーブル信号を入力し、前記パワーダウン
モードを示すパワーダウン信号（ＰＤ）を出力するパワ
ーダウン制御回路（１０４）と、外部クロック信号（Ｃ
ＬＫ）と上記パワーダウン信号（ＰＤ）を入力し、内部
クロック信号（内部ＣＬＫ）を出力する内部クロック制
御回路（１０１）と、上記内部クロック信号に応答して
動作してデータを出力する状態とデータの出力を行わな
いハイインピーダンス状態のいずれかとなりうる出力回
路（図示せず）と、上記内部クロック信号（内部ＣＬ
Ｋ）及びバースト終了信号を入力し、上記出力回路が前
記ハイインピーダンス状態となるときに上記パワーダウ
ン制御回路（１０４）が前記パワーダウン信号（ＰＤ）
を活性化するように上記パワーダウン制御回路（１０
４）に対して制御信号（ｒａｓｄｚ）を出力する制御信
号生成回路（１２０）とを有するように構成される。請
求項２１に記載されるように、上記同期型半導体装置に
おいて、前記内部クロックイネーブル制御回路（１０
２）からの内部クロックイネーブル信号に応答してクロ
ック停止信号（ＣＳＵＳ）を出力するクロック停止制御
回路（１０３）を有し、上記内部クロック制御回路（１
０１）は、上記クロック停止信号（ＣＳＵＳ）に応答し
て動作するように構成することができる。請求項２２に
記載されるように、上記同期型半導体装置において、前
記パワーダウンモードにおいて、前記内部クロック制御
回路（１０１）は、前記パワーダウン信号に応答してＤ
Ｃ電流の供給が遮断されるように構成することができ
る。
タイミング制御が行えるという観点から、請求項４に記
載されるように、上記信号生成手段は、ＣＡＳレイテン
シィに応じて異なる遅延時間を設定する手段を有するこ
とが好ましい。更に、上記課題を解決するため、本発明
は、請求項５に記載されるように、外部から供給される
クロック信号（ＣＬＫ）に同期して動作し、パワーダウ
ンモードを動作モードとして取り得る同期型半導体装置
において、入力信号（ＲＡＳ、ＡＣＴＶ、バースト終了
信号）を入力し、その入力信号の状態に基づいて活性状
態と非活性状態のいずれかの状態となる第一の内部信号
（ｒａｓｚ）を出力する第一の信号生成回路（１１０）
と、上記第一の内部信号（ｒａｓｚ）を入力し、該第一
の内部信号の活性状態から非活性状態への切換えタイミ
ングから上記クロック信号に基づいて所定の遅延時間だ
け遅延されたタイミングにて活性状態から非活性状態へ
変化する第二の内部信号（ｒａｓｄｚ）を出力する第二
の信号生成回路（１２０）と、前記第二の信号生成回路
（１２０）からの前記第二の内部信号（ｒａｓｄｚ）が
前記非活性状態であるときに、前記パワーダウンモード
を示すパワーダウン信号（ＰＤ）を出力するパワーダウ
ン制御回路（１０４）とを備えるように構成される。請
求項６に記載されるように、上記同期型半導体装置は、
シンクロナスダイナミックランダムアクセスメモリ（Ｓ
ＤＲＡＭ）とすることができる。請求項７に記載される
ように、本発明は、上記同期型半導体装置において、上
記第一の内部信号（ｒａｓｚ）は、プリチャージ動作に
用いられるように構成することができる。請求項８に記
載されるように、上記同期型半導体装置において、上記
遅延時間は、ＣＡＳレイテンシィ（ＣＬ）に依存するよ
うにすることができる。請求項９に記載されるように、
上記同期型半導体装置において、メモリバンク（３０
０）を有し、上記第一の内部信号（ｒａｓｚ）が前記活
性状態のとき該メモリバンクが有効とされ、上記第一の
内部信号が前記非活性状態のとき該メモリバンクが無効
とされるように構成することができる。請求項１０に記
載されるように、上記同期型半導体装置において、前記
パワーダウン制御回路（１０４）は、クロックイネーブ
ル信号（ＣＫＥ）と上記第二の内部信号（ｒａｓｄｚ）
に応答して動作するように構成することができる。請求
項１１に記載されるように、上記同期型半導体装置にお
いて、外部信号を入力する入力回路を有し、上記パワー
ダウンモードにおいて、該入力回路は、前記パワーダウ
ン信号（ＰＤ）に応答してＤＣ電流が遮断されるように
構成することができる。請求項１２に記載されるよう
に、上記同期型半導体装置において、前記第一の信号生
成回路（１１０）の前記入力信号は、アクティブコマン
ド信号（ＡＣＴＶ）及びバースト終了信号とすることが
できる。請求項１３に記載されるように、上記同期型半
導体装置において、ＣＡＳコマンドに応答した動作が完
了した後に上記メモリバンクのプリチャージ動作が自動
的に実行されるオートプリチャージモードを動作モード
として有するように構成することができる。請求項１４
に記載されるように、上記同期型半導体装置において、
上記プリチャージ動作は、上記第一の内部信号（ｒａｓ
ｚ）信号の前記非活性状態に応答して開始されるように
構成することができる。請求項１５に記載されるよう
に、上記同期型半導体装置において、上記第一の内部信
号（ｒａｓｚ）の前記活性状態から前期非活性状態への
変化は、前記バースト終了信号に応答して行われるよう
に構成することができる。請求項１６に記載されるよう
に、上記同期型半導体装置において、上記遅延時間は、
前記クロック信号の周期の関数であるように構成するこ
とができる。請求項１７に記載されるように、上記同期
型半導体装置において、上記第二の信号生成回路（１２
０）は、上記バースト終了信号を入力し、上記第二の内
部信号（ｒａｓｄｚ）の前記活性状態から前記非活性状
態への変化が該バースト終了信号に応答してなされるよ
うに構成することができる。請求項１８に記載されるよ
うに、上記同期型半導体装置において、上記第二の信号
生成回路（１２０）は、前記バースト終了信号を遅延さ
せ、その遅延されたバースト終了信号を出力する遅延回
路（１２２）を有し、上記第二の内部信号の前記活性状
態から前記非活性状態への変化が上記遅延されたバース
ト終了信号に応答してなされるように構成することがで
きる。請求項１９に記載されるように、上記同期型半導
体装置において、上記遅延回路（１２２）は、前記クロ
ック信号のｎ周期分前記バースト終了信号を遅延させる
ように構成することができる。また、上記課題を解決す
るため、本発明は、請求項２０に記載されるように、パ
ワーダウンモードを動作モードとして有する同期型半導
体装置において、外部クロックイネーブル信号（ＣＫ
Ｅ）を入力し、内部クロックイネーブル信号を出力する
内部クロックイネーブル制御回路（１０２）と、上記内
部クロックイネーブル信号を入力し、前記パワーダウン
モードを示すパワーダウン信号（ＰＤ）を出力するパワ
ーダウン制御回路（１０４）と、外部クロック信号（Ｃ
ＬＫ）と上記パワーダウン信号（ＰＤ）を入力し、内部
クロック信号（内部ＣＬＫ）を出力する内部クロック制
御回路（１０１）と、上記内部クロック信号に応答して
動作してデータを出力する状態とデータの出力を行わな
いハイインピーダンス状態のいずれかとなりうる出力回
路（図示せず）と、上記内部クロック信号（内部ＣＬ
Ｋ）及びバースト終了信号を入力し、上記出力回路が前
記ハイインピーダンス状態となるときに上記パワーダウ
ン制御回路（１０４）が前記パワーダウン信号（ＰＤ）
を活性化するように上記パワーダウン制御回路（１０
４）に対して制御信号（ｒａｓｄｚ）を出力する制御信
号生成回路（１２０）とを有するように構成される。請
求項２１に記載されるように、上記同期型半導体装置に
おいて、前記内部クロックイネーブル制御回路（１０
２）からの内部クロックイネーブル信号に応答してクロ
ック停止信号（ＣＳＵＳ）を出力するクロック停止制御
回路（１０３）を有し、上記内部クロック制御回路（１
０１）は、上記クロック停止信号（ＣＳＵＳ）に応答し
て動作するように構成することができる。請求項２２に
記載されるように、上記同期型半導体装置において、前
記パワーダウンモードにおいて、前記内部クロック制御
回路（１０１）は、前記パワーダウン信号に応答してＤ
Ｃ電流の供給が遮断されるように構成することができ
る。
【００１７】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態を説明する。ＳＤＲＡＭの全体的な構成は、従
来と同様に、図９に示すようになっている。当該ＳＤＲ
ＡＭにおけるタイミング制御回路１００は、図１に示す
ような回路を含んでいる。図１において、該回路は、内
部クロック制御回路１０１、内部ＣＫＥ制御回路１０
２、クロック停止制御回路１０３、パワーダウン制御回
路１０４、内部ＲＡＳ制御回路１１０及びｒａｓｚ制御
回路１２０を有している。
施の形態を説明する。ＳＤＲＡＭの全体的な構成は、従
来と同様に、図９に示すようになっている。当該ＳＤＲ
ＡＭにおけるタイミング制御回路１００は、図１に示す
ような回路を含んでいる。図１において、該回路は、内
部クロック制御回路１０１、内部ＣＫＥ制御回路１０
２、クロック停止制御回路１０３、パワーダウン制御回
路１０４、内部ＲＡＳ制御回路１１０及びｒａｓｚ制御
回路１２０を有している。
【００１８】内部クロック制御回路１０１は、パッドＰ
５を介して入力される外部クロック信号を調整して内部
クロック信号（内部ＣＬＫ）を生成する。内部ＣＫＥ制
御回路１０２は、パッドＰ４を介して入力される外部Ｃ
ＫＥ信号を調整して内部ＣＫＥ信号を生成する。クロッ
ク停止制御回路１０３は、内部ＣＫＥ制御回路１０２か
らの内部ＣＫＥ信号に基づいてＣＳＵＳモードをエント
リーするためのＣＳＵＳ信号を生成する。このＣＳＵＳ
信号は内部クロック制御回路１０１に供給され、内部ク
ロック制御回路１０１はＣＳＵＳ信号の状態に応じて内
部クロックの生成及び停止を行う。パワーダウン制御回
路１０４は、後述するｒａｓｚ制御回路１２０からのｒ
ａｓｄｚ信号、クロック停止制御回路１０３からのＣＳ
ＵＳ信号及び内部ＣＫＥ制御回路１０２からの内部ＣＫ
Ｅ信号に基づいてＰＤモードにエントリーするためのＰ
Ｄ制御信号を生成する。このＰＤ制御信号は、内部クロ
ック制御回路１０１及び内部ＣＫＥ制御回路１０２に供
給され、ＰＤ制御信号が有効となるときに、内部クロッ
ク制御回路１０１及び内部ＣＫＥ制御回路１０２に設け
られた入力回路へのＤＣ電流の供給が遮断される。その
結果、当該タイミング制御回路１００の機能が停止され
る（パワーダウン）。
５を介して入力される外部クロック信号を調整して内部
クロック信号（内部ＣＬＫ）を生成する。内部ＣＫＥ制
御回路１０２は、パッドＰ４を介して入力される外部Ｃ
ＫＥ信号を調整して内部ＣＫＥ信号を生成する。クロッ
ク停止制御回路１０３は、内部ＣＫＥ制御回路１０２か
らの内部ＣＫＥ信号に基づいてＣＳＵＳモードをエント
リーするためのＣＳＵＳ信号を生成する。このＣＳＵＳ
信号は内部クロック制御回路１０１に供給され、内部ク
ロック制御回路１０１はＣＳＵＳ信号の状態に応じて内
部クロックの生成及び停止を行う。パワーダウン制御回
路１０４は、後述するｒａｓｚ制御回路１２０からのｒ
ａｓｄｚ信号、クロック停止制御回路１０３からのＣＳ
ＵＳ信号及び内部ＣＫＥ制御回路１０２からの内部ＣＫ
Ｅ信号に基づいてＰＤモードにエントリーするためのＰ
Ｄ制御信号を生成する。このＰＤ制御信号は、内部クロ
ック制御回路１０１及び内部ＣＫＥ制御回路１０２に供
給され、ＰＤ制御信号が有効となるときに、内部クロッ
ク制御回路１０１及び内部ＣＫＥ制御回路１０２に設け
られた入力回路へのＤＣ電流の供給が遮断される。その
結果、当該タイミング制御回路１００の機能が停止され
る（パワーダウン）。
【００１９】内部ＲＡＳ制御回路１１０は、パッドＰ１
を介して外部から入力される外部／ＲＡＳ信号に同期し
て立ち上がり、外部ｙＣＫＬによって取り込まれ、そし
て、オートプリチャージ時に、内部クロック及びデータ
出力の終了を示すバースト終了信号にて定まるタイミン
グにて立ち下がる内部ＲＡＳ信号、即ちｒａｓｚ信号を
生成する。このｒａｓｚ信号は、ワード線（ＷＬ）のリ
セットにも用いられ、メモリバンク３００が活性状態の
ときに立ち上がった状態となり、メモリバンク３００が
非活性状態のときに立ち下がった状態となる。ｒａｓｚ
制御回路１２０は、内部ＲＡＳ制御回路１１０からのｒ
ａｓｚ信号の立ち上がりに同期して立ち上がり、該ｒａ
ｓｚ信号の立ち下がりタイミングをバースト終了信号及
び内部クロック信号に基づいて遅延させたタイミングに
て立ち下がるｒａｓｄｚ信号を生成する。このｒａｓｄ
ｚ信号は、前述したように、パワーダウン制御回路１０
４に供給される。
を介して外部から入力される外部／ＲＡＳ信号に同期し
て立ち上がり、外部ｙＣＫＬによって取り込まれ、そし
て、オートプリチャージ時に、内部クロック及びデータ
出力の終了を示すバースト終了信号にて定まるタイミン
グにて立ち下がる内部ＲＡＳ信号、即ちｒａｓｚ信号を
生成する。このｒａｓｚ信号は、ワード線（ＷＬ）のリ
セットにも用いられ、メモリバンク３００が活性状態の
ときに立ち上がった状態となり、メモリバンク３００が
非活性状態のときに立ち下がった状態となる。ｒａｓｚ
制御回路１２０は、内部ＲＡＳ制御回路１１０からのｒ
ａｓｚ信号の立ち上がりに同期して立ち上がり、該ｒａ
ｓｚ信号の立ち下がりタイミングをバースト終了信号及
び内部クロック信号に基づいて遅延させたタイミングに
て立ち下がるｒａｓｄｚ信号を生成する。このｒａｓｄ
ｚ信号は、前述したように、パワーダウン制御回路１０
４に供給される。
【００２０】上記内部ＲＡＳ制御回路１１０は、例え
ば、図２に示すように構成される。図２において、内部
ＲＡＳ制御回路１１０は、入力信号を１内部クロック分
遅延させる遅延回路１１２及びフリップフロップ１１７
を有している。バースト終了信号がインバータ１１１を
介して遅延回路１１２に供給され、遅延回路１１２の出
力信号がアンドゲート１１３及びオアゲート１１６を介
してフリップフロップ１１７のリセット端子（Ｒ）に供
給されている。また、バースト終了信号は、インバータ
１１１、アンドゲート１１４及びオアゲート１１６を介
してもまたフリップフロップ１１７のリセット端子
（Ｒ）に供給されている。パッドＰ１０には、ＣＡＳレ
イテンシィが１クロック（ＣＬ＝１）の際にハイレベル
（Ｈ）となり、ＣＡＳレイテンシィが２クロック及び３
クロック（ＣＬ＝２，３）の際にローレベル（Ｌ）とな
る制御信号が入力している。この制御信号にてアンドゲ
ート１１４が制御され、この制御信号のインバータ１１
５での反転信号にてアンドゲート１１３が制御されるよ
うになっている。また、メモリバンク３００を有効にす
るアクティブコマンドに対応したＡＣＴＶ信号がフリッ
プフロップ１１７のセット端子（Ｓ）に入力している。
ば、図２に示すように構成される。図２において、内部
ＲＡＳ制御回路１１０は、入力信号を１内部クロック分
遅延させる遅延回路１１２及びフリップフロップ１１７
を有している。バースト終了信号がインバータ１１１を
介して遅延回路１１２に供給され、遅延回路１１２の出
力信号がアンドゲート１１３及びオアゲート１１６を介
してフリップフロップ１１７のリセット端子（Ｒ）に供
給されている。また、バースト終了信号は、インバータ
１１１、アンドゲート１１４及びオアゲート１１６を介
してもまたフリップフロップ１１７のリセット端子
（Ｒ）に供給されている。パッドＰ１０には、ＣＡＳレ
イテンシィが１クロック（ＣＬ＝１）の際にハイレベル
（Ｈ）となり、ＣＡＳレイテンシィが２クロック及び３
クロック（ＣＬ＝２，３）の際にローレベル（Ｌ）とな
る制御信号が入力している。この制御信号にてアンドゲ
ート１１４が制御され、この制御信号のインバータ１１
５での反転信号にてアンドゲート１１３が制御されるよ
うになっている。また、メモリバンク３００を有効にす
るアクティブコマンドに対応したＡＣＴＶ信号がフリッ
プフロップ１１７のセット端子（Ｓ）に入力している。
【００２１】上記ｒａｓｚ制御回路１２０は、例えば、
図３に示すように構成される。図３において、ｒａｓｚ
制御回路１２０は、入力信号を１内部クロック分だけ遅
延させる３つの遅延回路１２２、１２３及び１２４を有
している。この３つの遅延回路１２２、１２３及び１２
４は直列に接続され、初段の遅延回路１２２には、バー
スト終了信号が入力している。最終段の遅延回路１２４
の出力信号はアンドゲート１２５を介してオアゲート１
２８に入力し、二段目の遅延回路１２３の出力信号がア
ンドゲート１２６を介してオアゲート１２８に入力して
いる。また、初段の遅延回路１２２の出力信号はアンド
ゲート１２７を介してオアゲート１２８に入力してい
る。アンドゲート１２７は、パッドＰ２０に入力するＣ
ＡＳレイテンシィＣＬ＝１のときに有効（ハイレベル）
となる第一の制御信号にて制御され、アンドゲート１２
６は、パッドＰ２１に入力するＣＡＳレイテンシィＣＬ
＝２のときに有効（ハイレベル）となる第二の制御信号
にて制御される。また、更に、アンドゲート１２５は、
パッドＰ２２に入力するＣＡＳレイテンシィＣＬ＝３の
ときに有効（ハイレベル）となる第三の制御信号によっ
て制御される。オアゲート１２８からの出力信号は、前
記内部ＲＡＳ制御回路１１０からのｒａｓｚ信号が入力
するオアゲート１２９に入力している。そして、オアゲ
ート１２９の出力信号がｒａｓｄｚ信号として当該ｒａ
ｓｚ制御回路１２０から出力される。
図３に示すように構成される。図３において、ｒａｓｚ
制御回路１２０は、入力信号を１内部クロック分だけ遅
延させる３つの遅延回路１２２、１２３及び１２４を有
している。この３つの遅延回路１２２、１２３及び１２
４は直列に接続され、初段の遅延回路１２２には、バー
スト終了信号が入力している。最終段の遅延回路１２４
の出力信号はアンドゲート１２５を介してオアゲート１
２８に入力し、二段目の遅延回路１２３の出力信号がア
ンドゲート１２６を介してオアゲート１２８に入力して
いる。また、初段の遅延回路１２２の出力信号はアンド
ゲート１２７を介してオアゲート１２８に入力してい
る。アンドゲート１２７は、パッドＰ２０に入力するＣ
ＡＳレイテンシィＣＬ＝１のときに有効（ハイレベル）
となる第一の制御信号にて制御され、アンドゲート１２
６は、パッドＰ２１に入力するＣＡＳレイテンシィＣＬ
＝２のときに有効（ハイレベル）となる第二の制御信号
にて制御される。また、更に、アンドゲート１２５は、
パッドＰ２２に入力するＣＡＳレイテンシィＣＬ＝３の
ときに有効（ハイレベル）となる第三の制御信号によっ
て制御される。オアゲート１２８からの出力信号は、前
記内部ＲＡＳ制御回路１１０からのｒａｓｚ信号が入力
するオアゲート１２９に入力している。そして、オアゲ
ート１２９の出力信号がｒａｓｄｚ信号として当該ｒａ
ｓｚ制御回路１２０から出力される。
【００２２】上記内部ＲＡＳ制御回路１１０及びｒａｓ
ｚ制御回路１２０は、更に具体的には、図４に示すよう
な、ロジック回路として構成される。この図４に示すロ
ジック回路においては、内部ＲＡＳ制御回路１１０にお
ける遅延回路１１２及びｒａｓｚ制御回路１２０におけ
る初段の遅延回路１２２が共通化された構成となってい
る。
ｚ制御回路１２０は、更に具体的には、図４に示すよう
な、ロジック回路として構成される。この図４に示すロ
ジック回路においては、内部ＲＡＳ制御回路１１０にお
ける遅延回路１１２及びｒａｓｚ制御回路１２０におけ
る初段の遅延回路１２２が共通化された構成となってい
る。
【００２３】上記のように構成される内部ＲＡＳ制御回
路１１０及びｒａｓｚ制御回路１２０によれば、図５に
示すように、ｒａｓｚ信号がＡＣＴＶ信号の立ち上がり
に同期して立ち上がり、更に、ｒａｓｄｚ信号が該ｒａ
ｓｚ信号の立ち上がりに同期して立ち上がる。そして、
ＣＡＳレイテンシィＣＬ＝１の場合、ｒａｓｚ信号がデ
ータ出力の終了を表すバースト終了信号の立ち下がりに
同期して立ち下がり、該バースト終了信号の立ち下がり
から１クロック分遅延してｒａｓｄｚ信号が立ち下が
る。また、ＣＡＳレイテンシィＣＬ＝２、３の場合、ｒ
ａｓｚ信号がバースト終了信号の立ち下がりから１クロ
ック分遅延して立ち下がり、ｒａｓｄｚ信号がバースト
終了信号の立ち下がりから、それぞれの場合（ＣＬ＝
２，３）において１クロック分及び２クロック分遅延し
て立ち下がる。
路１１０及びｒａｓｚ制御回路１２０によれば、図５に
示すように、ｒａｓｚ信号がＡＣＴＶ信号の立ち上がり
に同期して立ち上がり、更に、ｒａｓｄｚ信号が該ｒａ
ｓｚ信号の立ち上がりに同期して立ち上がる。そして、
ＣＡＳレイテンシィＣＬ＝１の場合、ｒａｓｚ信号がデ
ータ出力の終了を表すバースト終了信号の立ち下がりに
同期して立ち下がり、該バースト終了信号の立ち下がり
から１クロック分遅延してｒａｓｄｚ信号が立ち下が
る。また、ＣＡＳレイテンシィＣＬ＝２、３の場合、ｒ
ａｓｚ信号がバースト終了信号の立ち下がりから１クロ
ック分遅延して立ち下がり、ｒａｓｄｚ信号がバースト
終了信号の立ち下がりから、それぞれの場合（ＣＬ＝
２，３）において１クロック分及び２クロック分遅延し
て立ち下がる。
【００２４】上記のように制御されるｒａｓｚ信号は、
従来と同様に、ワード線のリセットに用いられ、オート
プリチャージ動作においては、このｒａｓｚ信号の立ち
下がりがプリチャージの開始を表す。また、上記のよう
に立ち下がりのタイミングがｒａｓｚ信号から遅れるｒ
ａｓｄｚ信号はパワーダウン制御回路１０４に供給さ
れ、ＰＤ制御信号がこのｒａｓｄｚ信号に基づいて生成
される。その結果、内部ＣＫＥ信号が立ち下がった状態
においては、ｒａｓｄｚ信号に基づいてＣＳＵＳモード
とＰＤモードの切り換えが行われる。
従来と同様に、ワード線のリセットに用いられ、オート
プリチャージ動作においては、このｒａｓｚ信号の立ち
下がりがプリチャージの開始を表す。また、上記のよう
に立ち下がりのタイミングがｒａｓｚ信号から遅れるｒ
ａｓｄｚ信号はパワーダウン制御回路１０４に供給さ
れ、ＰＤ制御信号がこのｒａｓｄｚ信号に基づいて生成
される。その結果、内部ＣＫＥ信号が立ち下がった状態
においては、ｒａｓｄｚ信号に基づいてＣＳＵＳモード
とＰＤモードの切り換えが行われる。
【００２５】内部ＣＫＥ信号が立ち下がった状態におい
て、データの出力終了と共にオートプリチャージ動作が
行われる場合のｒａｓｚ信号及びｒａｓｄｚ信号の具体
的な切り換えタイミングが、例えば、図６、図７及び図
８に示される。図６に示す例では、ＣＡＳレイテンシィ
ＣＬ＝１、バースト長ＢＬ＝４である。図６の例におい
て、バースト終了を内部クロックに同期して検出すると
（タイミング（ａ））、プリチャージが開始されると共
に、ｒａｓｚ信号が立ち下げられる。そして、データも
本実施例ではローレベルに立ち下げられる。次のクロッ
クに同期して、動作モードがＣＳＵＳモードからＰＤモ
ードに切り換えられると共に、ｒａｓｄｚ信号が立ち下
げられ、更に、データがハイインピーダンス（Ｈｉ−
ｚ）となる。その後、ｒａｓｄｚ信号が立ち下げられた
ことに応答して内部クロック制御回路１０１及び内部Ｃ
ＫＥ制御回路１０２における入力回路の電流が遮断され
る（パワーダウン）。従って、データがハイインピーダ
ンスになった状態にてＰＤモードが維持される。
て、データの出力終了と共にオートプリチャージ動作が
行われる場合のｒａｓｚ信号及びｒａｓｄｚ信号の具体
的な切り換えタイミングが、例えば、図６、図７及び図
８に示される。図６に示す例では、ＣＡＳレイテンシィ
ＣＬ＝１、バースト長ＢＬ＝４である。図６の例におい
て、バースト終了を内部クロックに同期して検出すると
（タイミング（ａ））、プリチャージが開始されると共
に、ｒａｓｚ信号が立ち下げられる。そして、データも
本実施例ではローレベルに立ち下げられる。次のクロッ
クに同期して、動作モードがＣＳＵＳモードからＰＤモ
ードに切り換えられると共に、ｒａｓｄｚ信号が立ち下
げられ、更に、データがハイインピーダンス（Ｈｉ−
ｚ）となる。その後、ｒａｓｄｚ信号が立ち下げられた
ことに応答して内部クロック制御回路１０１及び内部Ｃ
ＫＥ制御回路１０２における入力回路の電流が遮断され
る（パワーダウン）。従って、データがハイインピーダ
ンスになった状態にてＰＤモードが維持される。
【００２６】図７に示す例では、ＣＡＳレイテンシィＣ
Ｌ＝２、バースト長ＢＬ＝４である。また、図８に示す
例では、ＣＡＳレイテンシィＣＬ＝３、バースト長ＢＬ
＝４である。これらの例においても、同様に、データ出
力の終了検出（タイミング（ａ））に伴うｒａｓｚ信号
の立ち下げに対応してプリチャージが開始されるバース
ト終了後ハイインピーダンスの状態となり、このｒａｓ
ｚ信号の立ち下がりから所定クロック数遅れたｒａｓｄ
ｚ信号の立ち下がりに応答して動作モードがＰＤモード
となる。
Ｌ＝２、バースト長ＢＬ＝４である。また、図８に示す
例では、ＣＡＳレイテンシィＣＬ＝３、バースト長ＢＬ
＝４である。これらの例においても、同様に、データ出
力の終了検出（タイミング（ａ））に伴うｒａｓｚ信号
の立ち下げに対応してプリチャージが開始されるバース
ト終了後ハイインピーダンスの状態となり、このｒａｓ
ｚ信号の立ち下がりから所定クロック数遅れたｒａｓｄ
ｚ信号の立ち下がりに応答して動作モードがＰＤモード
となる。
【００２７】上記のようなタイミング制御によれば、必
ずプリチャージが開始して出力データがハイインピーダ
ンス状態となった後に、ＰＤモードによる入力回路の電
流遮断（パワーダウン）が行われるので、従来のよう
に、データ（ロー又はハイレベルデータ）が出力された
状態でＰＤモードが維持されるということが防止され
る。その結果、ｒａｓｚ信号が立ち下がる前後でのＣＫ
Ｅ信号の立ち下げを禁止するという制限を行わなくても
良く、使い勝手の良いＳＤＲＡＭが実現できる。
ずプリチャージが開始して出力データがハイインピーダ
ンス状態となった後に、ＰＤモードによる入力回路の電
流遮断（パワーダウン）が行われるので、従来のよう
に、データ（ロー又はハイレベルデータ）が出力された
状態でＰＤモードが維持されるということが防止され
る。その結果、ｒａｓｚ信号が立ち下がる前後でのＣＫ
Ｅ信号の立ち下げを禁止するという制限を行わなくても
良く、使い勝手の良いＳＤＲＡＭが実現できる。
【００２８】
【発明の効果】以上説明してきたように、各請求項に記
載される発明によれば、必ずデータの非出力状態が許容
された状態で、パワーダウンモードが有効となるので、
データの出力状態と非出力状態が切り換わる前後におい
て特に制限を置くことなく該所定の外部信号を該所定の
状態にすることができる。その結果、使い勝手の良いＳ
ＤＲＡＭ等の同期型半導体装置が実現できる。
載される発明によれば、必ずデータの非出力状態が許容
された状態で、パワーダウンモードが有効となるので、
データの出力状態と非出力状態が切り換わる前後におい
て特に制限を置くことなく該所定の外部信号を該所定の
状態にすることができる。その結果、使い勝手の良いＳ
ＤＲＡＭ等の同期型半導体装置が実現できる。
【図１】本発明に係るＳＤＲＡＭにおけるタイミング制
御回路内の回路例を示すブロック図である。
御回路内の回路例を示すブロック図である。
【図２】図１に示す回路に設けられた内部ＲＡＳ制御回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図３】図１に示す回路に設けられたｒａｓｚ制御回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図４】内部ＲＡＳ制御回路及びｒａｓｚ制御回路の更
に具体的な構成を示す回路図である。
に具体的な構成を示す回路図である。
【図５】内部ＲＡＳ制御回路及びｒａｓｚ制御回路にて
生成されるｒａｓｚ信号及びｒａｓｄｚ信号を示すタイ
ミングチャートである。
生成されるｒａｓｚ信号及びｒａｓｄｚ信号を示すタイ
ミングチャートである。
【図６】データの出力終了前後の信号状態を示す信号波
形図（その１）である。
形図（その１）である。
【図７】データの出力終了前後の信号状態を示す信号波
形図（その２）である。
形図（その２）である。
【図８】データの出力終了前後の信号状態を示す信号波
形図（その３）である。
形図（その３）である。
【図９】シンクロナスＤＲＡＭ（ＳＤＲＡＭ）の基本的
な構成を示すブロック図である。
な構成を示すブロック図である。
【図１０】ＰＤモードの動作を示すタイミングチャート
である。
である。
【図１１】ＣＳＵＳモードの動作を示すタイミングチャ
ートである。
ートである。
【図１２】オートプリチャージのあるリードコマンドに
対応した動作を示すタイミングチャートである。
対応した動作を示すタイミングチャートである。
【図１３】オートプリチャージのあるライトコマンドに
対応した動作を示すタイミングチャートである。
対応した動作を示すタイミングチャートである。
【図１４】従来のＳＤＲＡＭにおけるデータ出力終了前
後の信号状態を示す信号波形図（その１）である。
後の信号状態を示す信号波形図（その１）である。
【図１５】従来のＳＤＲＡＭにおけるデータ出力終了前
後の信号状態を示す信号波形図（その２）である。
後の信号状態を示す信号波形図（その２）である。
【図１６】従来のＳＤＲＡＭにおけるデータ出力終了前
後の信号状態を示す信号波形図（その３）である。
後の信号状態を示す信号波形図（その３）である。
１００ タイミング制御回路 １０１ 内部クロック制御回路 １０２ 内部ＣＫＥ制御回路 １０３ クロック停止制御回路 １０４ パワーダウン制御回路 １１０ 内部ＲＡＳ制御回路 １１２ 遅延回路 １１７ フリップフロップ １２０ ｒａｓｚ制御回路 １２２、１２３、１２４ 遅延回路 ２００ メモリ制御回路 ３００ メモリバンク
Claims (22)
- 【請求項１】外部から供給されるクロック信号（ＣＬ
Ｋ）に同期して動作し、所定の外部信号（ＣＫＥ、ＲＡ
Ｓ）の状態に応じて、所定の回路のＤＣ電流を遮断する
パワーダウンモードを動作モードとして取りうる同期型
半導体装置において、 ワード線が活性化された状態を示す第一の状態と該ワー
ド線のリセット状態を示す第二の状態のいずれかを取り
うる第一の内部信号（ｒａｓｚ）の第一の状態から第二
の状態への切換えタイミングから上記クロック信号（Ｃ
ＬＫ）に基づいて所定時間遅延されたタイミングにてレ
ベルが変化する第二の内部信号（ｒａｓｄｚ）を生成す
る信号生成手段（１２０）と、 上記所定の外部信号が前記パワーダウンモードを示し、
該信号生成手段（１２０）にて生成された第二の内部信
号（ｒａｓｄｚ）のレベルが変化したときに上記クロッ
ク信号に同期してパワーダウンモードを有効にするタイ
ミング制御手段（１０４）とを有する同期型半導体装
置。 - 【請求項２】シンクロナスダイナミックランダムアクセ
スメモリ（ＳＤＲＡＭ）に適用された請求項１記載の同
期型半導体装置。 - 【請求項３】請求項２記載の同期型半導体装置におい
て、 上記第一の内部信号は、プリチャージ動作に用いられる
内部信号（ｒａｓｚ）である同期型半導体装置。 - 【請求項４】請求項２記載の同期型半導体装置におい
て、 上記信号生成手段（１２０）は、ＣＡＳレイテンシィ
（ＣＬ）に応じて異なる遅延時間を設定する手段を有す
る同期型半導体装置。 - 【請求項５】外部から供給されるクロック信号（ＣＬ
Ｋ）に同期して動作し、パワーダウンモードを動作モー
ドとして取り得る同期型半導体装置において、 入力信号（ＲＡＳ、ＡＣＴＶ、バースト終了信号）を入
力し、その入力信号の状態に基づいて活性状態と非活性
状態のいずれかの状態となる第一の内部信号（ｒａｓ
ｚ）を出力する第一の信号生成回路（１１０）と、 上記第一の内部信号（ｒａｓｚ）を入力し、該第一の内
部信号の活性状態から非活性状態への切換えタイミング
から上記クロック信号に基づいて所定の遅延時間だけ遅
延されたタイミングにて活性状態から非活性状態へ変化
する第二の内部信号（ｒａｓｄｚ）を出力する第二の信
号生成回路（１２０）と、 前記第二の信号生成回路（１２０）からの前記第二の内
部信号（ｒａｓｄｚ）が前記非活性状態であるときに、
前記パワーダウンモードを示すパワーダウン信号（Ｐ
Ｄ）を出力するパワーダウン制御回路（１０４）とを備
えた同期型半導体装置。 - 【請求項６】シンクロナスダイナミックランダムアクセ
スメモリ（ＳＤＲＡＭ）である請求項５記載の同期型半
導体装置。 - 【請求項７】請求項６記載の同期型半導体装置におい
て、 上記第一の内部信号（ｒａｓｚ）は、プリチャージ動作
に用いられる同期型半導体装置。 - 【請求項８】請求項６記載の同期型半導体装置におい
て、 上記遅延時間は、ＣＡＳレイテンシィ（ＣＬ）に依存す
る同期型半導体装置。 - 【請求項９】請求項５記載の同期型半導体装置におい
て、 メモリバンク（３００）を有し、上記第一の内部信号
（ｒａｓｚ）が前記活性状態のとき該メモリバンクが有
効とされ、上記第一の内部信号が前記非活性状態のとき
該メモリバンクが無効とされる同期型半導体装置。 - 【請求項１０】請求項９記載の同期型半導体装置におい
て、 前記パワーダウン制御回路（１０４）は、クロックイネ
ーブル信号（ＣＫＥ）と上記第二の内部信号（ｒａｓｄ
ｚ）に応答して動作するようにした同期型半導体装置。 - 【請求項１１】請求項９記載の同期型半導体装置におい
て、 外部信号を入力する入力回路（図示せず）を有し、上記
パワーダウンモードにおいて、該入力回路は、前記パワ
ーダウン信号（ＰＤ）に応答してＤＣ電流が遮断される
同期型半導体装置。 - 【請求項１２】請求項９記載の同期型半導体装置におい
て、 前記第一の信号生成回路（１１０）の前記入力信号は、
アクティブコマンド信号（ＡＣＴＶ）及びバースト終了
信号である同期型半導体装置。 - 【請求項１３】請求項９記載の同期型半導体装置におい
て、 ＣＡＳコマンドに応答した動作が完了した後に上記メモ
リバンクのプリチャージ動作が自動的に実行されるオー
トプリチャージモードを動作モードとして有する同期半
導体装置。 - 【請求項１４】請求項１３記載の同期型半導体装置にお
いて、 上記プリチャージ動作は、上記第一の内部信号（ｒａｓ
ｚ）信号の前記非活性状態に応答して開始されるように
した同期型半導体装置。 - 【請求項１５】請求項１２記載の同期型半導体装置にお
いて、 上記第一の内部信号（ｒａｓｚ）の前記活性状態から前
期非活性状態への変化は、前記バースト終了信号に応答
して行われるようにした同期型半導体装置。 - 【請求項１６】請求項９記載の同期型半導体装置におい
て、 上記遅延時間は、前記クロック信号の周期の関数である
同期型半導体装置。 - 【請求項１７】請求項１２記載の同期型半導体装置にお
いて、 上記第二の信号生成回路（１２０）は、上記バースト終
了信号を入力し、上記第二の内部信号（ｒａｓｄｚ）の
前記活性状態から前記非活性状態への変化が該バースト
終了信号に応答してなされるようにした同期型半導体装
置。 - 【請求項１８】請求項１７記載の同期型半導体装置にお
いて、 上記第二の信号生成回路（１２０）は、前記バースト終
了信号を遅延させ、その遅延されたバースト終了信号を
出力する遅延回路（１２２）を有し、上記第二の内部信
号の前記活性状態から前記非活性状態への変化が上記遅
延されたバースト終了信号に応答してなされるようにし
た同期型半導体装置。 - 【請求項１９】請求項１８記載の同期型半導体装置にお
いて、 上記遅延回路（１２２）は、前記クロック信号のｎ周期
分前記バースト終了信号を遅延させるようにした同期型
半導体装置。 - 【請求項２０】パワーダウンモードを動作モードとして
有する同期型半導体装置において、 外部クロックイネーブル信号（ＣＫＥ）を入力し、内部
クロックイネーブル信号を出力する内部クロックイネー
ブル制御回路（１０２）と、 上記内部クロックイネーブル信号を入力し、前記パワー
ダウンモードを示すパワーダウン信号（ＰＤ）を出力す
るパワーダウン制御回路（１０４）と、 外部クロック信号（ＣＬＫ）と上記パワーダウン信号
（ＰＤ）を入力し、内部クロック信号（内部ＣＬＫ）を
出力する内部クロック制御回路（１０１）と、 上記内部クロック信号に応答して動作してデータを出力
する状態とデータの出力を行わないハイインピーダンス
状態のいずれかとなりうる出力回路（図示せず）と、 上記内部クロック信号（内部ＣＬＫ）及びバースト終了
信号を入力し、上記出力回路が前記ハイインピーダンス
状態となるときに上記パワーダウン制御回路（１０４）
が前記パワーダウン信号（ＰＤ）を活性化するように上
記パワーダウン制御回路（１０４）に対して制御信号
（ｒａｓｄｚ）を出力する制御信号生成回路（１２０）
とを有する同期型半導体装置。 - 【請求項２１】請求項２０記載の同期型半導体装置にお
いて、前記内部クロックイネーブル制御回路（１０２）からの
内部クロックイネーブル信号に応答して クロック停止信
号（ＣＳＵＳ）を出力するクロック停止制御回路（１０
３）を有し、上記内部クロック制御回路（１０１）は、
上記クロック停止信号（ＣＳＵＳ）に応答して動作する
ようにした同期型半導体装置。 - 【請求項２２】請求項２０記載の同期型半導体装置にお
いて、 前記パワーダウンモードにおいて、前記内部クロック制
御回路（１０１）は、前記パワーダウン信号に応答して
ＤＣ電流の供給が遮断されるようにした同期型半導体装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22378595A JP3272914B2 (ja) | 1995-08-31 | 1995-08-31 | 同期型半導体装置 |
| US08/582,389 US5623453A (en) | 1995-08-31 | 1996-01-03 | Synchronous semiconductor device with discontinued functions at power down |
| US09/296,101 USRE37273E1 (en) | 1995-08-31 | 1999-04-21 | Synchronous semiconductor device with discontinued functions at power down |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22378595A JP3272914B2 (ja) | 1995-08-31 | 1995-08-31 | 同期型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0969285A JPH0969285A (ja) | 1997-03-11 |
| JP3272914B2 true JP3272914B2 (ja) | 2002-04-08 |
Family
ID=16803684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22378595A Expired - Lifetime JP3272914B2 (ja) | 1995-08-31 | 1995-08-31 | 同期型半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5623453A (ja) |
| JP (1) | JP3272914B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH1021684A (ja) * | 1996-07-05 | 1998-01-23 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JPH1116349A (ja) * | 1997-06-26 | 1999-01-22 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| US6073223A (en) * | 1997-07-21 | 2000-06-06 | Hewlett-Packard Company | Memory controller and method for intermittently activating and idling a clock signal for a synchronous memory |
| JP3790021B2 (ja) * | 1997-08-13 | 2006-06-28 | 株式会社東芝 | 半導体記憶装置 |
| KR100269313B1 (ko) * | 1997-11-07 | 2000-12-01 | 윤종용 | 대기시전류소모가적은반도체메모리장치 |
| KR100444309B1 (ko) * | 1997-12-27 | 2004-10-14 | 주식회사 하이닉스반도체 | 동기식 램의 내부클럭버퍼 스트로빙신호 발생회로 |
| JP4031859B2 (ja) * | 1998-02-03 | 2008-01-09 | 富士通株式会社 | 半導体装置 |
| US6055208A (en) * | 1998-06-05 | 2000-04-25 | Micron Technology, Inc. | Method and circuit for sending a signal in a semiconductor device during a setup time |
| JP2000100160A (ja) * | 1998-09-18 | 2000-04-07 | Nec Corp | 同期型半導体メモリ |
| JP3420120B2 (ja) * | 1999-06-29 | 2003-06-23 | 日本電気株式会社 | 同期型半導体メモリシステム |
| JP2001202773A (ja) * | 2000-01-20 | 2001-07-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6480439B2 (en) * | 2000-10-03 | 2002-11-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| KR100408719B1 (ko) * | 2001-06-25 | 2003-12-11 | 주식회사 하이닉스반도체 | 클럭을 이용한 ｔＲＡＳ 딜레이 제어 장치 |
| KR100533990B1 (ko) * | 2001-12-12 | 2005-12-08 | 주식회사 하이닉스반도체 | 반도체 장치 |
| KR100668820B1 (ko) * | 2003-09-19 | 2007-01-16 | 주식회사 하이닉스반도체 | 어드레스 신호를 수신하는 메모리 장치용 디코딩 회로 |
| KR100543930B1 (ko) * | 2003-10-31 | 2006-01-20 | 주식회사 하이닉스반도체 | 카스레이턴시에 따라서 라이트회복시간의 조절이 가능한메모리 장치 |
| KR100615610B1 (ko) | 2005-08-11 | 2006-08-25 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 컬럼 인에이블 신호발생방법 |
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| KR100680975B1 (ko) * | 2006-01-13 | 2007-02-09 | 주식회사 하이닉스반도체 | 파워다운 모드 제어 회로 |
| KR100761380B1 (ko) | 2006-06-29 | 2007-09-27 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| DE102018129488A1 (de) | 2018-11-22 | 2020-05-28 | Osram Opto Semiconductors Gmbh | Transimpedanzverstärker sowie Empfängerschaltung für optische Signale mit einer Photodiode und einem Transimpedanzverstärker |
Family Cites Families (4)
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|---|---|---|---|---|
| JPH0197016A (ja) * | 1987-10-09 | 1989-04-14 | Fujitsu Ltd | 半導体集積回路装置 |
| US5113373A (en) * | 1990-08-06 | 1992-05-12 | Advanced Micro Devices, Inc. | Power control circuit |
| US5473572A (en) * | 1993-02-16 | 1995-12-05 | Chips And Technologies, Inc. | Power saving system for a memory controller |
| KR970001699B1 (ko) | 1994-03-03 | 1997-02-13 | 삼성전자 주식회사 | 자동프리차아지기능을 가진 동기식 반도체메모리장치 |
-
1995
- 1995-08-31 JP JP22378595A patent/JP3272914B2/ja not_active Expired - Lifetime
-
1996
- 1996-01-03 US US08/582,389 patent/US5623453A/en not_active Ceased
-
1999
- 1999-04-21 US US09/296,101 patent/USRE37273E1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| USRE37273E1 (en) | 2001-07-10 |
| JPH0969285A (ja) | 1997-03-11 |
| US5623453A (en) | 1997-04-22 |
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