KR100615610B1 - 반도체 메모리 장치 및 이 장치의 컬럼 인에이블 신호발생방법 - Google Patents
반도체 메모리 장치 및 이 장치의 컬럼 인에이블 신호발생방법 Download PDFInfo
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Abstract
본 발명은 반도체 메모리 장치 및 이 장치의 컬럼 인에이블 신호 발생방법을 공개한다. 이 장치는 리드 명령이 인가되면 레이턴시 신호에 해당하는 클럭 사이클만큼 지연된 후에 활성화되고, 버스트 길이 신호에 해당하는 클럭 사이클만큼 활성화 상태를 유지한 후에 비활성화되는 레이턴시 제어신호를 발생하고, 레이턴시 제어신호에 응답하여 버퍼된 클럭신호를 컬럼 인에이블 신호로 발생하는 컬럼 인에이블 신호 발생기, 리드 명령이 인가된 후 제1시간 후에 활성화되고 제2시간만큼 경과한 후에 비활성화되는 로우 인에이블 신호를 발생하는 로우 인에이블 신호 발생기, 및 컬럼 인에이블 신호를 입력하여 컬럼 인에이블 신호의 활성화 시점으로부터 1클럭 사이클만큼 지연되어 활성화되는 제1신호를 발생하고, 로우 인에이블 신호에 응답하여 제2신호를 발생하여, 제2신호를 최종 컬럼 인에이블 신호로 발생한 후에, 제1신호를 상기 최종 컬럼 인에이블 신호로 발생하는 최종 컬럼 인에이블 신호 발생기로 구성되어 있다. 따라서, 레이턴시가 달라지고 공정, 전압, 및 온도 변화가 발생하더라도 워드 라인 인에이블 신호의 활성화 시점부터 컬럼 선택신호의 활성화 시점까지의 시간이 동일해짐에 의해서 데이터 리드 오류가 제거될 수 있다.
Description
도1은 종래의 반도체 메모리 장치의 일예의 구성을 나타내는 블록도이다.
도2는 도1에 나타낸 컬럼 인에이블 신호 발생기의 일예의 블록도이다.
도3a, b는 도1에 나타낸 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다.
도4는 본 발명의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도5는 도4에 나타낸 최종 컬럼 선택신호 발생회로의 실시예의 구성을 나타내는 것이다.
도6a, b는 도4에 나타낸 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다.
도7은 본 발명의 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 블록도이다.
도8은 도7에 나타낸 컬럼 인에이블 신호 발생기의 실시예의 구성을 나타내는 블록도이다.
도9는 도7에 나타낸 최종 컬럼 인에이블 신호 발생기의 실시예의 구성을 나 타내는 것이다.
도10a, b는 도7에 나타낸 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 외부 클럭신호의 주파수에 따라 다른 레이턴시를 가지고 동작하는 것이 가능한 반도체 메모리 장치 및 이 장치의 컬럼 인에이블 신호 발생방법에 관한 것이다.
종래의 반도체 메모리 장치는 외부 클럭신호의 주파수에 따라 레이턴시를 달리하여 동작한다. 그러나, 레이턴시가 달라지더라도 로우 인에이블 신호는 항상 동일한 시점에 활성화되고 일정 시간동안 활성화 상태를 유지한 후에 비활성화되고, 컬럼 인에이블 신호는 레이턴시에 해당하는 클럭 사이클만큼 지연된 후에 활성화된다. 즉, 레이턴시가 달라지더라도 로우 인에이블 신호는 항상 동일한 시점에 활성화되지만, 컬럼 인에이블 신호의 활성화 시점은 달라지게 된다.
도1은 종래의 반도체 메모리 장치의 일예의 구성을 나타내는 블록도로서, 메모리 셀 어레이(100), 명령어 디코더(10), 모드 설정 회로(12), 클럭 버퍼(14), 컬럼 인에이블 신호 발생기(16), 로우 인에이블 신호 발생기(18), 컬럼 디코더(20), 및 로우 디코더(22)로 구성되어 있다. 도1에서, MC는 대표적인 하나의 메모리 셀을, BL은 대표적인 하나의 비트 라인을, WL은 대표적인 하나의 워드 라인을 나타낸 다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
명령어 디코더(10)는 외부로부터 인가되는 명령 신호(COM)를 디코딩하여 리드 명령(RD) 및 모드 설정 명령(MRS)을 발생한다. 모드 설정 회로(12)는 모드 설정 명령(MRS)에 응답하여 외부로부터 인가되는 코드(CODE)를 입력하여 버스트 길이 신호(BL) 및 레이턴시 신호(LA)를 발생한다. 클럭 버퍼(14)는 외부 클럭신호(CLK)를 버퍼하여 버퍼된 클럭신호(PCLK)를 발생한다. 컬럼 인에이블 신호 발생기(16)는 리드 명령(RD), 버스트 길이 신호(BL), 레이턴시 신호(LA), 및 버퍼된 클럭신호(PCLK)를 입력하여, 리드 명령(RD)이 인가된 후 레이턴시 신호(LA)에 해당하는 클럭 사이클만큼 지연 후에 활성화되고, 버스트 길이 신호(BL)에 해당하는 클럭 사이클만큼 활성화 상태를 유지한 후에 비활성화되는 레이턴시 제어신호(미도시)를 발생하고, 레이턴시 제어신호에 응답하여 버퍼된 클럭신호(PCLK)를 컬럼 인에이블 신호(PCSLE)로 발생한다. 로우 인에이블 신호 발생기(18)는 리드 명령(RD)에 응답하여 일정 시간 후에 활성화되고 일정 기간동안 활성화 상태를 유지한 후에 비활성화되는 로우 인에이블 신호(PWL)를 발생한다. 컬럼 디코더(20)는 컬럼 인에이블 신호(PCSLE)에 응답하여 컬럼 어드레스(CA)를 디코딩하여 n개의 컬럼 선택신호(CSL1 ~ CSLn)중의 하나의 컬럼 선택신호를 활성화한다. 로우 디코더(22)는 로우 인에이블 신호(PWL)에 응답하여 로우 어드레스(RA)를 디코딩하여 m개의 워드 라인 선택신호들(WL1 ~ WLm)중의 하나의 워드 라인 선택신호를 활성화한다.
도2는 도1에 나타낸 컬럼 인에이블 신호 발생기의 일예의 블록도로서, 레이 턴시 제어신호 발생기(30), 및 인에이블 신호 발생기(32)로 구성되어 있다.
도2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
레이턴시 제어신호 발생기(30)는 리드 명령(RD)이 발생된 후 버퍼된 클럭신호(PCLK)를 이용하여 레이턴시 신호(LA)에 해당하는 클럭 사이클만큼 지연 후에 레이턴시 제어신호(lat)를 활성화하고, 버퍼된 클럭신호(PCLK)를 이용하여 버스트 길이 신호(BL)에 해당하는 클럭 사이클만큼 활성화 상태를 유지한 후에 레이턴시 제어신호(lat)를 비활성화한다. 인에이블 신호 발생기(32)는 레이턴시 제어신호(lat)에 응답하여 버퍼된 클럭신호(PCLK)를 컬럼 인에이블 신호(PCSLE)로 발생한다.
도3a는 도1에 나타낸 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도로서, 레이턴시 신호(LA)가 2로, 버스트 길이 신호(BL)가 4로 설정된 경우의 동작 타이밍도이다. 레이턴시 신호(LA)가 2라는 것은 리드 명령(RD)이 발생되고 2클럭 사이클 후에 데이터를 리드하는 것을 의미하고, 버스트 길이 신호(BL)가 4라는 것은 하나의 데이터 출력 핀을 통하여 4개의 데이터를 연속적으로 출력하는 것을 의미한다.
도3a에서, 리드 명령(RD)이 인가되면, 리드 명령(RD)에 응답하여 시간(T1) 후에 로우 인에이블 신호(PWL)가 활성화되고, 시간(T2) 후에 비활성화된다. 로우 디코더(22)는 로우 인에이블 신호(PWL)에 응답하여 로우 어드레스(RA)를 디코딩하여 하나의 워드 라인 선택신호를 활성화한다. 도2의 레이턴시 제어신호 발생기(30)는 리드 명령(RD)이 인가된 후 레이턴시 신호(LA)에 해당하는 2클럭 사이클 후에 활성화되고, 버스트 길이(BL)에 해당하는 4클럭 사이클만큼 활성화 상태를 유지한 후에 디스에이블되는 레이턴시 제어신호(lat)를 발생한다. 도2의 인에이블 신호 발생기(32)는 레이턴시 제어신호(lat)에 응답하여 버퍼된 클럭신호(PCLK)를 컬럼 인에이블 신호(PCSLE)로 발생한다. 따라서, 4개의 컬럼 인에이블 신호(PCSLE)가 연속적으로 발생된다. 컬럼 디코더(20)는 컬럼 인에이블 신호(PCSLE)에 응답하여 컬럼 어드레스(CA)를 디코딩하여 첫 번째 컬럼 선택신호(CSL1)를 활성화한다. 이와같은 방법으로, 두 번째 내지 네 번째 컬럼 선택신호들(CSL2 ~ CSL4)을 순차적으로 활성화한다. 도시하지는 않았지만, 로우 어드레스(RA) 및 첫 번째 컬럼 어드레스(CA)는 명령 신호(CMD)와 함께 인가되고, 로우 어드레스(RA)는 로우 디코더(22)로 인가되고, 첫 번째 컬럼 어드레스(CA)는 내부 어드레스 발생기(미도시)로 인가되고, 내부 어드레스 발생기(미도시)는 버스트 길이 신호(BL)에 해당하는 4개의 컬럼 어드레스를 연속적으로 발생한다.
도3b는 도1에 나타낸 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도로서, 도3a에 나타낸 클럭신호(CLK)에 비해서 주파수가 높고, 레이턴시 신호(LA)가 3으로, 버스트 길이 신호(BL)가 4로 설정된 경우의 동작 타이밍도이다.
도3b에서, 로우 인에이블 신호(PWL)는 도3a에서와 동일하게 발생된다. 클럭버퍼(14)는 클럭신호(CLK)를 버퍼하여 버퍼된 클럭신호(PCLK)를 발생한다. 로우 디코더(22)는 로우 인에이블 신호(PWL)에 응답하여 로우 어드레스(RA)를 디코딩하여 하나의 워드 라인 선택신호를 활성화한다. 도2의 레이턴시 제어신호 발생기(30)는 리드 명령(RD)이 인가된 후 레이턴시 신호(LA)에 해당하는 3클럭 사이클 후에 활성화되고, 버스트 길이(BL)에 해당하는 4클럭 사이클만큼 활성화 상태를 유지한 후에 비활성화되는 레이턴시 제어신호(lat)를 발생한다. 도2의 인에이블 신호 발생기(32)는 레이턴시 제어신호(lat)에 응답하여 버퍼된 클럭신호(PCLK)를 컬럼 인에이블 신호(PCSLE)로 발생한다. 따라서, 4개의 컬럼 인에이블 신호(PCSLE)가 연속적으로 발생된다. 컬럼 디코더(20)는 컬럼 인에이블 신호(PCSLE)에 응답하여 컬럼 어드레스(CA)를 디코딩하여 첫 번째 내지 네 번째 컬럼 선택신호들(CSL1 ~ CSL4)을 연속적으로 활성화한다. 4개의 컬럼 어드레스(CA)는 내부 어드레스 발생기(미도시)에 의해서 발생된다.
도3a, b의 타이밍도로부터 알 수 있듯이, 클럭신호(CLK)의 주파수가 변경됨에 따라 레이턴시가 달라지게 되고, 레이턴시가 달라지더라도 로우 인에이블 신호(PWL)는 일정한 시점에 발생한다. 그러나, 레이턴시가 달라짐에 따라 레이턴시 인에이블 신호(lat)의 발생 시점은 달라지게 된다. 이에 따라, 워드 라인 인에이블 신호(WL)의 발생 시점부터 첫 번째 컬럼 선택신호(CSL1)가 발생될 때까지의 시간이 도3a의 경우에는 시간(t1)이 되고, 도3b의 경우에는 시간(t2)이 되어 서로 다르다.
이와같이 워드 라인 인에이블 신호(WL)의 발생 시점부터 첫 번째 컬럼 선택신호(CSL1)가 발생될 때까지의 시간이 레이턴시가 달라짐에 따라 서로 달라짐은 물론 공정, 전압 및 온도 변화에 의해서도 달라지게 됨으로써 비트 라인쌍의 데이터가 충분히 증폭되지 않은 상태에서 컬럼 선택신호(CSL1)가 발생되어 비트 라인쌍의 데이터가 리드된다. 이에 따라, 데이터 리드 오류가 발생될 수 있다.
본 발명의 목적은 레이턴시가 달라지고 온도, 전압 및 공정 변화가 발생하더 라도 안정된 리드 데이터를 발생할 수 있도록 하는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 컬럼 인에이블 신호 발생방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 리드 명령이 인가되면 레이턴시 신호에 해당하는 클럭 사이클만큼 지연된 후에 활성화되고, 버스트 길이 신호에 해당하는 클럭 사이클만큼 활성화 상태를 유지한 후에 비활성화되는 레이턴시 제어신호를 발생하고, 상기 레이턴시 제어신호에 응답하여 버퍼된 클럭신호를 컬럼 인에이블 신호로 발생하는 컬럼 인에이블 신호 발생기, 상기 리드 명령이 인가된 후 제1시간 후에 활성화되고 제2시간만큼 경과한 후에 비활성화되는 로우 인에이블 신호를 발생하는 로우 인에이블 신호 발생기, 및 상기 컬럼 인에이블 신호를 입력하여 상기 컬럼 인에이블 신호의 활성화 시점으로부터 1클럭 사이클만큼 지연되어 활성화되는 제1신호를 발생하고, 상기 로우 인에이블 신호에 응답하여 제2신호를 발생하여, 상기 제2신호를 최종 컬럼 인에이블 신호로 발생한 후에, 상기 제1신호를 상기 최종 컬럼 인에이블 신호로 발생하는 최종 컬럼 인에이블 신호 발생기를 구비하는 것을 특징으로 한다.
상기 최종 컬럼 인에이블 신호 발생기는 상기 컬럼 인에이블 신호를 1클럭 사이클만큼 지연하는 지연기, 상기 컬럼 인에이블 신호 및 상기 지연기의 출력신호를 논리곱하여 상기 제1신호를 발생하는 제1신호 발생기, 상기 로우 인에이블 신호에 응답하여 제3시간만큼 지연된 후 활성화되고, 제4시간만큼 경과한 후에 비활성 화되는 상기 제2신호를 발생하는 제2신호 발생기, 및 상기 제1 및 제2신호들을 논리합하여 상기 최종 컬럼 인에이블 신호를 발생하는 논리합 회로를 구비하는 것을 특징으로 한다.
상기 반도체 메모리 장치는 명령 신호에 응답하여 상기 리드 명령 및 상기 모드 설정 명령을 발생하는 명령어 디코더, 상기 모드 설정 명령에 응답하여 외부로부터 인가되는 코드 신호를 입력하여 상기 레이턴시 신호 및 상기 버스트 길이 신호를 발생하는 모드 설정 회로, 외부로부터 인가되는 클럭신호를 버퍼하여 상기 버퍼된 클럭신호를 발생하는 클럭버퍼, 상기 최종 컬럼 인에이블 신호에 응답하여 컬럼 어드레스를 입력하고 디코딩하여 컬럼 선택신호들을 발생하는 컬럼 디코더, 상기 로우 인에이블 신호에 응답하여 로우 어드레스를 입력하고 디코딩하여 워드 라인 선택신호들을 발생하는 로우 디코더, 및 상기 컬럼 선택신호들과 상기 워드 라인 선택신호들에 응답하여 억세스되는 메모리 셀들을 구비한 메모리 셀 어레이를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 리드 명령이 인가되면 레이턴시 신호에 해당하는 클럭 사이클에 1클럭 사이클을 더한 클럭 사이클만큼 지연된 후에 활성화되고, 버스트 길이 신호에 해당하는 클럭 사이클에서 1클럭 사이클을 뺀 클럭 사이클만큼 지연 후에 비활성화되는 제1레이턴시 제어신호를 발생하고, 상기 제1레이턴시 제어신호에 응답하여 버퍼된 클럭신호를 컬럼 인에이블 신호로 발생하는 컬럼 인에이블 신호 발생기, 상기 리드 명령이 인가된 후 제1시간 후에 활성화되고 제2시간만큼 경과한 후에 비활성화되는 제1로우 인 에이블 신호를 발생하는 로우 인에이블 신호 발생기, 및 상기 제1로우 인에이블 신호에 응답하여 제2로우 인에이블 신호를 발생하고, 상기 제2로우 인에이블 신호를 최종 컬럼 인에이블 신호로 발생한 후에, 상기 컬럼 인에이블 신호를 상기 최종 컬럼 인에이블 신호로 발생하는 최종 컬럼 인에이블 신호 발생기를 구비하는 것을 특징으로 한다.
상기 컬럼 인에이블 신호 발생기는 상기 리드 명령이 인가되면 레이턴시 신호에 해당하는 클럭 사이클만큼 지연된 후에 활성화되고, 버스트 길이 신호에 해당하는 클럭 사이클만큼 활성화 상태를 유지한 후에 비활성화되는 제2레이턴시 제어신호를 발생하는 제2레이턴시 제어신호 발생기, 상기 버퍼된 클럭신호에 응답하여 상기 제2레이턴시 제어신호를 1클럭 사이클만큼 지연하고 상기 제2레이턴시 제어신호와 상기 1클럭 사이클만큼 지연된 제2레이턴시 제어신호를 논리곱하여 상기 제1레이턴시 제어신호를 발생하는 제1레이턴시 제어신호 발생기, 및 상기 제1레이턴시 제어신호에 응답하여 상기 버퍼된 클럭신호를 상기 컬럼 인에이블 신호로 발생하는 인에이블 신호 발생기를 구비하는 것을 특징으로 하고, 상기 최종 컬럼 인에이블 신호 발생기는 상기 제1로우 인에이블 신호에 응답하여 제3시간만큼 지연된 후 활성화되고, 제4시간만큼 경과한 후에 비활성화되는 상기 제2로우 인에이블 신호를 발생하는 제2로우 인에이블 신호 발생기, 및 상기 컬럼 인에이블 신호와 상기 제2로우 인에이블 신호를 논리합하여 상기 최종 컬럼 인에이블 신호를 발생하는 논리합 회로를 구비하는 것을 특징으로 한다.
상기 제1 및 제2형태의 반도체 메모리 장치는 명령 신호에 응답하여 상기 리 드 명령 및 상기 모드 설정 명령을 발생하는 명령어 디코더, 상기 모드 설정 명령에 응답하여 외부로부터 인가되는 코드 신호를 입력하여 상기 레이턴시 신호 및 상기 버스트 길이 신호를 발생하는 모드 설정 회로, 외부로부터 인가되는 클럭신호를 버퍼하여 상기 버퍼된 클럭신호를 발생하는 클럭버퍼, 상기 최종 컬럼 인에이블 신호에 응답하여 컬럼 어드레스를 입력하고 디코딩하여 컬럼 선택신호들을 발생하는 컬럼 디코더, 상기 로우 인에이블 신호에 응답하여 로우 어드레스를 입력하고 디코딩하여 워드 라인 선택신호들을 발생하는 로우 디코더, 및 상기 컬럼 선택신호들과 상기 워드 라인 선택신호들에 응답하여 억세스되는 메모리 셀들을 구비한 메모리 셀 어레이를 더 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 컬럼 인에이블 신호 발생방법의 제1형태는 리드 명령이 인가되면 레이턴시 신호에 해당하는 클럭 사이클만큼 지연된 후에 활성화되고, 버스트 길이 신호에 해당하는 클럭 사이클만큼 활성화 상태를 유지한 후에 비활성화되는 레이턴시 제어신호를 발생하고, 상기 레이턴시 제어신호에 응답하여 버퍼된 클럭신호를 컬럼 인에이블 신호로 발생하는 컬럼 인에이블 신호 발생단계, 상기 리드 명령이 인가된 후 제1시간 후에 활성화되고 제2시간만큼 경과한 후에 비활성화되는 로우 인에이블 신호를 발생하는 로우 인에이블 신호 발생단계, 및 상기 컬럼 인에이블 신호를 입력하여 상기 컬럼 인에이블 신호의 활성화 시점을 1클럭 사이클만큼 지연하여 제1신호를 발생하고, 상기 로우 인에이블 신호에 응답하여 제2신호를 발생하고, 상기 제2신호를 최종 컬럼 인에이블 신호로 발생한 후에, 상기 제1신호를 상기 최종 컬럼 인에이블 신호로 발생하는 최종 컬럼 인에이블 신호 발생단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 컬럼 인에이블 신호 발생방법의 제2형태는 리드 명령이 인가되면 레이턴시 신호에 해당하는 클럭 사이클에 1클럭 사이클을 더한 클럭 사이클만큼 지연된 후에 활성화되고, 버스트 길이 신호에 해당하는 클럭 사이클에서 1클럭 사이클을 뺀 클럭 사이클만큼 활성화 상태를 유지한 후에 비활성화되는 제1레이턴시 제어신호를 발생하고, 상기 제1레이턴시 제어신호에 응답하여 버퍼된 클럭신호를 컬럼 인에이블 신호로 발생하는 컬럼 인에이블 신호 발생단계, 상기 리드 명령이 인가된 후 제1시간 후에 활성화되고 제2시간만큼 경과한 후에 비활성화되는 제1로우 인에이블 신호를 발생하는 로우 인에이블 신호 발생단계, 및 상기 제1로우 인에이블 신호에 응답하여 제2로우 인에이블 신호를 발생하고, 상기 제2로우 인에이블 신호를 최종 컬럼 인에이블 신호로 발생한 후에, 상기 컬럼 인에이블 신호를 상기 최종 컬럼 인에이블 신호로 발생하는 최종 컬럼 인에이블 신호 발생단계를 구비하는 것을 특징으로 한다.
상기 컬럼 인에이블 신호 발생단계는 상기 리드 명령이 인가되면 레이턴시 신호에 해당하는 클럭 사이클만큼 지연된 후에 활성화되고, 버스트 길이 신호에 해당하는 클럭 사이클만큼 활성화 상태를 유지한 후에 비활성화되는 제2레이턴시 제어신호를 발생하는 제2레이턴시 제어신호 발생단계, 상기 버퍼된 클럭신호에 응답하여 상기 제2레이턴시 제어신호를 1클럭 사이클만큼 지연하고 상기 제2레이턴시 제어신호와 상기 1클럭 사이클만큼 지연된 제2레이턴시 제어신호를 논리곱하여 상기 제1레이턴시 제어신호를 발생하는 제1레이턴시 제어신호 발생단계, 및 상기 제1 레이턴시 제어신호에 응답하여 상기 버퍼된 클럭신호를 상기 컬럼 인에이블 신호로 발생하는 인에이블 신호 발생단계를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 반도체 메모리 장치 및 이 장치의 컬럼 인에이블 신호 발생방법을 설명하면 다음과 같다.
도4는 본 발명의 반도체 메모리 장치의 일실시예의 구성을 나타내는 블록도로서, 도1에 반도체 메모리 장치에 최종 컬럼 인에이블 신호 발생기(40)를 추가하여 구성되어 있다.
도4에 나타낸 블록들중 도1에 나타낸 블록들과 동일한 참조 번호를 가진 블록들은 도1의 블록들 각각의 기능과 동일하므로 설명을 생략하고, 여기에서는 추가되는 블록의 기능에 대해서만 설명하기로 한다.
최종 컬럼 인에이블 신호 발생기(40)는 로우 인에이블 신호 발생기(18)로부터 출력되는 로우 인에이블 신호(PWL)에 응답하여 최종 컬럼 인에이블 신호(PCSLE')를 발생한 후에, 컬럼 인에이블 신호 발생기(16)로부터 출력되는 컬럼 인에이블 신호(PCSLE)를 최종 컬럼 인에이블 신호(PCSLE')로 발생한다. 그러면, 컬럼 디코더(20)는 최종 컬럼 인에이블 신호(PCSLE')에 응답하여 컬럼 어드레스(CA)를 디코딩하여 하나의 컬럼 선택신호를 활성화한다.
즉, 본 발명의 반도체 메모리 장치는 워드 라인 인에이블 신호의 활성화 시점으로부터 최종 컬럼 선택신호(PCSLE')의 활성화 시점까지의 시간을 레이턴시에 관계없이 일정하게 하기 위하여 로우 인에이블 신호(PWL)의 발생 시점으로부터 일 정 시간 후에 첫 번째 활성화되는 최종 컬럼 선택신호(PCSLE')가 발생되게 한다.
도5는 도4에 나타낸 최종 컬럼 선택신호 발생회로의 실시예의 구성을 나타내는 것으로, 지연기(DL)와 AND게이트(AND)로 구성된 제1신호 발생기(50), 제2신호 발생기(52), 및 논리합 회로(54)로 구성되어 있다.
도5에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
지연기(DL)은 컬럼 인에이블 신호(PCSLE)를 1클럭 사이클만큼 지연한다. AND게이트(AND)는 지연기(DL)의 출력신호와 컬럼 인에이블 신호(PCSLE)를 논리곱하여 제1신호(S1)를 발생한다. 즉, 제1신호(S1)는 컬럼 인에이블 신호(PCSLE)의 첫 번째활성화되는 컬럼 인에이블 신호(PCSLE)를 제거한 신호이다. 제2신호 발생기(52)는 로우 인에이블 신호(PWL)가 활성화되면 소정 시간 후에 활성화되고, 소정 시간동안 활성화 상태를 유지한 후에 비활성화되는 제2신호(S2)를 발생한다. 논리합 회로(54)는 제1신호(S1) 및 제2신호(S2)를 논리합하여 최종 컬럼 선택 인에이블 신호(PCSLE')를 발생한다. 즉, 논리합 회로(54)는 제2신호(S2)를 첫 번째 활성화되는 최종 컬럼 선택 인에이블 신호(PCSLE')로 발생한 후에, 제1신호(S1)를 최종 컬럼 선택 인에이블 신호(PCSLE')로 발생한다.
도6a는 도4에 나타낸 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도로서, 도3a에서와 마찬가지로 레이턴시 신호(LA)가 2로, 버스트 길이 신호(BL)가 4로 설정된 경우의 동작 타이밍도이다.
도6a에서, 로우 인에이블 신호(PWL), 워드 라인 인에이블 신호(WL), 레이턴시 제어신호(lat), 버퍼된 클럭신호(PCLK) 및 컬럼 인에이블 신호(PCSLE)는 도3a에 서와 동일하게 발생된다. 도5의 지연기(DL)는 컬럼 인에이블 신호(PCSLE)를 1클럭 사이클만큼 지연한다. AND게이트(AND)는 컬럼 인에이블 신호(PCSLE)와 지연기(DL)의 출력신호를 논리곱하여 제1신호(S1)를 발생한다. 제2신호 발생기(52)는 로우 인에이블 신호(PWL)에 응답하여 시간(T3)만큼 지연 후에 활성화되고, 시간(T4)만큼 경과한 후에 비활성화되는 제2신호(S2)를 발생한다. 그러면, 제2신호(S2)가 첫 번째 활성화되는 최종 컬럼 인에이블 신호(PCSLE')로 발생되고, 컬럼 인에이블 신호(PCSLE)가 두 번째 내지 네 번째 활성화되는 최종 컬럼 인에이블 신호(PCSLE')로 발생된다.
도6b는 도4에 나타낸 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도로서, 도6a에 나타낸 클럭신호(CLK)에 비해서 주파수가 높고, 레이턴시 신호(LA)가 3으로, 버스트 길이 신호(BL)가 4로 설정된 경우의 동작 타이밍도이다.
도6b에서, 로우 인에이블 신호(PWL), 워드 라인 인에이블 신호(WL), 레이턴시 제어신호(lat), 버퍼된 클럭신호(PCLK), 및 컬럼 인에이블 신호(PCSLE)는 도3b에서와 동일하게 발생된다. 도5의 제1신호 발생기(50)는 컬럼 인에이블 신호(PCSLE)의 첫 번째 컬럼 인에이블 신호(PCSLE)를 제거하여 제1신호(S1)를 발생한다. 제2신호 발생기(52)는 로우 인에이블 신호(PWL)에 응답하여 도6a의 타이밍도에서와 동일한 시간(T3)만큼 지연 후에 활성화되고, 동일한 시간(T4)만큼 경과한 후에 비활성화되는 제2신호(S2)를 발생한다. 제2신호(S2)가 첫 번째 활성화되는 최종 컬럼 인에이블 신호(PCSLE')로 발생되고, 컬럼 인에이블 신호(PCSLE)가 두 번째 내지 네 번째 활성화되는 최종 컬럼 인에이블 신호(PCSLE')로 발생된다.
도6a, b의 타이밍도로부터 알 수 있듯이, 클럭신호(CLK)의 주파수가 변경됨에 따라 레이턴시가 달라지게 되고, 레이턴시가 달라지더라도 워드 라인 인에이블 신호(WL)의 활성화 시점으로부터 컬럼 선택 신호(CSL1)의 활성화 시점까지의 시간은 t3로 동일하게 된다. 또한, 로우 인에이블 신호(PWL)의 활성화 시점으로부터 최종 컬럼 인에이블 신호(PCSLE')의 활성화 시점까지의 시간이 T3로 동일하게 된다.
도7은 본 발명의 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 블록도로서, 도4의 컬럼 인에이블 신호 발생기(16)를 컬럼 인에이블 신호 발생기(16')로 대체하고, 최종 컬럼 인에이블 신호 발생기(40')를 최종 컬럼 인에이블 신호 발생기(40")로 대체하여 구성되어 있다.
도7에 나타낸 구성들중 도4의 구성을 대체하는 구성들의 기능을 설명하면 다음과 같다.
컬럼 인에이블 신호 발생기(16')는 리드 명령(RD), 버스트 길이 신호(BL), 레이턴시 신호(LA), 및 버퍼된 클럭신호(PCLK)를 입력하여, 리드 명령(RD)이 인가된 후 레이턴시 신호(LA)에 해당하는 클럭 사이클에 1클럭 사이클을 더한 클럭 사이클 만큼 지연 후에 활성화되고, 버스트 길이 신호(BL)에 해당하는 클럭 사이클에서 1클럭 사이클을 뺀 클럭 사이클만큼 활성화 상태를 유지한 후에 비활성화되는 레이턴시 제어신호(미도시)를 발생하고, 레이턴시 제어신호에 응답하여 버퍼된 클럭신호(PCLK)를 컬럼 인에이블 신호(PCSLE1)로 발생한다. 최종 컬럼 인에이블 신호 발생기(40")는 로우 인에이블 신호(PWL) 및 컬럼 인에이블 신호(PCSLE1)를 입력하여 최종 컬럼 인에이블 신호(PCSLE')를 발생한다. 즉, 로우 인에이블 신호(PWL)를 첫 번째 활성화되는 최종 컬럼 인에이블 신호(PCSLE')로 발생하고, 이 후 발생되는 컬럼 인에이블 신호(PCSLE1)를 최종 컬럼 인에이블 신호(PCSLE')로 발생한다.
도8은 도7에 나타낸 컬럼 인에이블 신호 발생기의 실시예의 구성을 나타내는 블록도로서, 도2에 구성에 D플립플롭(DFF) 및 AND게이트(AND)로 구성된 회로(34)를 추가하고, 인에이블 신호 발생기(32)를 인에이블 신호 발생기(32')로 대체하여 구성되어 있다.
도8에 나타낸 구성들중 추가되거나 대체되는 구성들 각각의 기능을 설명하면 다음과 같다.
D플립플롭(DFF)은 버퍼된 클럭신호(PCLK)에 응답하여 레이턴시 제어신호(lat)를 입력하여 1클럭 사이클만큼 지연된 레이턴시 제어신호를 발생한다. AND게이트(AND)는 레이턴시 제어신호(lat)와 D플립플롭(DFF)의 출력신호를 논리곱하여 신호(lat')를 발생한다. 신호(lat')의 활성화 시점은 레이턴시 제어신호(lat)의 활성화 시점에 비해서 1클럭 사이클만큼 지연되고, 비활성화 시점은 레이턴시 제어신호(lat)의 비활성화 시점과 동일하다. 결과적으로, 회로(34)로부터 발생되는 신호(lat')는 리드 명령(RD)이 인가되는 시점으로부터 레이턴시 신호(LA)에 해당하는 클럭 사이클에 1클럭 사이클을 더한 클럭 사이클만큼 지연되어 활성화되고, 버스트 클럭 신호(BL)에 해당하는 클럭 사이클에 1클럭 사이클을 뺀 클럭 사이클만큼 활성화 상태를 유지한 후 비활성화되는 신호이다. 인에이블 신호 발생기(32')는 신호(lat')에 응답하여 버퍼된 클럭신호(PCLK)를 컬럼 인에이블 신호(PCSLE1)로 발생한다.
도9는 도7에 나타낸 최종 컬럼 인에이블 신호 발생기의 실시예의 구성을 나타내는 것으로, 제2신호 발생기(52) 및 논리합 회로(54')로 구성되어 있다.
도9에 나타낸 블록들중 제2신호 발생기(52)의 기능은 도5의 제2신호 발생기의 기능과 동일하며, 논리합 회로(54')는 제2신호(S2)와 컬럼 인에이블 신호(PCSLE1)를 논리합하여 최종 컬럼 인에이블 신호(PCSLE')를 발생한다. 이에 따라, 로우 인에이블 신호(PWL)가 최종 컬럼 인에이블 신호(PCSLE')의 첫 번째 활성화되는 최종 컬럼 인에이블 신호(PCSLE')로 발생되고, 이 후에 발생되는 컬럼 인에이블 신호(PCSLE1)가 최종 컬럼 인에이블 신호(PCSLE')로 발생된다.
도10a는 도7에 나타낸 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도로서, 도6a의 타이밍도와 마찬가지로, 레이턴시 신호(LA)가 2로, 버스트 길이 신호(BL)가 4로 설정된 경우의 동작 타이밍도이다.
도10a에서, 로우 인에이블 신호(PWL), 워드 라인 인에이블 신호(WL), 레이턴시 제어신호(lat), 및 버퍼된 클럭신호(PCLK)는 도6a에서와 동일하게 발생된다. 도8의 회로(34)는 버퍼된 클럭신호(PCLK)에 응답하여 레이턴시 제어신호(lat)의 활성화 시점으로부터 1클럭 사이클만큼 지연되어 활성화되고, 레이턴시 제어신호(lat)의 비활성화 시점에서 비활성화되는 신호(lat')를 발생한다. 도8의 인에이블 신호 발생기(32')는 신호(lat')에 응답하여 버퍼된 클럭신호(PCLK)를 컬럼 인에이블 신호(PCSLE1)로 발생한다. 제2신호 발생기(52)는 로우 인에이블 신호(PWL)에 응답하여 시간(T3)만큼 지연 후에 활성화되고, 시간(T4)만큼 경과한 후에 비활성화되는 제2신호(S2)를 발생한다. 도9의 논리합 회로(54')는 제2신호(S2)를 첫 번째 활성화 되는 최종 컬럼 인에이블 신호(PCSLE')로 발생하고, 두 번째 내지 네 번째 컬럼 인에이블 신호(PCSLE1)를 두 번째 내지 네 번째 활성화되는 최종 컬럼 인에이블 신호(PCSLE')로 발생한다.
도10b는 도7에 나타낸 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도로서, 도10a에 나타낸 클럭신호(CLK)에 비해서 주파수가 높고, 레이턴시 신호(LA)가 3으로, 버스트 길이 신호(BL)가 4로 설정된 경우의 동작 타이밍도이다.
도10b에서, 로우 인에이블 신호(PWL), 워드 라인 인에이블 신호(WL), 레이턴시 제어신호(lat), 및 버퍼된 클럭신호(PCLK)는 도6b에서와 동일하게 발생된다. 도8의 회로(34)는 버퍼된 클럭신호(PCLK)에 응답하여 레이턴시 제어신호(lat)의 활성화 시점으로부터 1클럭 사이클만큼 지연되어 활성화되고, 레이턴시 제어신호(lat)의 비활성화 시점에서 비활성화되는 신호(lat')를 발생한다. 도8의 인에이블 신호 발생기(32')는 신호(lat')에 응답하여 버퍼된 클럭신호(PCLK)를 컬럼 인에이블 신호(PCSLE1)로 발생한다. 도9의 제2신호 발생기(52)는 로우 인에이블 신호(PWL)에 응답하여 도10a의 타이밍도에서와 동일한 시간(T3)만큼 지연 후에 활성화되고, 동일한 시간(T4)만큼 경과한 후에 비활성화되는 제2신호(S2)를 발생한다. 도9의 논리합 회로(54')는 제2신호(S2)가 첫 번째 활성화되는 최종 컬럼 인에이블 신호(PCSLE')로 발생되고, 두 번째 내지 네 번째 활성화되는 컬럼 인에이블 신호(PCSLE)가 두 번째 내지 네 번째 활성화되는 최종 컬럼 인에이블 신호(PCSLE')로 발생된다.
도10a, b의 타이밍도로부터 알 수 있듯이, 클럭신호(CLK)의 주파수가 변경됨 에 따라 레이턴시가 달라지게 되고, 레이턴시가 달라지더라도 워드 라인 인에이블 신호(WL)의 활성화 시점으로부터 컬럼 선택 신호(CSL1)의 활성화 시점까지의 시간은 t3로 동일하게 된다. 또한, 로우 인에이블 신호(PWL)의 활성화 시점으로부터 최종 컬럼 인에이블 신호(PCSLE')의 활성화 시점까지의 시간이 T3로 동일하게 된다.
상술한 바와 같이 본 발명의 반도체 메모리 장치는 레이턴시가 달라지고 공정, 전압, 및 온도 변화가 발생하더라도 워드 라인 인에이블 신호의 활성화 시점부터 컬럼 선택신호의 활성화 시점까지의 시간이 동일해짐에 의해서 비트 라인쌍의 데이터가 충분히 증폭된 상태에서 컬럼 선택신호가 발생되게 된다. 따라서, 데이터 리드 오류가 발생되지 않는다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치는 레이턴시가 달라지고, 공정, 전압 및 온도 변화가 발생하더라도 데이터 리드 오류가 발생되는 것을 방지할 수 있다.
따라서, 반도체 메모리 장치의 동작의 신뢰성이 향상될 수 있다.
Claims (12)
- 리드 명령이 인가되면 레이턴시 신호에 해당하는 클럭 사이클만큼 지연된 후에 활성화되고, 버스트 길이 신호에 해당하는 클럭 사이클만큼 활성화 상태를 유지한 후에 비활성화되는 레이턴시 제어신호를 발생하고, 상기 레이턴시 제어신호에 응답하여 버퍼된 클럭신호를 컬럼 인에이블 신호로 발생하는 컬럼 인에이블 신호 발생기;상기 리드 명령이 인가된 후 제1시간 후에 활성화되고 제2시간만큼 경과한 후에 비활성화되는 로우 인에이블 신호를 발생하는 로우 인에이블 신호 발생기; 및상기 컬럼 인에이블 신호를 입력하여 상기 컬럼 인에이블 신호의 활성화 시점으로부터 1클럭 사이클만큼 지연되어 활성화되는 제1신호를 발생하고, 상기 로우 인에이블 신호에 응답하여 제2신호를 발생하여, 상기 제2신호를 최종 컬럼 인에이블 신호로 발생한 후에, 상기 제1신호를 상기 최종 컬럼 인에이블 신호로 발생하는 최종 컬럼 인에이블 신호 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 최종 컬럼 인에이블 신호 발생기는상기 컬럼 인에이블 신호를 1클럭 사이클만큼 지연하는 지연기;상기 컬럼 인에이블 신호 및 상기 지연기의 출력신호를 논리곱하여 상기 제1신호를 발생하는 제1신호 발생기;상기 로우 인에이블 신호에 응답하여 제3시간만큼 지연된 후 활성화되고, 제4시간만큼 경과한 후에 비활성화되는 상기 제2신호를 발생하는 제2신호 발생기; 및상기 제1 및 제2신호들을 논리합하여 상기 최종 컬럼 인에이블 신호를 발생하는 논리합 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 반도체 메모리 장치는명령 신호에 응답하여 상기 리드 명령 및 상기 모드 설정 명령을 발생하는 명령어 디코더;상기 모드 설정 명령에 응답하여 외부로부터 인가되는 코드 신호를 입력하여 상기 레이턴시 신호 및 상기 버스트 길이 신호를 발생하는 모드 설정 회로;외부로부터 인가되는 클럭신호를 버퍼하여 상기 버퍼된 클럭신호를 발생하는 클럭버퍼;상기 최종 컬럼 인에이블 신호에 응답하여 컬럼 어드레스를 입력하고 디코딩하여 컬럼 선택신호들을 발생하는 컬럼 디코더;상기 로우 인에이블 신호에 응답하여 로우 어드레스를 입력하고 디코딩하여 워드 라인 선택신호들을 발생하는 로우 디코더; 및상기 컬럼 선택신호들과 상기 워드 라인 선택신호들에 응답하여 억세스되는 메모리 셀들을 구비한 메모리 셀 어레이를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 리드 명령이 인가되면 레이턴시 신호에 해당하는 클럭 사이클에 1클럭 사이클을 더한 클럭 사이클만큼 지연된 후에 활성화되고, 버스트 길이 신호에 해당하는 클럭 사이클에서 1클럭 사이클을 뺀 클럭 사이클만큼 지연 후에 비활성화되는 제1레이턴시 제어신호를 발생하고, 상기 제1레이턴시 제어신호에 응답하여 버퍼된 클럭신호를 컬럼 인에이블 신호로 발생하는 컬럼 인에이블 신호 발생기;상기 리드 명령이 인가된 후 제1시간 후에 활성화되고 제2시간만큼 경과한 후에 비활성화되는 제1로우 인에이블 신호를 발생하는 로우 인에이블 신호 발생기; 및상기 제1로우 인에이블 신호에 응답하여 제2로우 인에이블 신호를 발생하고, 상기 제2로우 인에이블 신호를 최종 컬럼 인에이블 신호로 발생한 후에, 상기 컬럼 인에이블 신호를 상기 최종 컬럼 인에이블 신호로 발생하는 최종 컬럼 인에이블 신호 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제4항에 있어서, 상기 컬럼 인에이블 신호 발생기는상기 리드 명령이 인가되면 레이턴시 신호에 해당하는 클럭 사이클만큼 지연된 후에 활성화되고, 버스트 길이 신호에 해당하는 클럭 사이클만큼 활성화 상태를 유지한 후에 비활성화되는 제2레이턴시 제어신호를 발생하는 제2레이턴시 제어신호 발생기;상기 버퍼된 클럭신호에 응답하여 상기 제2레이턴시 제어신호를 1클럭 사이클만큼 지연하고 상기 제2레이턴시 제어신호와 상기 1클럭 사이클만큼 지연된 제2 레이턴시 제어신호를 논리곱하여 상기 제1레이턴시 제어신호를 발생하는 제1레이턴시 제어신호 발생기; 및상기 제1레이턴시 제어신호에 응답하여 상기 버퍼된 클럭신호를 상기 컬럼 인에이블 신호로 발생하는 인에이블 신호 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제5항에 있어서, 상기 최종 컬럼 인에이블 신호 발생기는상기 제1로우 인에이블 신호에 응답하여 제3시간만큼 지연된 후 활성화되고 제4시간만큼 경과한 후에 비활성화되는 상기 제2로우 인에이블 신호를 발생하는 제2로우 인에이블 신호 발생기; 및상기 컬럼 인에이블 신호와 상기 제2로우 인에이블 신호를 논리합하여 상기 최종 컬럼 인에이블 신호를 발생하는 논리합 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제4항에 있어서, 상기 반도체 메모리 장치는명령 신호에 응답하여 상기 리드 명령 및 상기 모드 설정 명령을 발생하는 명령어 디코더;상기 모드 설정 명령에 응답하여 외부로부터 인가되는 코드 신호를 입력하여 상기 레이턴시 신호 및 상기 버스트 길이 신호를 발생하는 모드 설정 회로;외부로부터 인가되는 클럭신호를 버퍼하여 상기 버퍼된 클럭신호를 발생하는 클럭버퍼;상기 최종 컬럼 인에이블 신호에 응답하여 컬럼 어드레스를 입력하고 디코딩하여 컬럼 선택신호들을 발생하는 컬럼 디코더;상기 로우 인에이블 신호에 응답하여 로우 어드레스를 입력하고 디코딩하여 워드 라인 선택신호들을 발생하는 로우 디코더; 및상기 컬럼 선택신호들과 상기 워드 라인 선택신호들에 응답하여 억세스되는 메모리 셀들을 구비한 메모리 셀 어레이를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 리드 명령이 인가되면 레이턴시 신호에 해당하는 클럭 사이클만큼 지연된 후에 활성화되고, 버스트 길이 신호에 해당하는 클럭 사이클만큼 활성화 상태를 유지한 후에 비활성화되는 레이턴시 제어신호를 발생하고, 상기 레이턴시 제어신호에 응답하여 버퍼된 클럭신호를 컬럼 인에이블 신호로 발생하는 컬럼 인에이블 신호 발생단계;상기 리드 명령이 인가된 후 제1시간 후에 활성화되고 제2시간만큼 경과한 후에 비활성화되는 로우 인에이블 신호를 발생하는 로우 인에이블 신호 발생단계; 및상기 컬럼 인에이블 신호를 입력하여 상기 컬럼 인에이블 신호의 활성화 시점을 1클럭 사이클만큼 지연하여 제1신호를 발생하고, 상기 로우 인에이블 신호에 응답하여 제2신호를 발생하고, 상기 제2신호를 최종 컬럼 인에이블 신호로 발생한 후에, 상기 제1신호를 상기 최종 컬럼 인에이블 신호로 발생하는 최종 컬럼 인에이블 신호 발생단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 인에이블 신호 발생방법.
- 제8항에 있어서, 상기 최종 컬럼 인에이블 신호 발생단계는상기 컬럼 인에이블 신호를 1클럭 사이클만큼 지연하는 지연단계;상기 컬럼 인에이블 신호 및 상기 지연기의 출력신호를 논리곱하여 상기 제1신호를 발생하고, 상기 로우 인에이블 신호에 응답하여 제3시간만큼 지연된 후 활성화되고, 제4시간만큼 경과한 후에 비활성화되는 상기 제2신호를 발생하는 신호 발생단계; 및상기 제1 및 제2신호들을 논리합하여 상기 최종 컬럼 인에이블 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 인에이블 신호 발생방법.
- 리드 명령이 인가되면 레이턴시 신호에 해당하는 클럭 사이클에 1클럭 사이클을 더한 클럭 사이클만큼 지연된 후에 활성화되고, 버스트 길이 신호에 해당하는 클럭 사이클에서 1클럭 사이클을 뺀 클럭 사이클만큼 활성화 상태를 유지한 후에 비활성화되는 제1레이턴시 제어신호를 발생하고, 상기 제1레이턴시 제어신호에 응답하여 버퍼된 클럭신호를 컬럼 인에이블 신호로 발생하는 컬럼 인에이블 신호 발생단계;상기 리드 명령이 인가된 후 제1시간 후에 활성화되고 제2시간만큼 경과한 후에 비활성화되는 제1로우 인에이블 신호를 발생하는 로우 인에이블 신호 발생단계; 및상기 제1로우 인에이블 신호에 응답하여 제2로우 인에이블 신호를 발생하고, 상기 제2로우 인에이블 신호를 최종 컬럼 인에이블 신호로 발생한 후에, 상기 컬럼 인에이블 신호를 상기 최종 컬럼 인에이블 신호로 발생하는 최종 컬럼 인에이블 신호 발생단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제10항에 있어서, 상기 컬럼 인에이블 신호 발생단계는상기 리드 명령이 인가되면 레이턴시 신호에 해당하는 클럭 사이클만큼 지연된 후에 활성화되고, 버스트 길이 신호에 해당하는 클럭 사이클만큼 활성화 상태를 유지한 후에 비활성화되는 제2레이턴시 제어신호를 발생하는 제2레이턴시 제어신호 발생단계;상기 버퍼된 클럭신호에 응답하여 상기 제2레이턴시 제어신호를 1클럭 사이클만큼 지연하고 상기 제2레이턴시 제어신호와 상기 1클럭 사이클만큼 지연된 제2레이턴시 제어신호를 논리곱하여 상기 제1레이턴시 제어신호를 발생하는 제1레이턴시 제어신호 발생단계; 및상기 제1레이턴시 제어신호에 응답하여 상기 버퍼된 클럭신호를 상기 컬럼 인에이블 신호로 발생하는 인에이블 신호 발생단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 인에이블 신호 발생방법.
- 제10항에 있어서, 상기 최종 컬럼 인에이블 신호 발생기는상기 제1로우 인에이블 신호에 응답하여 제3시간만큼 지연된 후 활성화되고, 제4시간만큼 경과한 후에 비활성화되는 상기 제2로우 인에이블 신호를 발생하는 단계; 및상기 컬럼 인에이블 신호와 상기 제2로우 인에이블 신호를 논리합하여 상기 최종 컬럼 인에이블 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 인에이블 신호 발생방법.
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