JP2011515002A

JP2011515002A - 疑似デュアル・ポート・メモリにおけるアドレス多重化

Info

Publication number: JP2011515002A
Application number: JP2010550746A
Authority: JP
Inventors: ジュン、チャンホ; ジョン、チェン
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2008-03-13
Filing date: 2009-02-27
Publication date: 2011-05-12
Also published as: CA2717842C; RU2010141856A; US7760562B2; US8570818B2; WO2009114288A1; CN101971263A; RU2490731C2; EP2263235B1; ES2540058T3; MX2010009991A; BRPI0909624A2; EP2263235A1; US20110051537A1; CA2717842A1; US20090231937A1; KR20100135804A; KR101153109B1; TW201005749A

Abstract

疑似デュアル・ポート・メモリ・アドレス多重化システムは、単一のクロックサイクルの間に達成されるべき読み取り要求および書き込み要求を識別するように動作する制御回路（１０３）を含む。自己時間追跡回路（１０５）は、読み取り動作を監視し、読み取り動作の完了が決定されたとき切り換え信号（ＷＣＬＫ）を生成する。マルチプレクサ（１０４）は切り換え信号に応答して、適切な時間に、読み取りアドレスおよび書き込みアドレスを選択的にメモリ・アドレス・ユニットへ提供する。

Description

この開示は、一般的には、メモリ回路に関する。さらに具体的には、この開示は疑似デュアル・ポート・メモリのアドレス制御に関する。

デュアル・ポート・メモリは、典型的には、２つのポートおよび１つのメモリ・セル・アレイを有する。もし１つのポートからアクセスされているメモリセルが、他のポートからアクセスされているメモリセルと同じでなければ、メモリアレイは両方のポートから同時にアクセスされ得る。そのようなデュアル・ポート・メモリで使用されるメモリセルの普通のタイプは、８つの電界効果トランジスタ（ＦＥＴ）を含む。

シングル・ポート・メモリにおけるメモリセルは、典型的には、６つのトランジスタを含むだけである。２つのタイプのメモリセルが同じプロセスを使用して製造されるとき、６トランジスタ・メモリセルは、典型的には、８トランジスタセルの約半分の集積回路領域を消費するにすぎない。しかしながら、多くのアプリケーションは、デュアル・ポート・メモリの機能性、即ち、単一のクロックサイクル内で読み取りおよび書き込み動作の両方を取り扱うことのできるメモリを必要とする。

６トランジスタ・メモリセルの小さいサイズを利用しながら、同時にデュアル・ポート・メモリの機能性を必要とするアプリケーションを満足させるため、多くの場合、疑似デュアル・ポート・メモリと呼ばれるメモリデバイスが使用される。１つの例において、疑似デュアル・ポート・メモリは単一のメモリアレイを有し、このアレイの各メモリセルは６トランジスタ・メモリ・セルであり、この６トランジスタ・メモリセルは、ビット線の単一のペア（例えば、ビット線Ｂおよびビット線バーＢＮ）へ選択的に結合され得る。

メモリアレイは、一時に１つだけのメモリアクセスが実行されるという点で、シングル・ポート・メモリとして動作する。しかしながら、疑似デュアル・ポート・メモリは、２つのポートを有するという点で、デュアル・ポート・メモリの模倣である。１つの例において、疑似デュアル・ポート・メモリは、ある場合には、時間遅延マルチプレクサ（ＴＤＭ）と呼ばれる回路を有する。単一の入力クロック信号が疑似デュアル・ポート・メモリで受け取られ、この単一の入力クロック信号は、入力読み取りアドレス、入力書き込みアドレス、および入力データ値をラッチするために使用される。入力クロック信号の立上り縁は、入力読み取りアドレスを使用して読み取り動作を開始するために使用される。読み取り動作が完了し、その後で、入力クロック信号の立下り縁が起こる。ＴＤＭは入力クロック信号の立下り縁を使用し、書き込み動作を開始する。書き込み動作の間にメモリアレイをアドレスするため、入力書き込みアドレスが使用され、メモリアレイへ書き込まれるデータは入力データ値である。入力クロック信号の単一のサイクルで、２つのメモリ動作が実行されるが、実際には２つのメモリ動作が順次に実行される。しかしながら、疑似デュアル・ポート・メモリの外側からは、疑似デュアル・ポート・メモリは、同じ時間または実質的に同じ時間、即ち、単一のクロックサイクル内で、メモリアレイの２つのアクセスを許可するように見える。

第１の読み取りメモリ動作を実行するのに必要な時間量は、第２の書き込みメモリ動作を実行するのに必要な時間量とは等しくないかも知れない。従来のＴＤＭアプローチの使用は、全体的メモリアクセス時間を遅くする。なぜなら、２つの動作に利用できる相対時間量は、クロックサイクルの立上り縁が起こる時間およびクロックサイクルの立下り縁が起こる時間によって決定されるからである。例えば、１つのクロックサイクル内で、もしクロック信号の高と低の長さが同じならば（即ち、クロック信号は５０／５０デューティサイクルを有する）、速い読み取り動作と遅い書き込み動作の両方の実行に、同じ時間量を配分しなければならない。結果として、浪費時間量が生じる。この浪費時間量は、読み取り動作が完了したときに開始し、クロック信号の立下り縁で終わる。

この開示の実施形態によれば、疑似デュアル・ポート・メモリ・アドレス多重化システムは、読み取りポート・アドレス・ラッチ、書き込みポート・アドレス・ラッチ、制御回路、およびマルチプレクサを有する。読み取りポート・アドレス・ラッチは、外部クロック信号に応答して読み取りアドレスを保持するように動作可能である。書き込みポート・アドレス・ラッチは、外部クロック信号に応答して書き込みアドレスを保持するように動作可能である。制御回路は、第１のメモリ動作の監視に基づいて読み取り／書き込みメモリアクセスを制御する。マルチプレクサは、制御回路からの切り換え信号に応答して、保持された読み取りアドレスと保持された書き込みアドレスとを切り換える。

本発明の他の実施形態において、方法はメモリへのアドレス信号の印加を制御する。方法は、読み取りおよび書き込み要求を検出することを含む。書き込み要求が不在であるときの読み取り要求に応答して、方法は、読み取りアドレスをメモリコンポーネントへ供給することを含む。読み取り要求が不在であるときの書き込み要求に応答して、方法は、書き込みアドレスをメモリコンポーネントへ供給することを含む。

単一のクロックサイクルの間に実行されるべき読み取り要求および書き込み要求の両方に応答して、方法は、読み取りアドレスをメモリコンポーネントへ供給することを含む。読み取り動作の監視に基づいて、方法は、書き込みアドレスをメモリコンポーネントへ供給するため、単一のクロックサイクル内の時間を決定することをさらに含む。方法は、決定された時間に書き込みアドレスをメモリコンポーネントへ供給するため、読み取りアドレスと書き込みアドレスとを切り換えることをさらに含む。

開示された実施形態の利点は、読み取りアクセス時間にインパクトを与えることなく、疑似デュアル・ポート・メモリでアドレス多重化が提供されることである。それに加えて、この多重化は、領域および性能の不利益が最小になるように行われる。

これまでの記述は、この後の詳細な説明がよりよく理解されるように、特徴および技術的利点を、どちらかと言えば広範囲に概説したものである。特許請求の範囲の主題を形成する追加の特徴および利点は、この後で説明される。開示された概念および具体的な実施形態は、本発明と同じ目的を実行するための修正または他の構造を設計する基礎として容易に利用され得ることを、当業者は了解すべきである。そのような同等の構成は、添付された特許請求の範囲の中に記述された本発明の趣旨および範囲から逸脱しないことも、当業者は理解すべきである。本発明の組織および動作方法の両方に関して、本発明の特徴であると信じられる新規な特徴は、更なる目的および利点と共に、この後の説明を添付の図面と関連させて考察するとき、一層よく理解されるであろう。しかしながら、図面の各々は、図解および説明の目的のためだけに提供され、本発明の限界を画定することは意図されないことを明白に理解すべきである。

この開示を一層完全に理解するため、添付の図面に関連して取られた次の説明を、ここで参照する。

疑似デュアル・ポート・メモリの一部分と共におよび／または一部分として使用するアドレス多重化システムの高レベルブロック図である。図１のアドレス多重化システムの動作の第１のシナリオ（ケース＃１）を図解するタイミング図である。図１のアドレス多重化システムの動作の第２のシナリオ（ケース＃２）を図解するタイミング図である。図１のアドレス多重化システムの動作の第３のシナリオ（ケース＃３）を図解するタイミング図である。

図１は、疑似デュアル・ポート・メモリの一部分と共におよび／または一部分として使用する一実施形態に従ったアドレス多重化システム１０の高レベルブロック図である。２つのポートが外部的に提供されるが、疑似デュアル・ポート・メモリは、ただ１つの単一のポートを内部的に有する。こうして、１つの入力クロックサイクル、即ち、本明細書では外部システム・クロック・サイクルと呼ばれるメモリ外部のクロックサイクルの間に、読み取りおよび書き込み動作の両方が実行されるとき、アドレスの切り換えが必要である。本発明の実施形態は、性能および領域の不利益が最小限である疑似ポート設計について、および／または、疑似ポート設計の中で、アドレス多重化を提供することに向けられる。

本発明の実施形態によれば、デフォルト動作として読み取り動作がセットされ、要求されたとき最初に実行されて、高速の読み取りアクセス時間を生じる。単一のクロックサイクルの間に読み取りおよび書き込み動作の両方が実行されるとき、内部的に記憶およびラッチされた書き込みアドレスを使用して、読み取り動作の完了（または実質的な完了）の直後に書き込み動作が実行される。多くの場合、読み取り動作の完了は有効な外部読み取り出力によって規定されるが、この開示はそのような条件を必要としない。例えば、ダミービット線の成熟（maturation）は、読み取り動作の「完了」を表示し得る１つの可能な事象である。

アドレス多重化システム１０において、読み取りアドレスはラッチ１０１の中に記憶され、書き込みアドレスはラッチ１０２の中に記憶される。一実施形態において、メモリはスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）である。

マルチプレクサ１０４は、読み取りアドレスおよび／または書き込みアドレスを前置復号器１０６へ選択的に提供するように動作する。マルチプレクサ１０４の動作は、先行する読み取り動作に応答する。読み取りの完了を検出し、マルチプレクサ１０４を切り換えて書き込みアドレスを前置復号器１０６へ供給させるため、例えば、制御ユニット１０３の中の自己時間追跡（tracking）回路１０５が使用される。もし読み取りおよび書き込み動作の両方が要求されるならば、読み取り動作が実質的に完了した直後に書き込み動作が実行される。読み取り動作を監視して、いつ読み取り動作が完了したか（または実質的に完了したか）を決定することは、周知の方法、例えば、ダミービット線の追跡（tracking）を使用して起こる。

制御ユニット１０３を介して内部クロック信号ＩＣＬＫの開始をトリガするため、外部システムクロックＣＬＫの活性の縁（active edge）（立上り／立下り）が使用される。さらに、外部システムクロックＣＬＫの活性の縁に応答して、制御ユニット１０３は読み取りラッチ信号ＡＣＬＫおよび書き込みラッチ信号ＢＣＬＫの両方を生成し、それぞれの読み取りおよび書き込みアドレスを実質的に同時にラッチする（読み取りおよび書き込み動作の両方が、同じ外部クロックサイクルの間に実行されるケース）。書き込みアドレス切り換え信号ＷＣＬＫは第１の（例えば、低の）状態に維持され、これはマルチプレクサ１０４に読み取りアドレスをアドレスバス（例えば、前置復号器１０６、行／列復号器、ワード線など）へ提供させ、この時間の間に、メモリは内部読み取りサイクルを開始および完了する。

読み取り動作が完了したか実質的に完了したとき、内部クロック信号ＩＣＬＫは、自己時間追跡回路１０５によって自動的にリセットされ、読み取りポート・アドレス・ラッチ１０１を解放して、それが新しい読み取りアドレスを受け取れるようにする。その間、前に受け取られた書き込みアドレスは、書き込みポート・アドレス・ラッチ１０２によってラッチされたままである。さらに、読み取り動作の完了（または実質的な完了）が決定された後、アドレス切り換え信号（ＷＣＬＫ）は状態を切り換え（例えば、高になる）、書き込みポート・アドレス・ラッチ１０２の中に記憶された書き込みアドレスはマルチプレクサ１０４によって前置復号器１０６の中へ切り換えられ、次の書き込み動作の開始を待機する。

内部クロック信号ＩＣＬＫは、制御ユニット１０３によって再びアサートされ、今回は書き込み動作を開始する。これらの２つの内部クロック信号ＩＣＬＫのパルス間の区間は、自己時間遅延回路１１０によって生成される。これは、書き込み動作が前の読み取り動作に影響しないことを確実にするためだけでなく、前置復号器１０６を介して供給された書き込みアドレスが、前置復号器１０６の出力に到着し、第２の内部クロック信号ＩＣＬＫサイクルの立上り縁の生起に先立ってラッチ（例えば、ＮＡＮＤ１０８）の入力へ提供されることを確実にするためである。第２の内部クロックサイクルに先立ってラッチ１０８の入力で書き込みアドレスを利用可能にすることは、ゲート１０８への入力信号が変化するか安定しなかった場合に、アドレスラッチ（例えば、ＮＡＮＤ１０８）の出力で誤りが生成される可能性を回避するために望ましい。

一実施形態において、自己時間遅延回路１１０は、ポスト・レイアウト・シミュレーションによってセットされる。読み取り動作の完了（または実質的な完了）が決定された後、十分な遅延が提供され、読み取りおよび書き込みアドレスの衝突を防止する。書き込み動作に先立つビット線の等化を可能にするためにも、遅延は十分でなければならない。遅延は、金属マスクによってプログラム可能なスタティック遅延である。

書き込み動作が完了した（または実質的に完了した）後、内部クロック信号ＩＣＬＫは再びリセットされ、書き込みポート・アドレス・ラッチ１０２は解放されて、新しい書き込みアドレスを受け取る。書き込みアドレス切り換え信号ＷＣＬＫもリセットされ（例えば、「０」のような低の論理レベルへセットされ）、メモリアクセス条件または状態がデフォルトの読み取りモードへ回復され、次の外部システム・クロック・サイクルを待機する。書き込み動作の完了は、公知のやり方、例えば、ダミービット線を追跡することにより、自己時間追跡回路１０５によって決定される。

マルチプレクサ１０４の動作は、特定の外部クロックサイクルの間に、読み取り専用および書き込み専用メモリ動作／アクセスへさらに順応する。読み取り専用動作のケースでは、書き込みラッチ信号ＢＣＬＫではなく読み取りラッチ信号ＡＣＬＫのみが動作し、書き込みラッチ信号ＢＣＬＫはあるアイドル条件（例えば、低またはゼロの状態）を維持する。書き込み専用動作のケースにおいて（例えば、特定の外部クロックサイクルの間に読み取り動作が実行されないとき）、書き込みアドレス切り換え信号は初期回路動作の間に高レベルへセットされ、最も早い機会に書き込みアドレスが前置復号器１０６へ提供される。

動作において、図１を参照すると、読み取りポートアドレス入力が読み取りポート・アドレス・ラッチ１０１へ印加される。同様に、書き込みポートアドレス入力が書き込みポート・アドレス・ラッチ１０２へ印加される。制御ユニット１０３は、それぞれの制御信号（即ち、読み取りラッチ信号ＡＣＬＫおよび書き込みラッチ信号ＢＣＬＫ）を、それぞれ読み取りおよび書き込みポート・アドレス・ラッチ１０１および１０２へ提供し、ラッチ１０１および１０２に、それぞれのポートアドレス入力を受け取りおよび保持させる。制御ユニット１０３は、内部クロック信号ＩＣＬＫをさらに生成して、ゲート、例えば、ＮＡＮＤデバイス１０８へ提供する。アドレスの切り換えはマルチプレクサ１０４によって実行される。マルチプレクサ１０４は、ラッチされた読み取りおよび書き込みポートアドレスの両方を、読み取りおよび書き込みポート・アドレス・ラッチ１０１および１０２から受け取り、制御ユニット１０３からの書き込みアドレス切り換え信号ＷＣＬＫに応答して、一方または他方を前置復号器１０６へ選択的に提供する。自己時間追跡回路１０５は、制御ユニット１０３の中に提供され、いつ書き込みアドレス切り換え信号ＷＣＬＫを切り換えるかの決定に参加し得る。前置復号器１０６は、アドレス信号を受け取る典型的なメモリ・アドレシング・コンポーネントとして描かれるが、他の、および／または代替のコンポーネント、例えば、アドレスバッファ、アドレス復号器などが採用されてもよい。

この実施形態において、前置復号器１０６へ供給された２進符号化アドレス信号は、特定の出力線の活性化を生じ、関連づけられたＮＡＮＤゲート１０８へ信号が供給される。ＮＡＮＤゲート１０８は、前置復号器１０６からの出力をゲートする内部クロック信号ＩＣＬＫを受け取って、反転された出力をバッファ１０９へ供給する。次いでバッファ１０９の出力は行／列復号器（図示されず）および／または他のメモリコンポーネントへ伝送される。

図２は、読み取りおよび書き込み動作の両方が要求され、単一の外部システム・クロック・サイクルの間に実行される第１のシナリオ（ケース＃１）のタイミング図である。図３は、読み取り専用動作が実行される第２のシナリオの信号タイミングを描いており、図４は、外部システム・クロック・サイクルの間に実行される書き込み専用動作を描いている。

図２を参照すると、次の外部システム・クロック・サイクルの開始は、時間Ｔ１で外部システムクロック信号ＣＬＫの立上り縁によって合図される。高になる外部システムクロック信号ＣＬＫに応答して、内部クロック信号ＩＣＬＫが制御ユニット１０３によって生成され、Ｔ１の後の伝搬遅延である時間Ｔ２で高になる。さらに、高になる外部システムクロック信号ＣＬＫに応答して、読み取りラッチ信号ＡＣＬＫおよび書き込みラッチ信号ＢＣＬＫが時間Ｔ２で高になり、それによって入力される読み取りおよび書き込みアドレスをラッチおよび保持する。

読み取り動作は、いつそれが完了するか（または実質的に完了するか）を決定するため、自己時間追跡回路１０５によって監視される。読み取り動作が完了した（または実質的に完了した）後、時間Ｔ４で、内部クロック信号ＩＣＬＫが低になり、書き込みモードへの遷移を開始する。この遷移は、外部システムクロック信号ＣＬＫから独立であることに注意されたい。内部クロック信号ＩＣＬＫが低になる時間は、読み取り動作を監視する自己時間追跡回路１０５によって決定される。一実施形態において、全体のメモリビット線およびワード線の伝搬時間が監視される。例えば、当技術分野で周知のように、読み取り動作を追跡するためダミービット線が採用され得る。

時間Ｔ３で低になる内部クロック信号ＩＣＬＫに応答して、読み取りラッチ信号ＡＣＬＫはＴ４で低になり、従って読み取りポート・アドレス・ラッチ１０１は解放されて、新しい読み取りポートアドレス入力の印加に応答し得る。時間Ｔ５では、低になる読み取りラッチ信号ＡＣＬＫに応答して、書き込みアドレス切り換え信号ＷＣＬＫが高になる。高になったＷＣＬＫ信号は、書き込みアドレスが準備されていることを表示し、マルチプレクサ１０４が切り換わって、書き込みポート・アドレス・ラッチ１０２の中に記憶された書き込みアドレスを（前に伝送された読み取りアドレスの代わりに）前置復号器１０６へ選択的に伝送することを引き起こす。

自己タイミング遅延は時間Ｔ３で始まる。自己タイミング遅延は、自己時間遅延回路１１０によって提供される。説明は、時間Ｔ３で低になる内部クロック信号ＩＣＬＫに応答して自己時間遅延を開始するように論じるが、代替的実施形態では、読み取りラッチ信号ＡＣＬＫが時間Ｔ４で低になるとき自己時間遅延が始まる。

自己タイミング遅延の後、内部クロック信号ＩＣＬＫは時間Ｔ６で高になり、それによって内部書き込みサイクル形式の次のメモリアクセスを開始する。内部書き込みサイクルが終わったとき、内部クロック信号ＩＣＬＫは時間Ｔ７で低レベルへ戻る。上記で述べたように、自己時間追跡回路１０５は、周知の技術、例えば、ダミービット線の監視を使用して書き込み動作を監視し、いつ書き込み動作が完了したかを決定する。

書き込み動作が完了したとき、低になる内部クロック信号ＩＣＬＫに応答して、時間Ｔ８で書き込みラッチ信号ＢＣＬＫが低になり、それによって書き込みポート・アドレス・ラッチ１０２を解放し、次の外部システム・クロック・サイクルの間に使用される新しい書き込みアドレスを受け取ることができるようにする。さらに、低になる内部クロック信号ＩＣＬＫに応答して、書き込みアドレス切り換え信号ＷＣＬＫは低になり、マルチプレクサ１０４を初期条件へリセットし、それによって読み取りポート・アドレス・ラッチ１０１の出力が前置復号器１０６へ伝送され、次の読み取り要求の準備を完了する。時間Ｔ９では、外部システムクロック信号ＣＬＫが高になり、次のシステム・メモリ・アクセス・サイクルの開始を表示し、内部クロック信号ＩＣＬＫ、読み取りラッチ信号ＡＣＬＫ、および書き込みラッチ信号ＢＣＬＫが時間Ｔ１０で高になるようにして、前に詳説された手順を反復する（少なくとも、読み取りおよび書き込みアクセス動作が要求され、次の外部システムクロック期間の間に実行される限りにおいて）。

図３は、読み取り動作のみが実行される第２のシナリオ、即ち、書き込み動作は要求されないか、特定の外部システム・クロック・サイクルの間に実行されるシナリオのタイミング図である。チップ選択ピンを監視することによって、読み取り動作が要求され、書き込み動作は要求されなかったことが知られる。読み取り動作のために１つのチップ選択ピンが提供され、書き込み動作のために第２のチップ選択ピンが提供される。

書き込みアドレスが供給されないと（即ち、適切なチップ選択ピンが選択されないと）、書き込みラッチ信号ＢＣＬＫは低のままであり、到着する印加信号を受け取る準備を完了する（本発明の実施形態は、前に図２で示されたように、信号ＢＣＬＫの遷移を禁止しない実施形態も含む）。同様に、書き込み要求が不在のとき、書き込みアドレス切り換え信号ＷＣＬＫも低に維持され、即ち、読み取り状態にあり、読み取りポート・アドレス・ラッチ１０１によってラッチおよび保持された読み取りポートアドレス入力信号をマルチプレクサ１０４が前置復号器１０６へ継続的に伝送するようにする。そうでなければ、図２を参照して上に説明されたように、読み取り動作を実現するために要求される信号が時間Ｔ１とＴ４との間で実行される。図２で示されるような時間Ｔ５〜Ｔ８を含むメモリ書き込みサポート動作を実現するために必要な信号は、不必要として省略されてもよい。

図４は、書き込み動作のみが実行される第３のシナリオ、即ち、特定の外部システム・クロック・サイクルの間に読み取り動作が要求されないか実行されない（読み取り動作チップ選択ピンが選択されない）シナリオのタイミング図である。読み取りアドレスは供給されないので、読み取りラッチ信号ＡＣＬＫは低のままであり、到着する印加信号を受け取る準備を完了している。本発明の実施形態は、図２で前に図示されたように、読み取りラッチ信号ＡＣＬＫの遷移を禁止しない実施形態を含んでもよいことに注意されたい。読み取り要求が不在のとき、書き込みアドレス切り換え信号ＷＣＬＫは、（時間Ｔ５で）書き込みラッチ信号ＢＣＬＫの立ち上がりに応答して高レベルへセットされ、書き込みポート・アドレス・ラッチ１０２によってラッチおよび保持された書き込みポートアドレス入力信号をマルチプレクサ１０４が前置復号器１０６へ伝送するようにする。

一般的に、読み取りだけに必要な信号を省略することによって、書き込み動作を実行するために必要な信号は早められる。即ち、読み取りおよび書き込み動作の両方が要求されて実行されるときよりも、外部システムクロック信号ＣＬＫのサイクルの間に早く開始される。同様に、読み取り専用動作の第２のシナリオのように、内部クロック信号ＩＣＬＫは単一のサイクルを含むだけでよく、このサイクルの間に、この第３のシナリオでは、書き込み動作が実行される。こうして、時間Ｔ２で、書き込みラッチ信号ＢＣＬＫと同じように内部クロック信号ＩＣＬＫが高になる。書き込み動作は、一般的に、読み取り動作よりも完了するのに多くの時間を必要とするので、内部クロック信号ＩＣＬＫのパルス幅は、時間Ｔ７まで高に留まるように拡張される。内部クロック信号ＩＣＬＫの立下り縁に応答して、書き込みラッチ信号ＢＣＬＫおよび書き込みアドレス切り換え信号ＷＣＬＫの両方は低レベルへ戻り、新しい書き込みアドレスを受け入れるように回路を準備する。

具体的回路が記述されたが、本発明を実施するためには、開示された回路の全てが要求されるわけではないことを当業者は了解するであろう。さらに、本発明への焦点を維持するため、ある一定の周知の回路は説明されなかった。同様に、説明はある一定の場所における論理「０」および論理「１」を参照するが、論理値は交換可能であり、それに従って回路の残りの部分が調整され、本発明の動作に影響しないことを当業者は了解するであろう。

教示を目的として、ある一定の具体的実施形態が上記で説明されたが、本発明はこれらの実施形態に限定されない。疑似デュアル・ポート・メモリの制御回路は、第１のメモリアクセス動作が書き込み動作であり、第２のメモリアクセス動作が読み取り動作である実施形態、第１のメモリアクセス動作が書き込み動作であり、第２のメモリアクセス動作が書き込み動作である実施形態、および第１のメモリアクセス動作が読み取り動作であり、第２のメモリアクセス動作が読み取り動作である実施形態で使用され得る。従って、特許請求の範囲の中で記述されるような本発明の範囲から逸脱することなく、説明された具体的実施形態の様々な特徴の様々な修正、適応、および組み合わせが実施され得る。

Claims

外部クロック信号に応答して読み取りアドレスを保持するように動作可能な読み取りポート・アドレス・ラッチと、
前記外部クロック信号に応答して書き込みアドレスを保持するように動作可能な書き込みポート・アドレス・ラッチと、
第１のメモリ動作の監視に基づいて読み取り／書き込みメモリアクセスを制御する制御回路と、
前記制御回路からの切り換え信号に応答して、保持された読み取りアドレスと保持された書き込みアドレスとを切り換えるマルチプレクサと、
を備える疑似デュアル・ポート・メモリ・アドレス多重化システム。
前記第１のメモリ動作はメモリ読み取り動作である、請求項１に記載の疑似デュアル・ポート・メモリ・アドレス多重化システム。
前記読み取りポート・アドレス・ラッチは前記読み取り動作の後で解放される、請求項２に記載の疑似デュアル・ポート・メモリ・アドレス多重化システム。
前記書き込みアドレスラッチは、前記読み取り動作の後でラッチされたままである、請求項３に記載の疑似デュアル・ポート・メモリ・アドレス多重化システム。
前記書き込みポートアドレスは書き込み動作の後で解放される、請求項４に記載の疑似デュアル・ポート・メモリ・アドレス多重化システム。
前記制御回路は、自己タイミング遅延を作り出す自己時間遅延回路を備え、前記制御回路は、前記自己タイミング遅延の後で前記内部クロック信号をアサートして第２のメモリ動作を開始する、請求項１に記載の疑似デュアル・ポート・メモリ・アドレス多重化システム。
前記制御回路は、前記読み取り動作の検出された完了に応答して前記切り換え信号の生成を開始する自己時間追跡回路を備える、請求項２に記載の疑似デュアル・ポート・メモリ・アドレス多重化システム。
前記検出された完了はダミービット線の監視に基づいている、請求項７に記載の疑似デュアル・ポート・メモリ・アドレス多重化システム。
前記制御回路は、読み取り／書き込み、読み取り専用、および書き込み専用の動作モードを識別するように動作可能である、請求項１に記載の疑似デュアル・ポート・メモリ・アドレス多重化システム。
前記制御回路は、読み取り要求の不在に応答して書き込み動作のタイミングを早める、請求項２に記載の疑似デュアル・ポート・メモリ・アドレス多重化システム。
前記第１のメモリ動作は書き込み動作である、請求項１に記載の疑似デュアル・ポート・メモリ・アドレス多重化システム。
前記マルチプレクサはデフォルト条件を維持するように動作可能であり、それによって前記読み取りアドレスは前記メモリ・アドレス・ユニットへ伝送される、請求項２に記載の疑似デュアル・ポート・メモリ・アドレス多重化システム。
前記読み取り動作が少なくとも実質的に完了した後で前記保持された書き込みアドレスを受け取る前置復号器をさらに備える、請求項２に記載の疑似デュアル・ポート・メモリ・アドレス多重化システム。
内部クロック信号の第２のアサーションを受け取る前に前記前置復号器から前記書き込みアドレスを受け取るゲートをさらに備え、前記内部クロック信号の第１のアサーションが前記外部クロック信号に応答する、請求項１３に記載の疑似デュアル・ポート・メモリ・アドレス多重化システム。
メモリへのアドレス信号の印加を制御する方法であって、
読み取りおよび書き込み要求を検出することと、
書き込み要求が不在のときの読み取り要求に応答して、読み取りアドレスをメモリコンポーネントへ供給することと、
読み取り要求が不在のときの書き込み要求に応答して、書き込みアドレスを前記メモリコンポーネントへ供給することと、
単一のクロックサイクルの間に実行されるべき読み取り要求および書き込み要求の両方に応答して、
（ｉ）前記読み取りアドレスを前記メモリコンポーネントへ供給することと、
（ｉｉ）読み取り動作の監視に基づいて、前記書き込みアドレスを前記メモリコンポーネントへ供給するための時間を前記単一のクロックサイクルの中で決定することと、
（ｉｉｉ）前記読み取りアドレスと前記書き込みアドレスとを切り換えて、前記決定された時間に前記書き込みアドレスを前記メモリコンポーネントへ供給することと、
を備える方法。
前記決定することは、ダミービット線の条件をセンスすることを含む、請求項１５に記載の方法。
前記決定することは、読み取り動作の完了を検出することを含む、請求項１５に記載の方法。
前記単一のクロックサイクルの間に実行されるべき前記読み取り要求および前記書き込み要求に応答して、前記書き込みおよび読み取りアドレスは、第１の期間の間にそれぞれの読み取りおよび書き込みポート・アドレス・ラッチの中に記憶され、直後の期間の間に、前記書き込みアドレスのみが前記書き込みポート・アドレス・ラッチの中に記憶され、前記読み取りポート・アドレス・ラッチは解放される、請求項１５に記載の方法。
初期時間期間の間に前記読み取りおよび書き込み要求の両方が存在するか、前記初期時間期間の間に前記読み取りおよび書き込み要求の１つだけが存在するかに依存する周波数を有する内部クロック信号を生成することをさらに備える、請求項１５に記載の方法。
前記初期時間期間の間に書き込み要求のみが存在するかどうかに依存する期間を有する内部クロック信号を生成することをさらに備える、請求項１５に記載の方法。