SU1569904A1 - Устройство дл контрол блоков пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при отладке и функциональном контроле блоков пам ти. Целью изобретени   вл етс  повышение быстродействи  устройства и расширение области его применени  за счет увеличени  функциональных тестов контрол . Устройство дл  контрол  блоков пам ти содержит первый регистр 1 адреса микрокоманд, первый блок 4 пам ти микрокоманд, счетчик 7 повторений, регистр 8 микрокоманд, блок 9 синхронизации, второй регистр 11 адреса, второй регистр 13 данных, компаратор 14, регистр 15 кода обращений, первый регистр 16 адреса, первый регистр 17 данных, блок 18 ввода данных, блок 19 вывода адреса, блок 20 индикации адреса, блок 21 вывода данных, блок 22 индикации данных. Введение в устройство второго регистра 2 адреса микрокоманд, второго блока 3 пам ти микрокоманд, блока 5 управлени , мультиплексора 6, первого 10 и второго 12 арифметико-логических блоков позвол ет повысить быстродействие устройства, расширить набор функциональных блоков. 3 ил.

Description

(21 ) 4461566/24-24

(22) 15.07.88

(46) ОУ.Об.РО.Бюл, Р 21

(71)Харьковский политехнический институт им. В.И.Ленина

(72)А.В.Куклов, Я.В.Никитин, В.И.Август, И.С.Зыков и Н.А.Иванюк

(53)681.327.6 (088.8)

(56)Авторское свидетельство СССР №1092569, кл. G 11 С 29/00, 1984.

Авторское свидетельство СССР №1256099, кл. О 11 С 29/00, 1986.

(54)УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТИ

(57)Изобретение относитс  к вычислительной технике и может быть использовано при отладке и функциональном контроле блоков пам ти. Целью изобретени   вл етс  повышение быстродействи  устройства и расширение области его применени  за счет увеличени 

функциональных тестов контрол .УСТРОЙСТВО дл  контрол  блоков пам ти содержит первый регистр I адреса микрокоманд , первый блок 4 пам ти микрокоманд , счетчик 7 повторений,регистр 8 микрокоманд, блок 9 синхронизации, второй регистр 11 адреса, второй регистр 13 данных, компаратор 14, регистр 15 кода обращений,первый регистр 16 адреса, первый регистр 17 данных, блок 18 ввода данных, блок 19 вывода адреса, блок 20 индикации адреса, блок 21 вывода данных, блок 22 индикации данных. Введение в устройство второго регистра 2 адреса микрокоманд, второго блока 3 пам ти микрокоманд, блока 5 управлени ,мультиплексора 6, первого 10 и второго 12 арифметико-логических блоков позвол ет повысить быстродействие устройства , расширить набор функциональных блоковj 3 ил.

с S

(Л

Изобретение относитс  к вычислительной технике и может быть использовано при отладке и функциональном контроле блоков пам ти.

Цель изобретени  - повышение быстродействи  устройства и расширение области применени  устройства за счет увеличени  функциональных тестов контрол .

На фиг.1 представлена структурна  схема устройства дл  контрол  блоков пам ти; на фиг.2 - принципиальна  схема блока управлени ; на фиг.З - временна  диаграмма работы устройства .

Устройство дл  контрол  блоков пам ти (фиг.1) содержит первый 1 и второй 2 регистры адреса микрокоманд, второй 3 и первый 4 блоки пам ти и микрокоманд, блок 5 управлени ,мультиплексор 6, счетчик 7 повторений,регистр 8 микрокоманд, блок 9 синхронизации , первый арифметико-логический блок 10, второй регистр 11 адреса, второй арифметико-логический блок 12, второй регистр 13 данных, компаратор 14, регистр 15 кода обращений,первый регистр 16 адреса, Первый регистр 17 данных, блок 18 ввода данных, блок 19 вывода адреса, блок 20 индикации адреса, блок 21 вывода данных,блок 22 индикации данных, выходы 23-36 блока управлени  и регистра микрокоманд . Блок управлени  (фиг.2) содержит четыре триггера 37-40, семь элементов И 41-47, два элемента ИЛИ 48 и 49, выходы 50-55.

Блок пам ти служит дл  повышени  частоты контрол  в два раза, реализован как и первый блок пам ти на микросхемах 132PV5, тип микросхем определ етс  требуемой частотой контрол . Второй регистр адреса микрокоманд служит дл  выработки адреса второй пам ти микрокоманд, реализова на микросхемах серии 530ИЕ17. В первом и втором регистрах адреса микрокоманд использованы стандартные входы счетчиков и регистров: информационный , записи и счетный +1. Мультиплексор служит дл  поочередного считывани  микрокоманд с первого и второго блоков пам ти микрокоманд и реализован на мультиплексорах серии 530КП11, первый и второй арифметико- логические блоки (MIR) служат дл  модификации адреса или данных при записи, в контролируемое устройство

0

5

0

5

0

5

0

5

и при чтении из него, АЛБ реализованы на микросхемах 530 серии 5300ИШ.

Блок управлени  реализован на микросхемах серии 530.

Устройство дл  контрол ,блоков пам ти работает следующим образом.

Перед пуском контрол  проводитс  установка в исходное состо ние: обнул ютс  регистр микрокоманд, первый и второй регистр адреса и данных,занос тс  требуемые тесты в виде набора микрокоманд в первый и второй блоки пам ти микрокоманд, устанавливаютс  в О состо ние триггеры 38 и 39, а также устанавливаетс  триггер 37, состо ние которого определ ет номер блока пам ти микрокоманд, с которого по пуску начинаетс  считывание первой микрокоманды. В состав микрокоманды вход т четыре пол : адреса, данных, режима работы контролируемого устройства, поле управлени . Поле режима контролируемого блока пам ти содержит коды считывани , коды сигналов обращени : записи (ЗП) или чтени  (Чт) и выбора кристалла (ВК). Поле адреса и данных содержит адрес  чейки контролируемого блока пам ти и данные, которые либо записываютс  по заданному адресу при записи , либо используютс  как эталонные при сравнении со считанной информацией при чтении,, Поле управлени  содержит один или несколько независимых -кодов операций, определ ющих режим работы отдельных блоков устройства контрол .

По сигналу пуска начинают вырабатыватьс  импульсы синхронизации Т1 - ТЗ, задающие моменты занесени  инсЪормации в блоки устройства контрол  в каждом такте его работы. На фиг.З приведена временна  диаграмма работы устройства при наличии в поле управлени  микрокоманды команд: Блокировка (БЛ), Безусловный переход (ВП), Занесение кода в счетчик повторений (ЗнП).

В первом такте работы устройства при установке начала работы с первого блока пам ти (триггер 37 в состо нии О) ую синхросигналам выполн ютс  следующие операции:

Т2 - микрокоманда с первого блока 4 пам ти через мультиплексор 6 заноситс  в регистр 8 микрокоманд; в блоке 5 управлени  вырабатывчетс  импульс +1 Prl AMK, который поступает на вход +1 первого регистра I адреса микрокоманд и готовит новый адрес выборки микрокоманды первого блока пам ти; ТЗ - если микрокоманда содержит команду БЛ, то триггер Т39 блока 5 управлени  устанавливаетс  в состо ние 1 и запрещает выработку импульса +1 Prl AMK в такте работы следующей микрокоманды с первого блока пам ти; если микрокоманда содержит команду fill, то триггер Т40 блока 5 управлени  установитс  в состо ние О, и запрещает выработку импульсов +1 Prl AMK и +1 Pr2 AMK в следующем такте, в котором адрес микрокоманды заноситс  в регистры микрокоманд с пол  данных микрокоманды по сигналу с выхода 24 блока 5 управлени ;

ТЗ - по заднему фронту 13 триггер 37 блока 5 управлени  устанавливаетс  в состо ние 1 и переключает мультиплексор 6 на чтение микрокоманды с второго блока 3 пам ти микрокоманд (по сигналу с выхода 26 блока 5 управлени ). Изменение состо ни  триггера 37 готовит к работе элементы И 41 и 42 в следующем такте работы устройства.

Во втором такте работы устройства по синхросигналам выполн ютс  следующие операции:

Т1 - код режима работы, адрес и данные занос тс  соответственно Р регистр 15 кода обращени , в первый регистр 16 адреса и первый „регистр 17 данных, откуда через соответствующие блоки вывода поступают на контролируемый блок пам ти; если микрокоманда в первом такте содержит команду БП или ЯнП, соответственно с выходов 24 или 27 блока 5 управлени  вырабатываютс  сигналы занесени , по которым измен етс  содержимое регистров адреса микрокоманд или счетчика повторений;

Т2 - содержимое первых регистров адреса 16 и данных 17 заноситс  во вторые регистры адреса 11 и данных 13; микрокоманда с второго блока 3 пам ти через мультиплексор 6 заноситс  в регистр 8 микрокоманд; если микрокоманда содержит коды управлени  ТЛБ первого или второго, происходит соответствующа  модификаци  полей микрокоманды с содержимым второго регистра 11 адреса и/или второго регистра 13 данных; в блоке 5 управле0

5

ни  вьрабатываетс  импульс +1 Рг 2АМК, который с выхода 25 поступает на вход -И второго регистра 2 адреса микрокоманды; если микрокоманда предыдущего1 такта содержит команду БЛ, с выхода 28 блока 5 управлени  через элементы ИЛИ 48 и 45 поступает импульс +1 СчП на вход +1 счетчика 7 повторений и начинаетс  отсчет тактов действи  команды FF1. Сброс блокировки наступает по сигналу переполнени  с выхода счетчика 7 повторений , который переводит триггеры 38 и 39 блока 5 управлени  в состо ние

ТЗ - при наличии в микрокоманде команды БЛ устанавливаетс  в состо ние 1 триггер 38 блока 5 управле- 0 ни  и готовит блокировку изменени  второго регистра 2 адреса микрокоманд .

ТЗ - триггер 37 блока 5 управлени  устанавливаетс  в состо ние О и переключает мультиплексор 6 на чтение микрокоманды с первого блока 4 пам ти.

Во втором и всех последующих тактах , если регистр кода обращени  содержит код режима Чтение,происходит сравнение компаратором 14 считанных с контролируемого блока пам ти данных с эталонными, хран щимис  в первом регистре 17 данных. При их несовпадении по сигналу с компаратора 14 блоком 9 синхронизации производитс  останов работы устройства контрол  с индикацией вадреса, по которому обнаружена ошибка блоком 20 индикации адреса и эталонных данных блоком 22 индикации данных.

5

0

5

5

0

На фиг.З показана работа устройства дл  случа , когда команда БЛ введена в двух последовательных микрокомандах , импульсы 11Рч1АМК и +1Рг2АМК, отсутствующие на входах регистров адреса микрокоманд при блокировке , отмечены штриховкой.

Таким образом, использование команды Блокировка позвол ет тестипро- ходовый тест контрол  адресного контролируемого ЯУ выполнить небольшим набором микрокоманд. Дл  многократного использовани  счетчика повторений в тесте содержитс  мирокоманда с командой ЗнП в поле управлени  и константой в поле данных, котора  обеспечивает необходимое число тактов блокировхи в зависимости от емкости контролируемой пам ти. Дл  многократного повторени  теста по 17 адресу первого блока пам ти занесена микроко- манда с БП и нулевым адресом перехода в поле данных. Чтобы обеспечить переход на микрокоманду нулевого ад- ресс. первого блока пам ти, необходима холоста  команда по 17 адресу вто- рого блока пам ти. Но так как переход осуществл етс  на микрокоманду с блокировкой , то в холостую микрокоманду введена команда занесени  в.счетчик повторений ЯнП дл  выполнени  первой операции теста запись кода О

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  блоков пам ти, содержащее первый регистр адреса микрокоманд, первый блок пам ти микрокоманд, регистр /микрокоманд, первый и второй регистры адреса,первый и второй регистр л данных, регистр кода обращений, компаратор,счетчик повторений, блок синхронизации,причем выход первого регистра адреса микрокоманд соединен с адресным входом первого блока пам ти микрокоманд, четвертый выход регистра микрокоманд соединен с информационным входом регистра кода обращени , выход которого соединен с управл ющим входом компаратора и  вл етс  выходом задани  режима устройства, выход первого регистра адреса соединен с информационным входом второго регистра адреса и  вл етс  адресным выходом устройства , выход первого регистра данных соединен с информационным входом второго регистра данных, с первым информационным входом компаратора и  вл етс  информационным выходом устройства , второй информационный вход ком- паратора  вл етс  информационным входом устройства, выход компаратора соединен с управл ющим входом блока синхронизации, входы пуска и останова которого  вл ютс  одноимен- ными входами устройства, первый выход блока синхронизации соединен с управл ющими входами регистра кода обращени , первого регистра адреса и первого регистра данных, второй выход блока синхронизации соединен с управл ющими входами регистра микрокоманд, второго регистра адреса и второго регистра данных, отличающеес   тем, что, с целью повышени  быстродействи  устройства и .расширени  области применени  устройства за счет увеличени  числа функциональных тестов контрол , в него введены второй регистр адреса микрокоманд, второй блок пам ти микрокоманд, мультиплексор , блок управлени , первый и второй арифметико-логические блоки,причем выход второго регистра адреса микрокоманд соединен с адресным входом второго блока пам ти микрокоманд,вы- ход которого соединен с вторым информационным входом мультиплексора, первый информационный вход которого соединен с выходом первого блока пам ти микрокоманд, управл ющий вход мультиплексора соединен с четвертым выходом блока управлени , первый выход которого соединен со счетным входом первого регистра адреса микрокоманд , вход записи которого соединен с одноименным входом второго регистра адреса микрокоманд и вторым выходом блока управлени , третий выход которого соединен со счетным входом второго регистра адреса микрокоманд, информационный вход которого соединен с одноименными входами первого регистра адреса микрокоманд и счетчика повторений, с информационным входом первого регистра данных и выходом второго арифметико-аналогового блока, управл ющий вход которого соединен с седьмым выходом регистра микрокоманд , информационный вход которого соединен с выходом мультиплексора , шестой выход блока управлени  соединен со счетным входом счетчика повторений, вход записи которого соединен с п тым выходом блока управлени , первый и второй установочные входы  вл ютс  одноименными входами устройства , выход переполнени  счетчика повторений соединен с входом сброса блокировки блока управлени ,первый вход блокировки которого соединен с первым выходом регистра микрокоманд , второй выход которого соединен с вторым входом блокировки блока управлени , вход разрешени  записи которого соединен с третьим выходом регистра микрокоманд, п тый выход которого соединен с управл ющим входом первого арифметико-логического блока, первый информационный вход которого соединен с шестым выходом регистра микрокоманд, восьмой выход которого

   соединен с первым информационна входом второго арифметико-догического блока, второй информационный вход которого соединен о выходом второго регистра данных, второй информационный вход первого арифметико-логического блока соединен с выходом второго регистра адреса, третий выход блока синхронизации соединен с третьим входом синхронизации блока управлени , первый и второй входы синхросе- рии блока управлени  соединены соответственно с первым и вторым выходами блока синхронизации.

   у&ппгмк

   усттмк

   J7

   вЫХ1РгМК№

   4/

   43

   тз

   4J

   быхСчП

   Сброс

   6ых2РгМК{бП

   40

   77

   U1

   ВыхЗРгМК(ЗнЩ

   Л

   УпрМ5

   57

   k

   ЮГ2АМК 51

   39

   Ы

   +1РГ1АМК 50

   ЬВ

   +1СчП

   45

   55

   Т2

   46

   toPrtfrWK

   51

   ЭнСчП

   54

   Фиг.1

   Ј

   5Ј.

   «йк «

   Ш%1

   3

   Ј

   5Ј.

   §1