SU1513455A1 - Устройство дл контрол правильности выполнени команд микропроцессорной системы - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  синтаксического контрол  выполнени  команд микропроцессорной системы. Цель изобретени  - повышение оперативности контрол  за счет обеспечени  контрол  выполнени  каждой команды с точностью до такта. Устройство содержит блок 1 посто нной пам ти, схему 2 сравнени , триггер 3 ошибки, регистр 4 кода команды, счетчик 5, элементы И 6-10, элементы ИЛИ 11 и 12, элемент НЕ 13. Использование устройства позвол ет расширить возможности по обнаружению ошибок хода программы с точностью до неправильно выполненной команды. 6 ил.

Description

t

СП

О9 4:

сд

сд

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  хода программы цифровых ЭВМ.

Целью из,обретени   вл етс  повышение оперативности контрол .

На фиг.1 изображена функциональна  схема устройства дл  контрол  правильности выполнени  команд микропроцессорной системы; на фиг.2-6 - временные диаграммы работы устройства .

Устройство содержит блок 1 посто нной пам ти, схему 2 сравнени , триг гер 3 ошибки, регистр 4 кода команды , счетчик 5 тактов,, .элементы И 6- 10, элементы ИЛИ 11 и 12, элемент НЕ 13, информационньш вход 14, управл кг

5

0

ного цикла Ml все команды имеют одинаковые уровни сигналов шины управлени , а код команды поступает по входу 14 только в такте Т2 цикла Ml. Поэтому контроль команд смещен так, что такт Т1 контролируетс  последним . По коду вьшолн емой команды определ ютс  сигналы шины управлени , необходимые дл  выполнени  данной команды.

На каждом такте работы микропроцессорной системы сравниваютс  сигналы на управл ющих входах 15 с их рассчитанными значени ми, хранимыми в блоке посто нной пам ти.

Положительньй результат сравне- ни  свидетельствует о том, что микропроцессорна  система работает пра

щие входы 15, вход 16 сброса, вход

17чтени  вектора прерьтани , вход

18чтени  пам ти, вход 19 признака первого байта команды, вход 20 синхронизации , вход 21 подтверждени  ожидани , вход 22 подтверждени  захвата , выход 23 запроса прерывани .

Устройство работает следующим образом .

В основу работы устройства положе

тот факт, что выполнение команд в микропроцессоре типа К580, 1NTEL8080 или другого аналогичного раздел етс  на элементарные отрезки времени. Наименьший отрезок времени, в течение которого процессор выполн ет опреде- ленные действи , называетс  тактом (Т). Такт процессора равен периоду следовани  синхроимпульсов. Такт процессора  вл етс  неизмен емым временным отрезком (его можно измен ть только изменением частоты генератора синхроимпульсов).

Из тактов складываютс  элементарные отрезки времени большей величины , которые назьшаютс  машинными цик лами (М), в общем случае число машинных циклов в команде может -быть от 1 до 5.

Первый машинньй цикл Ml, всегда  вл ющийс  циклом выборки первого байта команды, длительностью 4 или 5 тактов. Машинные циклы М2-М5 выполн ютс  за три и более тактов каждый. Принцип работы устройства дл  контрол  команд микропроцессорной системы на примере временной диаграммы выполнени  и контрол  команды ВЫВОД во внешнее устройство показан на фиг.2. В первом такте Т1 машин

ВИЛЬНО, а отрицательньй - о нарушении работы микропроцессорной системы. По сигналу СБРОС (вход 16), кото- рьй возбуждаетс  по системной управл ющей магистрали, контролируемьм процессор переходит в исходное состо0 5 О

0

5

 ние, а в устройстве контрол  в исходное состо ние устанавливаетс  регистр 4 текущей команды, триггер 3 ошибки (через элемент И 10) и счетчик 5 тактов (через элемент И 6).

Сброс счетчика 5 тактов и запись информации с входа 14 совместно с сигналом с входа 17 в регистр 4 производитс  одновременно при изменении выхода элемента ИЛИ 11 из состо ни 

логической 1 в состо ние логического О. По переходу синхросигнала с входа 20 из состо ни  логической 1 в состо ние логического О при наличии сигналов с входа 18 или 17 и сигнала с входа 19 на элементах И 7 или ИЛИ 11 формируетс  сигнал записи кода текущей команды в регистр 4 (фиг.З). Одновременно обнул етс  счетчик 5 тактов.

Код команды с выхода регистра 4 и код такта команды с выхода счетчика 5 поступают на вход блока 1. На его выходе устанавливаютс  ожидаемые уровни управл ющих сигналов, поступающие по входам 15.

По переходу синхросигнала с входа 20 из состо ни  логического О в состо ние логической 1 и при отсутствии сигнала на входе 22 триггером 3 фиксируетс  результат сравнени  текущих и ошщаемых управл ющих сигналов.

в случае несовпадени  текущих сигналов с ожидаемыми или при пре - вышении количества тактов данной команды схема 2 сравнени  формирует ч рез элемент ИЛИ 12 сигнал ошибки.Синал ошибки с элемента ИЛИ 12 поступет на вход триггера 3, которьй на выходе формирует сигнал запроса прерывани .

ПрИ выполнении команд перехода по условию, если услови  истинны, адрес возврата помещаетс  в стек и вьшолнение программы продолжаетс  с адреса, указанного в самой команде. Если условие.ложно, то вьшолнение программы продолжаетс  последовательно .

В устройстве контрол  команды перехода и возврата по условию (при его истинности) провер ютс  на максимальное количество тактов.

В случае ложности услови  команды вьшолнение ее сокращаетс  на 6 тактов. При этом на вход 19 поступает признак первого байта команды, а на вход 20 по переходу синхросигнала L из состо ни  логической 1 в состо ние логического 0 в регистр 4 заноситс  код последующей команды и одновременно обнул етс  счетчик 5 тактов.

Дл  контрол  команды безусловного вызова подпрограммы (CALL) в регистр 4 по входу 17 поступает сигнал чтени  вектора прерьшани . Это необходимо дл  контрол  команды в режиме обработки запроса прерывани , где команду CALL формирует системное устройство прерывани  и управл ющие сигналы (по входам 15) отличаютс  от других режимов вьтол- нени  данной команды. Временные диаграммы фиг.4-6 отражают работу устройства при различных вариантах изменени  управл нщих сигналов.

Claims (1)

1. .Формула изобретени 

   Устройство дл  контрол  правильности вьшолнени  команд микропроцессорной системы, содержащее блок посто нной пам ти, регистр кода команды , счетчик .тактов, схему сравнени , триггер ошибки, первый элемент ИЛИ, причем выходы регистра кода команды и счетчика тактов соединены соответственно с первой и второй группами адресных входов блока

   - 10

   15

   20

   25

   134556

   посто нной пам ти, выходы которого соединены с первой группой входов схемы сравнени , выход неравенства схемы сравнени  соединен с первым входом первого элемента ИЛИ, выход разр да контрол  блока посто нной пам ти соединен с вторым входом первого элемента ИЛИ, выход которого соединен с информационным входом триггера ошибки, выход триггера ошибки  вл етс  выходом сигнала контрол  устройства, информационньш вход устройства соединен с информационным входом регистра кода команды, отличающеес  тем, что, с целью повышени  оперативности контрол  за счет обеспечени  контрол  выполнени  каждой команды с точностью до такта, в него введены п ть элементов И, элемент НЕ, второй элемент ИЛИ, причем вход чтени  вектора прерывани  устройства соединен с дополнительным информационным входом регистра кода команд и первым входом первого элемента И, вход чтени  пам ти устройства соединен с вторым входом первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, вход признака первого байта устройства соединен с вторым входом второго элемента ИЛИ, выход которого соединен с первым входом второго элемента И и входом синхронизации регистра кода команды, вход синхронизации устройства соединен с третьим входом второго элемента ИЛИ и входом элемента НЕ, вход подтверждени  прерывани  устройства соединен с первым входом третьего элемента И, выход которого соединен со счетным входом счетчика тактов, выход элемента НЕ и вход подтверждени  захвата, устройства соединены соответственно с первым и вторым входами четвертого элемента И, выход которого соединен с входом синхронизации триггера ошибки и вторым входом третьего элемента И, вход сброса устройства соединен с входом начальной установки регистра кода команды, с первым входом п того элемента И и вторым входом второго элемента И,выход которого соединен с входом начальной установки счетчика тактов, вход чтени  вектора прерывани  устройства соединен с вторым входом п того элемента И, выход которого соединен с единичным входом триггера ошибки.

   30

   35

   40

   45

   50

   55

   Команда

   Ml

   т

   мз

   Т2

   TJ

   fit

   T1

   тг

   73

   Т1 Т2

   Vy|vt 7| 7

   -г

   вшод cvemw ffS

   фиг. 2

   - ш,

   Лого

   /1ог.1

   ППбК

   Q7n

   , Ш,0 выходрегис/п- ffff Лог.г

   Шиныданнш

   номонда

   т

   ТЗ

   Т1

   тг

   73

   -г

   Фиг,3

   F

   Ттк

   Лог.1 Лог. О Лог.1

   Лог. О

   .О Лог.1

   выход элемента или 11 лрг.О

   Ло.1  

   Выходрегис/nfxj лог.О 5

   WuHbi данных /4

   12

   вылод счет WHO 5

   ФкиО. (SJF...C CVS}

   WfT

   фиг,5

   Ц) и г. 6