SU1213485A1 - Процессор - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано в иерархической (распределенной) вычислительной системе. Изобретение позвол ет повысить достоверность работы процес- сора за счет анализатора приоритетов логических условий при управлении св зкой подчиненных процессоров . Это обеспечиваетс  введением в процессор, содержашенй, блок микропрограммного управлени  адреса пам ти, коммутатор адреса микрокоманд , блок магистральных зле- ментов, блок двунаправленных магистральных элементов, операционный блок, мультиплексор логических условий, регистр адреса пам ти, пам ть , регистр запросов и приоритетный блок, регистр выбора, пифратор адреса, блок синхронизации, блок сравнени  логических условий, приоритетного узла логических условий, триггер режима и злемента ИЛИ. Услови ,получаемые при работе операционного блока, передаютс  мультиплексором логических условий с учетом их приоритетов, анализируемых прноритетньм узлом логических условий , в блок сравнени  логических условий, где они анализируютс  и выдаютс  в коммутатор адреса микрокоманд , в котором производитс  модификаци  адреса микрокоманд. Запись в пам ть, вьщача результатов операционного блока, анализ запросов , вьщача микрокоманд через выходной коммутатор и т.д. осуществл етс  с помощью блока синхронизации и блока микропрограммного управлени . в О) С с е Ю СО 00 сд

Description

Изобретение относитс  к вычислительной технике и может быть использовано в качестве устройства низшего уровн  в иерархической (распределенной) вычислительной системе.

Цель изобретени  - повыгаение достоверности работы процессора.

На чертеже приведена блок-схема .предлагаемого процессора.

Процессор содержит операционньй блок 1, 2 пам ть, блок 3 микропрограммного управлени , блок 4 сравнени  логических условий, регистр 5 адреса, регистр 6 запросов, регистр 7 выбора, блок 8 синхронизации , мультиплексор 9 логических условий , шифратор 10 адреса, выход- йой коммутатор I 1 , приоритетньп узел 12 логических условий, прио- ритетньш блок 13, триггер 14 режима , коммутатор 15 адреса пам ти, к.оммутатор 16 адреса микрокоманд, блок 17 двунаправленных магистральных элементов, блок 18 магистральных элементов, элемент ИЛИ 19, адресно-информационную шину 20, информационную шину 21.

Рассмотрим функционирование процессора .

В исходном состо нии все элементы пам ти наход тс  в нулевом состо нии . (установочные входы условно не показаны). В этом случае перед началом функционировани  устройства может быть выполнен предрабочий контроль путем считывани  информации из пам ти блока 3.

В исходном состо нии устройства на втором управл ющем выходе блока 3 присутствует нулевой код Х, который настраивает коммутатор 16 на передачу кода адреса с выхода шифратора . 10 на адресньй вход блока 3. При поступлении первого же запроса устанавливаетс  в единичное состо ние соответствующий разр д регистр 6. Объект одновременно с э.тим выдает сигнал подтверждени  запроса, который поступает на третий управл ющий вход процессора и на входы регистра 7 и триггера 14. Поэтому сигнал запроса старшего приоритета через блок 13 записьшаетс  в соответствующий разр д регистра 7. Одновременно через элемент ИЛИ 19 с выходов регистра 6 в триггер 14 записываетс  единица.

При этом на второй управл ющий вход процессора и вход блока 8 поступает сигнал, который характеризуетс  тем, что задний его фронт по

отношению к заднему фронту сигнала подтверждени  на третьем управл ющем входе процессора вырабатываетс  с.задержкой. Эта задержка учитьша- ет врем  срабатывани  регистра 7, шифратора 10 и коммутатора 16. Указанный сигнал поступает на выход блока 8 и далее на информационный вход блока 3. После того как триггер 14 будет установлен в единичное состо ние, блок 8 начнет вьщачу импульсов на своих выходах.

Рабата подраздел етс  на этапы: инициирование объекта на выдачу информации, котора  может накапливатьс  в пам ти 2 и после этого подвергатьс  обработке операционным блоком I, либо обработка информации может производитьс  в темпе ее выдачи, выдача результатов предварительной обработки информации о состо нии объекта в систему высшего уровн  в темпе ее обработки, либо после накоплени  из пам ти 2. На этапе инициировани  операционный блок 1 не участвует в работе. В первой и последующих микрокомандах производитс  подача воздей-: ствий. Ход микропрограммы управл етс  сигналами условий, которые,

поступа  через шину 20 и узел I2 приоритета на блок 4, модифицируют адрес очередной микрокоманды контрол .

Рассмотрим пор док модификации

адреса очередной микрокоманды блока 3 .

Формирование адреса следующей микрокоманды происходит следующим

образом. С приходом тактового импульса с блока 8 на выходе блока 3 формируетс  адрес дл  считывани  очередной части текущей микрокоманды , операционна  часть которой была считана по первому тактовому импульсу. Из блока 3 выдаютс  немодифицированные разр ды адреса следующей микрокоманды, которые поступают на адресный вход коммутатора 16 и модифицированные разр ды адреса, которые поступают на адресный вход блока 4, а также адрес пам ти.

Немодифицируемые разр ды адреса следующей микрокоманды поступают на выход коммутатора 16 без изменений.

В блоке 4 происходит модификаци  модифицируемых разр дов адреса. Управление режимом модификации адреса осуществл ют входные сигналы на входах разрешени  сравнени  блока 4. Отсутствие входного сигнала представл ет отсутствие модификации модифицируемых разр дов адреса микрокоманды . Узел 12 выдает на своих выходах унитарный код.

Формирование разр да адреса осуществл етс  в зависимости от сигнал на соответствующем входе разрещени  сравнени . При наличии этого сигнал значение разр да равно сигналу муль типлексора 9, определ емому сигналами условий блока 1, высокоприоритетным условием узла 12 или состо нием блока 3. В случае отсутстви  сигнала значение разр да равно значению разр да адресного выхода блока 3. После обработки в блоке 4 сигнальные модифицируемые разр ды поступают на коммутатор 16.

По следующему тактовому импульсу формируетс  адрес операционной части очередной микрокоманды, запис которой в блоке 3 происходит по очередному первому тактовому импульсу. Таким образом происходит формирование микропрограммы работы процессора .

Если по логике выполнени  микропрограммы необходимо запомнить сигналы реакций, то в этом случае происходит выдача кода адреса  чейки в пам ти 2, в которой нужно сохранить информацию.

Сигналом микрооперации блока 3 производитс  настройка коммутатора 15 на передачу адреса на информационные входы регистра 5.

Кроме того, сигналом микрооперации блока 3 производитс  настройка блока I7 на передачу данных из ши- Hbt 20 в пам ть 2.

Если по логике работы микропрограммы необходимо выполнить обработку данных дл  выдачи информации в систему внешнего урови  либо дл  запоминани  промежуточных результатов , либо дп  управлени  ходом микропрограммы контрол , то блок 3 включает в работу блок 1. При этом код реализуемой операции поступае т

с адресного выхода блока 3 на управл ющий вход блока 1.

При этом на блок I данные могут поступат непосредственно с шины 20

или из пам ти 2. Если необходимо записать данные в пам ть 2 в процессе обработки данных блоком I, то адрес обращени  может выдаватьс  блоком 1 либо формироватьс  блоком 3,

как было описано. При использовании первого способа по микрооперации блока 3 открываетс  блок 18, а коммутатор 15 настраиваетс  на передачу адреса на регистр 5.

Если необходимо считать данные в процессе обработки из пам ти 2, то в этом случае аналогично адрес обращени  записываетс  в регистр 5. С блока 3 выдаетс  микрооперасц  ,

открывающа  блок 18 и блок 17. После этого выдаетс  микроопераци  обращени  к пам ти 2. При этом данные с блока 2 через блок I7 поступают на шину 2I и далее через блок

18 на шину 20.

Обработка реакций и выдача ре- зультатов в систему высшего уровн  после завершени  микропрограммы контрол  осуществл етс  аналогично описанному коду управлением соответствующих микропрограмм.

Обработка запросов, поступающих во врем  работы текущей микропрограммы , осуществл етс  на микропрограммном следующим образом .

Если поступает запрос, не обладающий наивысшим приоритетом, то асинхронно по отношению к текущей микропрограмме осуществл етс  установка в единичное состо ние соответствующего разр да регистра 6. По сигналу подтверлщени  запроса, который поступает на управл ющий, вход

процессора, происходит установка в единичное состо ние триггера 14, а также соответствующего разр да регистра 7, который соответствует запросу старшего приоритета среди

зафиксированш х в регистре 6 на данный момент с учетом поступившего запроса. По коду, содержащемус  в регистре 7, шифратором 10 формирует- с  адрес первой микрокоманды. Сиг-г

нал с запускающего входа процессора , подаваемый также с поступлением запроса, во врем  функционировани  устройства ие проходит.

Описанные действи  повтор ютс  с приходом каждого очередного запроса во врем  реализации текущей микропрограммы . Поэтому в регистре 7 всегда хранитс  унитарный код номера запроса старшего приоритета среди поступивших к данному моменту времени. Дл  обеспечени  этого в предпоследней микрокоманде каждой микропрограммы с соответствующего выхода блока 3 выдаетс  специальна  микроопераци . По этой микроопера- 1Ц1И необспуженные к данному моменту времени, но выдавщие ранее запросы, объекты передают сигналы подтверждени  на управл ющий вход процессора . Этот сигнал производит повторную запись информации в регистр 7 и триггер 14.

Если во врем  контрол  объекта низшего приоритета поступает запрос на выполнение проверки объекта высшего приоритета, то аналогично описанному , происходит установка регистра 7 и триггера 14, а также формирование адреса первой микрокоманды шифратором 10. Кроме того, сиг- нал с блока 13 поступает на вход блока 3.

Если сигнал разрешени  отсутствует , т.е. текуща  микропрограмма находитс  в критическом участке, то устройство продолжает ее выполнение . Как только в очередной микрокоманде выдаетс  сигнал разрешени  прерывани , блок 3 поступает на пультиплексор 9 дл  выработки сигнала модификации адреса блоком 4

Обработка запроса на прерывание начинаетс  только при наличии фаз- решающего сигнала с блока 3.

По этим сигналам выполн ютс  следующие действи . Сигнал с выхода блока 3 поступает на вход Коммутатора I5, который формирует нулевой код адреса, записывающий адрес следующей микрокоманды прерываемой микропрограммы в регистр 5 по тактовому импульсу. С выхода блока 3 сигнал обращени  к пам ти поступает на пам ть 2. Одновременно открываетс  блок 17. Затем формируетс  адрес очередной микрокоманды прерьшаемой микропрограммы, который поступает на коммутатор 16.

При этом происходит запись очередного адреса прерываний микропрограммы в фиксированную  чейку пам ти 2 с нулевым адресом дл  сохранени .

После этого выполнение высокоприоритетной микропрограммы осуществл етс  аналогично описанному дл  низкоприоритетных микропрограмм. В предпоследнем цикле каждой микропрограммы с соответствующего выхода блока 3 выдаетс  специальна  микроопераци , котора  поступает на все объекты. В ответ на эту микрооперацию все необходимые объекты

вьщают сигналы подтверждени  на соответствующие входы процессора. Это необходимо в св зи с тем, что запросы на обслуживание могут посту -- пить одновременно от нескольких источников . После выбора старшего по приоритету запроса на обслуживание регистр 7 и триггер 14 устанавливаютс  в нулевое состо ние. Если теперь за ;врем  обслуживани  выбракного объекта не поступают новые запросы , регистр 7 и триггер 14 не измен ют своего состо ни  и, следовательно , устройство не сможет, не получив сигнала подтверждени ,

выбрать на обслуживание очередной запрос.

Claims (1)

1. Формула изобретени 

   Процессор, содержащий блок микропрограммного управлени , адресный выход которого соединен с адресными входами коммутатора адреса пам ти и коммутатора адреса микрокоманд и через выходной коммутатор - с информационной шиной процессора , соединенной через блок магистральных элементов с адресно- информационной шиной процессора,

   соединенной с первыми информацион- входами коммутатора адреса микрокоманд блока двунаправленньпс магистральных элементов, коммутатора адреса пам ти и через операционный блок - с информационной шиной процессора и первым информационным входом мультиплексора логических условий, первьп управл ющий выход блока микропрограммного управлени  соединен с управл ющими входами коммутатора адреса пам ти, регистра адреса пам ти, входами записи и считывани  пам ти и входами

   напранлени  передачи блока двунаправленных магистральных элементов выход коммутатора адреса пам ти через регистр адреса пам ти соединен с адресным входом пам ти, соединенной шиной данных с блоком двунаправленных магистральных элементов , выход которого соединен с информационной шиной процессора, приоритетный вход процессора через соединенные последовательно регистр запросов и приоритетный блок соединен с приоритетным входом блока микропрограммного управлени  и с информационным входом регистра выбора , выход которого соединен через шифратор адреса с вторым информационым входом коммутатора адреса микрокоманд , выходы которого соединены с адресно-информационной шиной процессора и адресным входом блока микропрограммного управлени , второй управл ющий выход которого соединен с тактирующими входами коммутатора адреса пам ти и коммутатора адреса микрокоманд, установочный вход процессора соединен с управл ющими входами выходного коммутатора , коммутатора адреса микрокоманд и блока микропрограммного управлени , третий управл ющий выход которого и запускающий вход процессора соединены с управл ющим и запускающим входами блока синхронизации, выходы которого соединены с синхронизирующими входами операционного блока и блока микропрограммного управлени , четвертый управл ющий выход которого соединен с управл ющим входом операционного блока и первым управл ющим входом мультиплексора логических условий, п тый и шестой управл ющие выходы блока микропрограммного управлени  соединены с. первым и вторым выходами процессора, отличающийс  тем, что, с целью повышени  достоверности, , в него внедень блок сравне.ни  логических условий, приоритетный узел логических условий, триггер режима . и элемент liJW, причем п тый управл ющий выход блока микропрограм-

   10 много управлени  через соединенные последовательно регистр запросов. и элемент ИЛИ соединен с информационным входом триггера, выход которого соединен с входом останова

   t5 блока сиихронизащш, управл ющий вход процессора соединен с управл - Ю1ДИМИ входами регистра выбора и триггера, установочные входы которых соединены с седьмым управл ющим

   0 выходом блока микропрограммного управлени , восьмой управл ющий которого соединен с управл ющим входом блока магистральных элементов , адресно-информационна  шина

   5 через приоритетный узел логических условий соединена с первым информационным входом блока сравнени  логических условий и вторым информационным входом мультиплексора логичес0 ких условий, выход которого соединен с вторым информационным входом блока сравнени  логических условий , выход которого соединен с третьим информационным входом ком- мутатора адреса микрокоманд, адресный выход блока микропрограммного управлени  соединен с адресным входом блока сравнени  логических условий , первый и второй входы разре- д шени  сравнени  которых соединены с четвертьм управл ющим выходом блока микропрограммного управлени , дев тый управл ющий выход которого соединен с вторым управл ющим вхо- дом мультиплексора логических условий .