SU1341636A1 - Устройство дл прерывани программ - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и предназначено дл  построени  систем прерывани  цифровых вычислительных машин. Цель изобретени . - увеличение быстродействи  и повышение достоверности работы устройства. Устройство содержит дешифратор адреса, три триггера, мультиплексор, элемент .задержки,, п ть элементов И, элемент ИЛИ, две группы регистров, регистр запросов, .группу элементов И, блок анализа приоритетов .. В устройстве увеличиваетс  количество команд, на которые может быть передано управление, кроме того, возможна реализаци  другого алгоритма выхода на программу обработки прерываний , исключаетс  изменение выходной информации. 1 ил. со 4 Oi ОЭ о:

Description

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в системах прерывани  цифровых вычислительных машин, а также может быть применено как средство дл  отладки программ.

Цель изобретени  - увеличение быстродействи  и повышение достоверности работы устройства.

На чертеже приведена функциональна  схема устройства.

Устройство содержит дешифратор 1 адреса, триггеры 2 И 3, элементы И 4 и 5, мультиплексор 6, первую группу регистров 7, вторую группу регистров 8, группу элементов И 9, регистр 10 запросов, блок 11 анализа приоритетов (в состав которого входит группа триггеров 12, груйпа элементов И 13), элемент ИЛИ 14, элемент И 15, триггер 16, элемент.17 задержки, элементы И 18 и 19, информационные входы-выходы 20 устройства, запросные

Все сигналы, поступающие на входы предлагаемого устройства (кроме сигналов прерываний), поступают и на совходы 21 устройства, запросный выход 25 ответствующие входы-выходы других 22 устройства, вход сигнала 23 Об- устройств системы, подключенные к обмен устройства, вход сигнала 24 Чте- щей магистрали. Следовательно, эти ние и вход сигнала 25 Ответ устрой- сигналы поступают на соответствующие

ства.

Устройство работает следующим образом .

В начальном состо нии триггеры 2, 3 и 16, группа триггеров 12, регистр 10 наход тс  в нулевом состо нии (цепи установки в нулевое состо ние не показаны), на выходах регистров 7 и 8 и на выходах мультиплексора 6 поддерживаютс  сигналы, соответствующие О.

В каждый регистр предварительно занесены код начального состо ни  счетчика команд процессора при выполнении программы обработки соответствующего прерывани , код начального состо ни  регистра состо ний процессора при выполнении инициируемой соответствующим прерыванием программы.

В момент прихода положительного импульса сигнала запроса на прерывание по входам 21 на соответствующем выходе регистра 10 запросов образуетс  единичный сигнал, который через элемент ИЛИ 14 и через элемент И 15, на второй вход которого подан разрешающий сигнал с выхода элемента 17 задержки, поступает на вход синхронизации триггера 16 и положительным фронтом устанавливает его в единичное состо ние. При этом благодар 

введению элемента 17 задержки на выходе элемента И 18 образуетс  поло- жительньш импульс, который поступает

на выход 22 устройства. Процессор, прин в сигнал запроса на прерывание, переходит в режим обработки прерывани . Он помещает в стек.содержимое счетчика команд и регистра состо НИИ процессора, после чего загружает новое содержимое счетчика команд и регистра состо ний процессора, причем загрузка происходит путем вьшол- нени  операции чтени   чеек внешней

пам ти с адресами соответственно А и Ао+2, при этом адрес А определ етс  процессором микропрограммно и не требует предварительного считывани  этого адреса из источника прерывани , как прэисходит в случае реализации векторного прерывани .

Все сигналы, поступающие на входы предлагаемого устройства (кроме сигналов прерываний), поступают и на соответствующие входы-выходы других устройств системы, подключенные к общей магистрали. Следовательно, эти сигналы поступают на соответствующие

входы-выходы внешней пам ти. В  чей- ках внешней пам ти с адресами АО и Ао+2 занесена нулева  информаци .

При выполнении операции чтени  по адресу АО процессор передает через магистраль на информационные входы- выходы 20 устройства код., соответст- тзуюш й адресу А и затем вырабатывает сигнал 23 Обмен. При этом на первом выходе дешифратора 1 адреса по вл етс  единичный сигнал, кото- рый поступает на информационный вход триггера 2 и по переднему фронту сигнала 23 Обмен триггер 2 устанавливаетс  в единичное состо ние.

Сигнал с пр мотх) выхода триггера 2 поступает на синхронизирующей вход блока 11 анализа приоритетов и передним фронтом производит запись прин тых сигналов прерываний с выхода регистра 10 запросов в соответствующие триггеры 12. При этом только на одном из выходов блока 11 анализа приоритетов присутствует сиг.нал, соответствующий наиболее приоритетному запросу на прерывание.

Сигнал, соответствующий наиболее приоритетному запросу, с соответствующего выхода блока 11 анализа приоритетов поступает на вход соответствующих регистров 7 и 8. При этом на

выходах соответствующего регистра .по вл етс  код начального состо ци  счетчика команд процессора, а на выходах соответствующего регистра 8 - код начального состо ни  регистра состо ни  процессора при обработке данного прерывани . Коды начального состо ни  счетчика команд и начального состо ни  регистра состо ний процессора поступают соответственно 10 на первую и вторую группы входов мультиплексора 6.

Процессор, сн в с информационных входов-выходов 20 устройства код адреса Ар, выставл ет сигнал 24 Чте- кие, который через элемент И 4 поступает на первьш стробирующий вход мультиплексора 6 и на входы элементов И 9. При этом на вькоде соответствующего элемента И 9 по вл етс  20 сигнал, который устанавливает в нулевое состо ние соответствующий триггер регистра 10 запросов, а сигнал на первом стробирующем входе мультиплексора 6 обеспечивает передачу на его выход информации, поступающей на первую группу его входов. Таким образом, на информационных входах-выходах 20 устройства по вл етс  код начального состо ни  счетчика команд процессора, который задан при обработке этого пре рывани .

Считьюание из внешней пам ти происходит одновременно со считыванием из устройства дл  прерывани  программ, 35 но данные выставл ет устройство, так как .по адресу А внешней пам ти занесена нулева  информаци . Внешн   пам ть , прин в сигнал 24 Чтение, вы25

30

этого мультиплексора с выходов регистров 8.

Таким образом, на информационные входы-выходы 20 устройства передаетс  код начального состо ни  регистра состо ний процессора, соответствующий тому же запросу на прерывание.

Внешн   пам ть вырабатывает сигнал 25 Ответ, который поступает в процессор, вызывает прекращение операции чтени  и одновременно поступает в устройство, где через элемент И 19 (на второй вход которого подан единичный сигнал с выхода триггера 3) устанавливаетс  в нулевое состо ние триггер 16, и через врем , определ емое элементом 17 задержки, на первом входе элемента И 15 устанавливаетс  разрешающий потенциал. Таким образом, на запросном выходе 22 устройства , может по витьс  (при наличии необслуженного запроса на прерывание в регистре 10 запросов) новый сигнал запроса на прерывание процессора , который запоминаетс  процессором , но обслуживаетс  только после окончани  программы обработки уже

прин того прерьшани . 1

В случае, если процессор, к которому подключено устройство, по сигналу прерывани  загру сает код команды , в соответствующие регистры 7 и 8 могут быть занесены коды соответст- вую1цих команд.

Claims (1)

1. Формула изобретени 

   Устройство дл  прерывани  программ , содержащее регистр запросов.

   рабатывает сигнал 25 Ответ, и про- элементов И, блок анализа при- цессор, прин в сигнал 25 Ответ, за- оритетов, первьй и второй элемен- вершает процедуру чтени , т.е.

   снимает сигналы 24 Чтение и 23 Обмен.

   Аналогично процессор вьшолн ет операцию чтени  по адресу Ао+2, При этом сигнал по вл етс  на втором выходе дешифратора 1 адреса и поступает на информационный вход второго триггера 3. При поступлении сигнала 23 обмен триггер 2 устанавливаетс 

   45

   50

   ты и, причем группа информационных входов регистра запросов  вл етс  группой входов запросов устройства, отличающе ес  тем, что, с целью увеличени  быстродействи  и повышени  достоверности работы устройства , в него введены дешифратор адреса, три триггера, третий, четвертый и п тый элементы И, мультиплексор , элемент задержки, элемент ИЛИ и две группы регистров, причем входы дешифратора адреса соединены с соответствующими входами-выходами устройства, выходы мультиплексора соединены с соответствующими информационными входами-выходами устройства , первьш и второй выходы дешифра О

   а триггер 3 - в единичное состо ние . При по влении сигнала 24 Чтение с вькода элемента И 5 пере- даетс  сигнал на второй стробирующий вход мультиплексора 6 и на выходах последнего по вл етс  информаци , поступивша  на вторую группу входов

   10 0

   5

   5

   0

   этого мультиплексора с выходов регистров 8.

   Таким образом, на информационные входы-выходы 20 устройства передаетс  код начального состо ни  регистра состо ний процессора, соответствующий тому же запросу на прерывание.

   Внешн   пам ть вырабатывает сигнал 25 Ответ, который поступает в процессор, вызывает прекращение операции чтени  и одновременно поступает в устройство, где через элемент И 19 (на второй вход которого подан единичный сигнал с выхода триггера 3) устанавливаетс  в нулевое состо ние триггер 16, и через врем , определ емое элементом 17 задержки, на первом входе элемента И 15 устанавливаетс  разрешающий потенциал. Таким образом, на запросном выходе 22 устройства , может по витьс  (при наличии необслуженного запроса на прерывание в регистре 10 запросов) новый сигнал запроса на прерывание процессора , который запоминаетс  процессором , но обслуживаетс  только после окончани  программы обработки уже

   прин того прерьшани . 1

   В случае, если процессор, к которому подключено устройство, по сигналу прерывани  загру сает код команды , в соответствующие регистры 7 и 8 могут быть занесены коды соответст- вую1цих команд.

   Формула изобретени 

   Устройство дл  прерывани  программ , содержащее регистр запросов.

   0 элементов И, блок анализа при- оритетов, первьй и второй элемен-

   элементов И, блок анализа при- оритетов, первьй и второй элемен-

   ты и, причем группа информационных входов регистра запросов  вл етс  группой входов запросов устройства, отличающе ес  тем, что, с целью увеличени  быстродействи  и повышени  достоверности работы устройства , в него введены дешифратор адреса, три триггера, третий, четвертый и п тый элементы И, мультиплексор , элемент задержки, элемент ИЛИ и две группы регистров, причем входы дешифратора адреса соединены с соответствующими входами-выходами устройства, выходы мультиплексора соединены с соответствующими информационными входами-выходами устройства , первьш и второй выходы дешифратора соединены с информационными входами первого и второго триггеров соответственно, синхрокизирун цие вхо ды которых объединены и соединены с входом сигнала Обмен устройства, выход первого триггера соединен с первым входом первого элемента И и с синхрокизирукицим входом блока анализа приоритетов, выход второго.триггера соединен с первым входом второго элемента Икс первьш входом третьего элемента И, второй вход которого соединен с входом сигнала Ответ устройства, выход третьего элемента И соединен с входом сброса третьего триггера, вторые входы первого и второго элементов И объединены и соединены с входом сигнала Чтение устройства, выход первого элемента И соединен с первым стробирую- щим входом мультиплексора и с первыми входами элементов И группы, вторые входы которых соединены с соответствующими выходами блока анализа . приоритетов и с входами синхронизации соответствующих регистров первой

   5

   0

   5

   и второй группы, выходы элементов И группы соединены с входами сброса соответствующих разрадов регистра запросов , выход второго элемента И соединен с вторым стробирунщим входом мультиплексора, перва  группа информационных входов которого соединена с выходами регистров первой группы, втора  группа информационных входов мультиплексора соединена с выходами регистров второй группы, выходы регистра запросов соединены с группой входов блока анализа приоритетов и с входами элемента ИЛИ, выход которого соединен с первым входом четвертого элемента И, выход которого соединен с синхронизирующим входом третьего триггера, пр мой выход которого соединен с первым входом п того элемента И,инверсный выход третьего триггера соединен с входом элемента задержки , выход которого соединен с вторым входом четвёртого элемента И и с вторым входом п того элемента И, выход которого соединен с запросным выходом устройства.