KR920002830B1 - 다이렉트 메모리 액세스 제어장치 - Google Patents

다이렉트 메모리 액세스 제어장치 Download PDF

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KR920002830B1 KR1019890004543A KR890004543A KR920002830B1 KR 920002830 B1 KR920002830 B1 KR 920002830B1 KR 1019890004543 A KR1019890004543 A KR 1019890004543A KR 890004543 A KR890004543 A KR 890004543A KR 920002830 B1 KR920002830 B1 KR 920002830B1
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후지쓰 가부시끼가이샤
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Abstract

내용 없음.

Description

다이렉트 메모리 액세스 제어장치
제1도는 종래의 DMAC의 예를 포함하는 데이터 처리시스템을 나타내는 시스템 블록도.
제2도는 그의 동작 원리를 설명하기 위하여 본 발명에 따른 DMAC를 포함하는 데이터 처리 시스템의 요부를 나타내는 시스템 블록도.
제3도는 본 발명에 따른 DMAC의 실시예를 나타내는 시스템 블록도.
제4도는 제3도에 도시된 DMAC의 리퀘스트 핸들러(request handler)의 실시예를 나타내는 시스템 블록도.
제5도는 제3도에 도시된 DMAC의 동작을 설명하기 위한 흐름도.
제6a도와 제6b도는 본 발명에 따른 DMAC가 그것에 인가되는 데이터 처리 시스템들 각각을 나타내는 시스템 블록도.
본 발명은 일반적으로 다이렉트 메모리 액세스 제어장치에 관한 것으로서, 보다 상세하게는 입.출력 제어장치와 메모리 사이 또는 두 개의 메모리들 사이의 다이렉트 메모리 액세스를 제어하는 다이렉트 메모리 액세스 제어장치에 관한 것이다.
제1도는 종래의 다이렉트 메모리 액세스 제어장치(지금부터는 간단히 DMAC라 칭함)의 예를 포함하는 데이타 처리 시스템을 나타낸다. 데이터 처리 시스템은 DMAC1 중앙처리장치(CPU)2, 입.출력 제어장치3 그리고 어드레스 버스, 데이터 버스, 제어버스를 포함하는 시스템 버스 6을 경유하여 결합되는 메모리들 4와 5를 갖는다.
이 데이터 처리 시스템 위에서 소정의 데이터 처리를 행할 경우, 데이터 전송은 입.출력 제어장치 3과 메모리 4 또는 5사이, 혹은 메모리들 4와 5사이에 행해진다. 데이터 전송의 데이터 전송률을 향상시키기 위해서, 다이렉트 메모리 액세스(DMA) 전송은 CPU 2를 통하지 않고, 하드웨어에 의하여 입.출력 제어장치 3과 메모리 4 또는 5사이, 혹은 메모리들 4와 5사이에서 행해진다. CPU 2가 시스템 버스 6에 액세스하지 않는 시간 동안 또는 CPU의 동작을 중단시킴으로써 DMA 전송이 행해지도록, 이 DMA 전송은 DMAC1에 의해 제어된다. DMA 전송이 행해질 경우 전송이 임의의 타이밍으로 중단될 수 있다는 것은 바람직하다.
종래의 DMAC1에 의하여 입.출력 제어장치 3과 메모리 4 또는 5 사이의 데이터 전송이 제어되면, 데이터 전송은 입.출력 제어장치 3으로부터 전송 요구신호 REQ에 따라 개시되고, 데이터 전송은 입.출력 제어장치 3으로부터 인터럽트 요구신호 DONE에 따라 데이터 전송의 중간단계에서 정상중단에 의하여 중단된다. 메모리들 4와 5사이의 데이터 전송은 DMAC1 내에서 연속적으로 발생된 트리거(trigger) 신호에 따라 개시될 수 있다.
그러나, 메모리들 4와 5는 인터럽트 요구신호 DONE를 발생하는 기능을 갖지 않는다. 이러한 이유 때문에, DMAC1이 DMA 전송을 개시하면, 버스 에러 등의 이상발생을 제외하고 데이터 전송을 중간 단계에서 정상중단에 의하여 DMA 전송을 중단할 수 없는 문제점이 있다.
한편, 중단신호에 대하여 독점적으로 제공되는 신호선을 경유하여 입.출력 장치로부터 DMAC에 직접적으로 공급되는 중단 신호에 의하여 데이터 전송의 중간단계에서 DMA 전송을 인터럽트 하는 방법이 일본 공개 특허출원번호 62-133460호에 나타나 있다. 이경우에, DMAC는 데이터 처리 시스템의 주요 제어를 행하는 CPU를 통하지 않고 DMAC에 직접적으로 공급되는 중단신호에 따라 동작을 중단한다. 이러한 이유 때문에, CPU는 DMAC가 중단된 동작을 갖는다는 것을 알지 못한다. 결과적으로, 이방법은 DMAC 동작을 중단하기 전에 CPU에서 몇가지 조건단정을 행할 필요가 있을 경우에는 문제점이 생긴다.
따라서, 본 발명의 일반적인 목적은 상술된 문제점이 제거된 새롭고 유용한 DMAC를 제공하기 위한 것이다.
본 발명의 더욱 특별한 다른 목적은 적어도 중앙처리장치와 시스템 버스를 포함하는 데이터 처리 시스템에서 다이렉트 메모리 액세스 전송을 제어하기에 적합한, 중앙처리장치가 동작하고 중앙처리장치로부터 레지스터 수단에 대하여 라이트 동작이 행해질 때, 정상 중단을 지시하는 전송 중단 요구신호를 출력하기 위한 시스템 버스에 결합된 레지스터 수단과, 지시된 채널을 인액티브로 만들기 위하여 전송 중단 요구신호에 따라 전송 요구신호의 발생을 중단시키거나 새로운 전송 요구신호의 수신을 중단시키기 위하여 레지스터 수단에 결합된 전송 중단 수단으로 이루어진 다이렉트 메모리 액세스 제어장치를 제공하기 위한 것이다. 본 발명의 다이렉트 메모리 액세스 제어장치에 따라서, 정상 중단 요구신호를 발생하는 기능을 갖는 메모리가 다이렉트 메모리 액세스 전송에 수반되는지의 여부에 관계없이 다이렉트 메모리 액세스 전송을 하는 동안 정상 중단을 행할 수 있다. 더구나, 정상 중단은 임의의 타이밍으로 행해질 수 있다.
본 발명의 또 다른 목적은 적어도 중앙처리장치와 상호 독립적인 시스템 버스들을 포함하는 데이터 처리 시스템에서 다이렉트 메모리 액세스 전송을 제어하기 적합한 다이렉트 메모리 액세스 제어장치를 제공하기 위한 것이다. 여기서, 중앙처리장치는 상호 독립적인 시스템 버스들과 다이렉트 액세스 제어장치중의 하나에 결합되는데 다이렉트 액세스 제어장치는, 중앙처리장치로부터 레지스터 수단에 대하여 라이트 동작이 행해지고, 중앙처리장치가 동작할 경우, 정상 중단을 지시하는 전송 중단 유구신호를 출력하기 위하여 상호 독립적인 시스템 버스들에 결합된 레지스터 수단과, 지시된 채널을 인액티브로 만들기 위하여 전송 중단 요구신호에 따라 전송 요구신호의 발생을 중단시키거나 새로운 전송 요구신호의 수신을 중단시키기 위하여 레지스터 수단에 결합된 전송 중단 수단으로 이루어진다.
본 발명의 또 다른 목적은 적어도 중앙처리장치와 시스템 버스를 포함하는 데이터 처리 시스템에서 다이렉트 메모리 액세스 전송을 제어하기에 적합한, 인터럽트 요구신호에 따라 정상 중단을 지시하는 처리 요구신호를 출력하고 전송 요구신호에 따라 동작채널번호와 처리 요구신호를 출력하기 위한 리퀘스트 핸들러와, 리퀘스트 핸들러로부터 수신된 동작 채널번호와 처리 요구신호를 기초로하여 제어신호를 발생하고 다이렉트 메모리 액세스에 대하여 요구되는 어드레스와 바이트 수를 갱신하기 위하여 마이크로 프로그램들을 저장하는 마이크로시퀀서와, 리이드/라이트 신호를 발생하고, 마이크로시퀀서로부터 수신된 제어신호와 리퀘스트 핸들러로부터 수신된 동작채널번호에 따라 시스템 버스에 액세스 하기 위한 데이터 핸들러와, 중앙처리장치가 동작하고, 소정의 정보가 중앙처리장치로부터 레지스터에 라이트될 때 정상 중단을 지시하는 전송 중단 요구신호를 출력하며, 시스템 버스를 통하여 중앙처리장치에 의해 액세스할 수 있는 레지스터로 이루어진 다이렉트 메모리 액세스 제어장치를 제공하기 위한 것이다.
본 발명의 특징들과 장점들은 수반된 도면들에 의거하여 상세히 서술함으로써 분명해질 것이다.
먼저, 제2도에 의거하여 본 발명에 따른 DMAC의 동작원리를 서술할 것이다. 제2도에 있어서, DMAC 10은 CPU 13에 결합되고, 이 DMAC 10은 레지스터 11과 전송 중단 수단 12를 포함한다. CPU 13이 레지스터 11에 데이터 전송의 중단을 요구하는 정보를 라이트할 경우, 레지스터 11은 데이터 전송의 정상 중단을 지시하는 전송 중단 요구신호를 출력한다. 전송 중단 수단 12는 전송 중단 요구신호에 따라 전송 요구신호의 발생을 중단시키거나 새로운 전송 요구신호의 수신을 중단시키고, 지시된 채널을 인액티브로 만든다.
DMA 전송이 개시될지라도, CPU 13이 레지스터 11에 상술된 정보를 라이트하는 경우, 전송 중단 수단 12는 전송 요구신호의 발생을 중단시키거나 새로운 전송 요구신호의 수신을 중단시킨다. 이러한 이유 때문에, DMA 전송이 정상 중단 요구신호를 발생하는 기능을 가지지 않는 메모리 또는 이와 비슷한 것을 수반하는지의 여부에 관계없이 데이터 전송의 중간 단계에서 정상 중단에 의하여 DMA 전송을 중단 할수 있다.
제3도는 DMAC 10의 실시예를 나타낸다. DMAC 10은 리퀘스트 핸들러 15, 마이크로시퀀서 16, 데이터 핸들러 17을 갖는다. 시스템 버스 20은 데이터 버스 20a, 어드레스버스 20b, 제어버스 20c를 갖는다. DMAC 10은 예를들면 제6a도에 도시된 데이터 처리 시스템에 인가될 수 있다. 제6a도에 있어서, 데이터 처리 시스템은 시스템 버스 20을 경유하여 결합된 CPU 50, 메모리들 51과 52, 입.출력 제어장치 53 그리고 DMAC 10을 포함한다.
리퀘스트 핸들러 15는 입출력 제어장치 53으로부터 채널들 ＂0＂ 내지 ＂3＂의 전송 요구신호들 REQ0 내지 REQ3를 수신하고, 소정의 우선순위에 따라 동작 채널 번호 CH와 처리 요구신호 OPE를 출력한다. 더욱이, 리퀘스트 핸들러 15는, 만약 필요하다면 입.출력 제어장치 53으로부터 인터럽트 요구신호 DONE를 수신하고 인터럽트 요구를 지시하는 처리 요구신호 OPE를 출력한다. 더구나, 후술되는 바와 같이, 리퀘스트 핸들러 15는 또한 데이터 핸들러 17로부터 수신된 중단 요구신호 CLS에 응답하여 정상 중단을 지시하는 처리 요구신호 OPE를 출력한다.
마이크로시퀀서 16은 리퀘스트 핸들러 15로부터 수신된 동작 채널번호 CH와 처리 요구신호 OPE에 따라 DMA 전송에 대하여 요구되는 어드레스와 바이트수 등을 갱신하며 마이크로프로그램들을 저장한다.
데이터 핸들러 17은 제2도에 도시된 레지스터 11에 대응하는 내부 레지스터 18을 갖는다. 데이터 핸들러 17은 동작 채널번호 CH와 제어신호 CTRL에 따라 데이터 버스 20a와 어드레스 버스 20b에 액세스한다. 동시에, 데이터 핸들러 17은 리이드/라이트 신호 등의 제어신호들을 출력하고, 이러한 제어신호들은 제어버스 20c 위에 출력된다. 액세스가 제어 버스 20c를 통하여 CPU 50으로부터 수신된 칩선택신호 CS에 의하여 데이터 핸들러 17안에 있는 레지스터 18 등의 내부 레지스터에 대해서 행해질 경우, 데이터 핸들러 17은 그의 선택된 내부 레지스터에 대하여 데이타 리이드 동작 또는 데이타 라이트 동작을 행한다. 데이타는 데이타 리이드 동작에 의하여 데이타 버스 20a로부터 데이타 핸들러 17의 선택된 내부 레지스터에 라이트 되고 저장된 데이터는 데이터 리이드 동작에 의하여 데이터 핸들러 17의 선택된 내부 레지스터로부터 리이드 된다.
리퀘스트 핸들러 15는 DMA 전송을 중단하기 위한 처리 요구신호 OPE를 발생하고, 제4도는 리퀘스트 핸들러 15의 실시예를 나타낸다. 리퀘스트 핸들러 15는 레지스터부 23, 샘플 및 홀드 회로 24, 샘플링 제어회로 25, 동작 우선순위 결정부 26, 처리 요구신호 출력부 27, 채널 우선순위 결정부 28, 채널 출력부 29 그리고 클리어 제어회로 30을 포함한다.
예를들면, 레지스터 23은 싸이클 스티일모드(cylce steal mode), 버어스트 모드(burst mode) 그리고 요구 발생 정보를 저장하고, 샘플 및 홀드 회로 24의 샘플링 모드는 레지스터부 23에 저장된 정보에 따라 세트된다. 싸이클 스티일 모드는 CPU 50이 그안에서 시스템 버스 20에 액세스하지 않는 시간차를 이용하여 DMA 전송을 행하는 모드에 대하여 언급한다. 버어스트 모드는 CPU 50을 정지시킴으로써 데이터 전송을 행하는 모드에 대하여 언급한다. 이 버어스트 모드에 있어서, 조건판정은 DMA 전송에 대한 요구가 존재하는지의 여부를 결정하기 위한 모든 시간에 행해지고, DMA 전송은 DMA 전송에 대한 다음 요구가 존재할 때 연속적으로 행한다. 더욱이, 요구발생 정보는 전송 요구가 DMAC 10내에서 스스로 발생된 것인지, 혹은 외부로부터 수신된 것인지를 지시하는 정보에 대하여 언급한다.
샘플 및 홀드 회로 24는 샘플링 제어회로 25로부터 샘플링 명령 신호에 응답하는 인터럽트 요구신호 DONE, 전송 요구신호 REQ(REQ0 내지 REQ3), 중단 요구신호 CLS 중의 하나를 샘플링하고 홀드하며, 샘플링되고 홀드된 신호를 동작 우선순위 결정부 26에 공급한다.
신호들이 동시에 수신되면, 동작 우선순위 결정부 26은 소정의 순서에 따라 신호들의 우선순위를 결정하고, 처리 요구신호 출력부 27과 채널 우선순위 결정부 28에 우선순위를 공급한다. 또한, 우선순위는 채널 우선순위 결정부 28을 통하여 채널 출력부 29에 공급되고, 동작채널번호 CH로서 마이크로시퀀서 16과 데이터 핸들러 17에 공급된다.
처리 요구신호 출력부 27은 마이크로시퀀서 16에 처리 요구신호들 OREQ와 OCODE를 출력한다. 이러한 요구신호들 OREQ와 OCODE는 처리 요구신호 OPE에 대응한다. 다음의 표는 처리 요구신호 OCODE의 값과 처리 요구의 내용과의 관계를 나타낸다.
Figure kpo00001
표에서 ＂START＂는 DMA 전송을 개시하기 위한 명령을 나타내며, ＂ABORT는 시스템 버스 20과 다른 신호선에 의하여 수신되는 기초로하여 이상중단 명령을 나타내고, ＂CLOSE＂는 DMA 전송의 중간단계에서 정상 중단 명령을 나타내며, ＂IRA＂는 일리걸(illegal) 레지스터 액세스가 행해질때의 명령을 나타낸다. DMAC 10이 동작하고 내부 레지스터가 갱신되지 않아야 하는 상태에서 라이트 동작이 DMAC 10의 내부 래지스터에 대하여 행해지면, 일리걸 레지스터 액세스가 일어난다.
제4도에서, OACK와 ACTCLR 각각은 마이크로시퀀서 16으로부터 수신된 처리 중단 신호들을 나타낸다. 처리 중단 신호 ACTCLR이 클리어 제어회로 30에 공급되는 동안, 처리 중단 신호 OACK는 샘플링 제어회로 25와 클리어 제어회로 30에 공급된다. 처리를 중단하면, 처리 중단 신호들 OACK와 ACTCLR은 각각 수신된다. 그러나, 채널이 액티브하는 시간동안 다수의 처리 중단이 행해지는 모든 시간에 처리 중단 신호 OACK가 수신될지라도, 처리 중단 신호 ACTCLR 만이 모든 처리가 중단하는 시간에 수신된다. 모든 처리가 중단되면, 레지스터부 23은 클리어 제어회로 30의 출력신호에 의하여 클리어 된다.
다음, 제5도에 도시된 흐름도와 제4도에 도시된 블록도를 언급하여 제3도에 도시된 실시예의 동작을 서술할 것이다. 편리의 목적을 위하여, DMA 전송이 CPU 50을 거치지 않고 두 개의 메모리들 51과 52사이에 직접적으로 행해진다고 가정한다. DMA 전송이 행해지는 이 상태에서, CPU 50은 외부 인터럽트 요구에 따라 칩 선택신호 CS를 출력한다. 단계 S1에서, CPU 50은 칩 선택신호 CS에 따라 인터럽트 요구를 지시하기 위하여 데이터 핸들러 17안에 있는 레지스터 18에 대해서 라이트 동작이 행하여지는지의 여부를 조건 판정한다. 단계 S1에서의 조건판정 결과가 YES이면, 단계 S2의 데이터 핸들러 17은 제3도에 의거하여 전술된 바와 같이 리퀘스트 핸들러 15에 중단 요구신호 CLS를 공급한다.
따라서, 리퀘스트 핸들러 15는 전송 요구신호 REQ의 수신을 중단하고, 처리의 정상 중단을 행하기 위한 처리 요구신호 OPE를 출력한다. 다시 말하면, 리퀘스트 핸들러 15는 중단요구신호 CLS가 수신된 후에 제4도에 도시된 샘플 및 홀드 회로 24에서 새로운 전송 요구신호 REQ를 샘플링하고 홀드하는 동작을 중단하고, 처리 요구신호 출력부 27은 중단 요구신호 CLS에 응답하기 전에 표에 ＂CLOSE＂로서 지시된 정상 중단 명령 신호를 출력한다.
단계 S4에서 마이크로시퀀서 16은 지시된 채널을 인액티브로 만든다. 단계들 S3와 S4의 처리는 제2도에 도시된 전송 중단 수단 12에 의하여 실행된다.
그러므로, 메모리가 두 개의 메모리들 사이에 DMA 전송을 하는 동안, 데이터 처리시스템이 인터럽트 요구신호를 발생하지 못하는 이러한 시스템 구조를 가질지라도, CPU 50으로부터 레지스터 18에 대하여 라이트 동작을 행함으로써 발생되는 인터럽트 요구신호 DONE 처럼 DMA 전송의 정상 중단을 행할 수 있다.
서술된 실시예에서, 레지스터 18은 데이터 핸들러 17의 내부 레지스터이다. 그러나, 물론 리퀘스트 핸들러 15안에 있는 레지스터 18을 제공할 수도 있다. 더욱이, 상술된 것으로서 새로운 전송 요구신호 REQ의 수신을 중단하는 대신에 DMAC 10 내에서 전송 요구신호 REQ의 발생을 중단할 수 있다.
한편, DMAC 10은 제6b도에 도시된 바와 같이, 두 개의 상호 독립적인 시스템 버스를 갖는 데이터 처리 시스템으로 적용할 수 있다. 제6b도에서, 그들의 부분이 제6a도의 대응하는 부분들과 기본적으로 동일한 부분은 동일참조번호를 부여하였고, 그에 대한 서술은 생략될 것이다. 제6b도에서, CPU 50은 시스템 버스 201에 결합되고, DMAC 10은 두 개의 시스템 버스들 201과 202에 결합된다. 메모리들 51과 52 및 입.출력 제어장치 53은 시스템 버스 202에 결합된다.
더욱이, 본 발명은 이러한 실시예들만으로 제한되지 않으며, 본 발명의 영역으로부터 벗어나지 않고 다양한 변화와 수정을 가할 수 있다.

Claims (12)

  1. 중앙처리장치가 동작하고, 라이트 동작이 중앙처리장치로부터 레지스터에 관하여 행해질 때, 정상중단을 지시하는 전송 중단 요구신호를 출력하기 위하여 시스템 버스를 결합되는 레지스터 수단과, 지시된 채널을 인액티브로 만들기 위하여 상기 전송 중단 요구신호에 따라 전송 요구신호의 발생을 중단시키거나 새로운 전송 요구신호의 수신을 중단시키기 위하여 상기 레지스터 수단에 결합되는 전송 중단 수단으로 이루어지고, 적어도 중앙처리장치와 시스템 버스를 포함하는 데이터 처리 시스템에서 다이렉트 메모리 액세스 전송을 제어하기에 적합한 다이렉트 메모리 액세스 제어장치.
  2. 제1항에 있어서, 중앙처리장치가 동작하고, 라이트 동작이 다이렉트 메모리 액세스의 중간 단계에서 중앙처리장치로부터 상기 레지스터수단에 관하여 행해질 때 상기 레지스터 수단이 전송 중단 요구신호를 출력하는 다이렉트 메모리 액세스 제어장치.
  3. 중앙처리장치가 동작하고, 라이트동작이 중앙처리장치로부터 레지스터 수단에 관하여 행해질 때, 정상 중단을 지시하는 전송 중단 요구신호를 출력하기 위하여 상호 독립적인 시스템 버스들에 결합되는 레지스터수단과, 지시된 채널이 인액티브로 만들기 위하여 상기 전송 중단 요구신호에 따라 전송 요구신호의 발생을 중단시키거나 새로운 전송 요구신호의 수신을 중단시키기 위하여 상기 레지스터 수단에 결합되는 전송 중단 수단으로 이루어지고, 적어도 상호 독립적인 시스템 버스들 중의 하나에 결합되는 중앙처리장치와 상호 독립적인 시스템 버스들을 포함하는 데이터 처리 시스템에서 다이렉트 메모리 액세스 전송을 제어하기에 적합한 다이렉트 메모리 액세스 제어장치.
  4. 제3항에 있어서, 중앙처리장치가 동작하고, 라이트동작이 다이렉트 메모리 액세스 중단단계에서 중앙처리장치로부터 상기 레지스터 수단에 관하여 행해질 때, 상기 레지스터 수단이 전송 중단 요구신호를 출력하는 다이렉트 메모리 액세스 제어장치.
  5. 인터럽트 요구신호에 따라 정상 중단을 지시하는 처리요구신호를 출력하고, 전송 요구신호에 응답하여 처리요구신호와 동작채널번호를 출력하기 위한 리퀘스트 핸들러와, 상기 리퀘스트 핸들러로부터 수신된 처리요구신호와 동작채널번호를 기초로하여 제어신호를 발생하고, 다이렉트 메모리 액세스에 필요한 어드레스와 바이트수를 갱신하기 위하여 마이크로 프로그램들을 저장하는 마이크로시퀀서와 리이드/라이트 신호를 발생하고, 상기 마이크로시퀀서로부터 수신된 제어신호와 상기 리퀘스트 핸들러로부터 수신된 동작 채널번호에 따라 시스템 버스에 액세스하기 위한 데이터 핸들러와, 중앙처리장치가 동작하고, 소정의 정보가 중앙처리장치로부터 레지스터에 라이트될 때, 정상중단을 지시하는 전송 중단 요구신호를 출력하며, 시스템 버스를 통하여 중앙처리장치에 의해 액세스할 수 있는 레지스터로 이루어지고, 적어도 중앙처리장치와 시스템 버스를 포함하는 데이터 처리시스템에서 다이렉트 메모리 액세스 전송을 제어하기에 적합한 다이렉트 메모리 액세스 제어장치.
  6. 제5항에 있어서, 상기 데이터 핸들러가 중앙처리장치로부터 칩 선택 신호를 수신할 때, 액세스가 중앙처리장치로부터 상기 레지스터에 대하여 행해지는 다이렉트 메모리 액세스 제어장치.
  7. 제5항에 있어서, 소정의 정보가 상기 레지스터에 라이트 될 때, 상기 데이터 핸들러가 중단 요구신호를 발생하고, 상기 중단 요구신호가 새로운 전송 요구신호의 수신을 중단시키기 위하여 상기 리퀘스트 핸들러에 공급되는 다이렉트 메모리 액세스 제어장치.
  8. 제5항에 있어서, 상기 마이크로시퀀서가, 상기 전송 중단 요구신호에 응하여 상기 리퀘스트 핸들러로부터 출력되는 처리요구신호와 동작채널번호에 따라 지시된 채널을 인액티브로 만드는 다이렉트 메모리 액세스 제어장치.
  9. 제5항에 있어서, 상기 레지스터가 상기 데이터 핸들러 내에 제공되는 다이렉트 메모리 액세스 제어장치.
  10. 제9항에 있어서, 상기 데이터 핸들러가 중앙처리장치로부터 칩 선택신호를 수신할 때, 액세스가 중앙처리장치로부터 상기 레지스터에 대하여 행해지는 다이렉트 메모리 액세스 제어장치.
  11. 제9항에 있어서, 소정의 정보가 상기 레지스터에 라이트될 때, 상기 데이터 핸들러가 중단 요구신호를 발생하고, 상기 중단 요구신호가 새로운 전송 요구신호의 수신을 중단시키기 위하여 상기 리퀘스트 핸들러에 공급되는 다이렉트 메모리 액세스 제어장치.
  12. 제9항에 있어서, 상기 마이크로시퀀서가, 상기 전송 중단 요구신호에 응하여 상기 리퀘스트 핸들러로부터 출력되는 처리 요구신호와 동작 채널번호에 따라 지시된 채널을 인액티브로 만드는 다이렉트 메모리 액세스 제어장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5115892A (en) * 1988-09-27 1992-05-26 Atsugi Unisia Corporation Hydraulic shock absorber with piston seal structure for enhancement of initial response
JPH05165762A (ja) * 1991-12-13 1993-07-02 Toshiba Corp Ｄｍａコントローラ
KR0160193B1 (ko) * 1995-12-30 1998-12-15 김광호 직접메모리접근 제어장치
JPH10133998A (ja) * 1996-11-05 1998-05-22 Canon Inc データ処理方法とその方法を用いた記録装置
US7046625B1 (en) * 1998-09-30 2006-05-16 Stmicroelectronics, Inc. Method and system for routing network-based data using frame address notification
EP1396792B1 (en) * 2002-09-06 2005-06-15 Sun Microsystems, Inc. Memory copy command specifying source and destination of data executed in the memory controller

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3999163A (en) * 1974-01-10 1976-12-21 Digital Equipment Corporation Secondary storage facility for data processing systems
US4514808A (en) * 1978-04-28 1985-04-30 Tokyo Shibaura Denki Kabushiki Kaisha Data transfer system for a data processing system provided with direct memory access units
US4275440A (en) * 1978-10-02 1981-06-23 International Business Machines Corporation I/O Interrupt sequencing for real time and burst mode devices
JPS5916035A (ja) * 1982-07-19 1984-01-27 Matsushita Electric Ind Co Ltd コンピユ−タにおけるｄｍａ方式
DE3241378A1 (de) * 1982-11-09 1984-05-10 Siemens AG, 1000 Berlin und 8000 München Integrierte mikroprogrammierte vorrichtung zur steuerung von informationsverarbeitungsablaeufen und verfahren zu ihrem betrieb
US4611279A (en) * 1983-04-14 1986-09-09 International Business Machines Corporation DMA asynchronous mode clock stretch
US4688166A (en) * 1984-08-03 1987-08-18 Motorola Computer Systems, Inc. Direct memory access controller supporting multiple input/output controllers and memory units
JPS61133460A (ja) * 1984-11-30 1986-06-20 Tokyo Juki Ind Co Ltd メモリ間のデ−タ転送におけるダイレクト・メモリ・アクセス実行方法
US4797853A (en) * 1985-11-15 1989-01-10 Unisys Corporation Direct memory access controller for improved system security, memory to memory transfers, and interrupt processing
JPS62226257A (ja) * 1986-03-27 1987-10-05 Toshiba Corp 演算処理装置
JPH07120327B2 (ja) * 1986-09-19 1995-12-20 富士通株式会社 データ転送方式
US4989113A (en) * 1987-03-13 1991-01-29 Texas Instruments Incorporated Data processing device having direct memory access with improved transfer control
US5018098A (en) * 1987-05-07 1991-05-21 Fujitsu Limited Data transfer controlling apparatus for direct memory access
US4878166A (en) * 1987-12-15 1989-10-31 Advanced Micro Devices, Inc. Direct memory access apparatus and methods for transferring data between buses having different performance characteristics
EP0328450B1 (en) * 1988-02-08 1996-08-28 Fujitsu Limited Direct memory access controller
JP2504512B2 (ja) * 1988-03-09 1996-06-05 富士通株式会社 Ｄｍａコントロ―ラ
JPH01277928A (ja) * 1988-04-30 1989-11-08 Oki Electric Ind Co Ltd 印刷装置

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