JPS61133460A - メモリ間のデ−タ転送におけるダイレクト・メモリ・アクセス実行方法 - Google Patents
メモリ間のデ−タ転送におけるダイレクト・メモリ・アクセス実行方法Info
- Publication number
- JPS61133460A JPS61133460A JP25477484A JP25477484A JPS61133460A JP S61133460 A JPS61133460 A JP S61133460A JP 25477484 A JP25477484 A JP 25477484A JP 25477484 A JP25477484 A JP 25477484A JP S61133460 A JPS61133460 A JP S61133460A
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- Japan
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- signal
- memory
- memory access
- data transfer
- direct memory
- Prior art date
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＤＭＡによる、メモリ内のデータ転送時にお
ける１／Ｏデバイスチヤンネルからのダイレクト・メモ
リ・アクセス実行方法に関する。
ける１／Ｏデバイスチヤンネルからのダイレクト・メモ
リ・アクセス実行方法に関する。
従来、メモリ間のデータ転送を制御する手段としては、
ダイレクト・メモリ・アクセス（ＤＭＡ）コントローラ
が知られている。このコントローラは、マイクロプロセ
ッサ−（ｃｐＬＪ）によりデータバスを通し℃プログラ
ムされ、ついで、プログラムにより、メモリ間のＤＭＡ
転送要求をアクティブにすると、前記ＤＭＡコントロー
ラはＣＰＵのアドレス・データとコントロール線をフロ
ーティング状態にする。そして、ＤＭＡコントローラが
使えるようにメモリのアドレス、データ、制御線の開放
が確認されると、ＤＭＡコントローラはメモリへ適当な
アドレスと）ｔ、ＥＮＤ、ＷＲＩＴＥ制御信号を送り、
データ転送を制御する。ＤＭＡコントローラはメモリへ
順次転送を行ない、ＤＭＡ転送を完了するとＤＭＡ完了
信号をＣＰＵへ出し、正常なプログラムの実行を再開で
きる。
ダイレクト・メモリ・アクセス（ＤＭＡ）コントローラ
が知られている。このコントローラは、マイクロプロセ
ッサ−（ｃｐＬＪ）によりデータバスを通し℃プログラ
ムされ、ついで、プログラムにより、メモリ間のＤＭＡ
転送要求をアクティブにすると、前記ＤＭＡコントロー
ラはＣＰＵのアドレス・データとコントロール線をフロ
ーティング状態にする。そして、ＤＭＡコントローラが
使えるようにメモリのアドレス、データ、制御線の開放
が確認されると、ＤＭＡコントローラはメモリへ適当な
アドレスと）ｔ、ＥＮＤ、ＷＲＩＴＥ制御信号を送り、
データ転送を制御する。ＤＭＡコントローラはメモリへ
順次転送を行ない、ＤＭＡ転送を完了するとＤＭＡ完了
信号をＣＰＵへ出し、正常なプログラムの実行を再開で
きる。
従来のメモリ間データ転送を制御する手段を用いて行う
、メモリ間データ転送は、上記のように行われているた
め、メモリ間データ転送中は、外部デバイスからのＤＭ
Ａ要求が即時には受付けられず、このＤＭＡを要求した
外部デバイスはオーバーランエラーを生じるという問題
点があった。
、メモリ間データ転送は、上記のように行われているた
め、メモリ間データ転送中は、外部デバイスからのＤＭ
Ａ要求が即時には受付けられず、このＤＭＡを要求した
外部デバイスはオーバーランエラーを生じるという問題
点があった。
この発明は、このような時題点を解決するためになされ
たもので、メモリ間データ転送中であっ℃も、外部デバ
イスからのＤＭＡ要求を即時に受付けられるようにする
ことを目的とするものである。
たもので、メモリ間データ転送中であっ℃も、外部デバ
イスからのＤＭＡ要求を即時に受付けられるようにする
ことを目的とするものである。
この発明にかかるメモリ間のデータ転送時におけるＩ／
Ｏデバイスからのダイレクト・メモリ・アクセス実行シ
ステム及びメモリ間転送、再開シ、ステムは、ダイレク
ト・メモリ・アクセス手段と、ＤＭＡによるメモリー間
のデータ転送時に、Ｉ／Ｏデバイスからのダイレクト・
メモリ・アクセス要求に応じて作動するメモリ間のデー
タ転送を中断させる停止手段と再開手段とを設けたもの
である。
Ｏデバイスからのダイレクト・メモリ・アクセス実行シ
ステム及びメモリ間転送、再開シ、ステムは、ダイレク
ト・メモリ・アクセス手段と、ＤＭＡによるメモリー間
のデータ転送時に、Ｉ／Ｏデバイスからのダイレクト・
メモリ・アクセス要求に応じて作動するメモリ間のデー
タ転送を中断させる停止手段と再開手段とを設けたもの
である。
第２図はこの発明にがかる一実施例のブロック図である
。図において、１はＣＰ Ｕ （ＣｅｎｔｒａｌＰｒｏ
ｃｅｓｓｉｎｇ Ｕｎｉ ｔ ）、２はＩ／Ｏデバイス
、３はメモリ、４はダイレクト・メモリ・アクセス手段
および前記メモリ内のデータ転送を中断させる停止手段
としてのダイレクト・メモリ・アクセス・コントローラ
ー（ＤＭＡＣ＞、５はＩ／Ｏデバイスからのダイレクト
・メモリ・アクセス要求に応じて作動する信号発生手段
としてのインタラブド信号発生器、６はＯＲゲート、７
はＡＮＤゲートである。
。図において、１はＣＰ Ｕ （ＣｅｎｔｒａｌＰｒｏ
ｃｅｓｓｉｎｇ Ｕｎｉ ｔ ）、２はＩ／Ｏデバイス
、３はメモリ、４はダイレクト・メモリ・アクセス手段
および前記メモリ内のデータ転送を中断させる停止手段
としてのダイレクト・メモリ・アクセス・コントローラ
ー（ＤＭＡＣ＞、５はＩ／Ｏデバイスからのダイレクト
・メモリ・アクセス要求に応じて作動する信号発生手段
としてのインタラブド信号発生器、６はＯＲゲート、７
はＡＮＤゲートである。
次にフローチャートに基づき作用を説明する。
いま、ＤＭＡによるメモリ内のデータ転送が実行中であ
るとする。
るとする。
この状態で、他のチャンネルにＤＭＡ要求が生じ、（ｓ
’ｒｇｐ−１）、Ｈレベルの信号ＤＭＡＩ（、ｇＱ３が
ＯＲゲート６に入力されるとこの時信号線ＭＭＤＭＡは
Ｈレベルとなっている為、ＡＮＤゲート７からＬレベル
信号がＤＭＡＣ４の端子ＥＯＰおよび端子ＤＲＥＱ３に
入力されると、端子ＥＯＰに入力されたＬレベル信号に
よりデータ転送が直ちに中断される（ＳＴＷＰ−２）。
’ｒｇｐ−１）、Ｈレベルの信号ＤＭＡＩ（、ｇＱ３が
ＯＲゲート６に入力されるとこの時信号線ＭＭＤＭＡは
Ｈレベルとなっている為、ＡＮＤゲート７からＬレベル
信号がＤＭＡＣ４の端子ＥＯＰおよび端子ＤＲＥＱ３に
入力されると、端子ＥＯＰに入力されたＬレベル信号に
よりデータ転送が直ちに中断される（ＳＴＷＰ−２）。
−万、端子ＤＲＦＪＱ３に入力された前記Ｌレベル信号
により、ＤＭＡＣ４は、信号ＨＬＤＲｇＱを出力してＣ
ＰＵ １にバスの明は渡しを要求しく５ＴＦＪＰ−３）
、ＣＰＵ１は、この要求に対してアドレスデータ線をフ
ローティング状態にするとともに信号ＨＬＤＡＣＫをＤ
ＭＡＣ４へ出力する（ＳＴＥＰ−４）。
により、ＤＭＡＣ４は、信号ＨＬＤＲｇＱを出力してＣ
ＰＵ １にバスの明は渡しを要求しく５ＴＦＪＰ−３）
、ＣＰＵ１は、この要求に対してアドレスデータ線をフ
ローティング状態にするとともに信号ＨＬＤＡＣＫをＤ
ＭＡＣ４へ出力する（ＳＴＥＰ−４）。
そし又、メモリー３のアドレス・データ・コントロール
線が開放されると、ＤＭＡＣ４はメモリー３へ適当ナア
トレスト、ｌ（、ｇＡＤ 、 ＷＲＩ ’Ｅ’ Ｅ、制
御信号を送ることによって新たに前記Ｉ／Ｏデバイスと
メモリー３間のデータ転送を行なう（５ＴＥＰ−５）。
線が開放されると、ＤＭＡＣ４はメモリー３へ適当ナア
トレスト、ｌ（、ｇＡＤ 、 ＷＲＩ ’Ｅ’ Ｅ、制
御信号を送ることによって新たに前記Ｉ／Ｏデバイスと
メモリー３間のデータ転送を行なう（５ＴＥＰ−５）。
前記Ｉ／ＯデバイスＤＭＡ）ＩＱ倍信号インアクディプ
になると（ＳＴＥＰ−６）、ＤＭＡＣのＨＬＤＲＥＱ信
号もインアクティブとなりＣＰＵはホールド状態を脱す
′る。するとＣＰＵはインタラブド信号発生器５にて発
生したＩＮＴＲＥＱ信号を受は付ける。
になると（ＳＴＥＰ−６）、ＤＭＡＣのＨＬＤＲＥＱ信
号もインアクティブとなりＣＰＵはホールド状態を脱す
′る。するとＣＰＵはインタラブド信号発生器５にて発
生したＩＮＴＲＥＱ信号を受は付ける。
このＩＮＴＲＥＱ信号を受は付けたＣＰＵＩはインタラ
ブドルーチンのソフトウェア−により、再びメモリー間
のデータ転送を行なう（ＳＴＥＰ−８）。
ブドルーチンのソフトウェア−により、再びメモリー間
のデータ転送を行なう（ＳＴＥＰ−８）。
この発明は、以上説明したようにメモリ間データ転送中
であっても他チャンネルからのＤＭＡ１求を即時に受は
付け、他チャンネルとメモリ間のデータ転送ができると
いう効果がある。
であっても他チャンネルからのＤＭＡ１求を即時に受は
付け、他チャンネルとメモリ間のデータ転送ができると
いう効果がある。
第１図はこの発明の一実施例を示す全体構成図、第２図
同上実施例のブロック図、第３図は同じくフローチャー
トである。 １・・・ＣＰＵ（セントラル プロセシングユニヴト
） ２・・・Ｌ／Ｏデバイス ３・・・メモリ ４・・・ダイレクトメモリアクセス手段および停止手段 ５・・・メモリ間転送再開信号発生手段才 ｌ 囚 第２図 一′２１ ｍ３！ｌ！Ｑ 手続補正書（方式） 昭和６０年４月Ｉｏ日
同上実施例のブロック図、第３図は同じくフローチャー
トである。 １・・・ＣＰＵ（セントラル プロセシングユニヴト
） ２・・・Ｌ／Ｏデバイス ３・・・メモリ ４・・・ダイレクトメモリアクセス手段および停止手段 ５・・・メモリ間転送再開信号発生手段才 ｌ 囚 第２図 一′２１ ｍ３！ｌ！Ｑ 手続補正書（方式） 昭和６０年４月Ｉｏ日
Claims (1)
- ダイレクト・メモリ・アクセス手段により、メモリ領域
内のデータ転送を行なうようにしたダイレクト・メモリ
・アクセスシステムにおいて、前記のデータ転送時にＩ
／Ｏデバイスチャネルのダイレクト・メモリ・アクセス
要求に応じて作動する信号発生手段による信号に応じて
前記ＤＭＡ手段に設けた停止手段によって前記のメモリ
領域間のデータ転送を即座に中断させるとともに前記Ｉ
／Ｏデバイスチャネルからメモリへのデータ転送をなす
ようにしたことを特徴とするダイレクト・メモリ・アク
セス実行方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25477484A JPS61133460A (ja) | 1984-11-30 | 1984-11-30 | メモリ間のデ−タ転送におけるダイレクト・メモリ・アクセス実行方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25477484A JPS61133460A (ja) | 1984-11-30 | 1984-11-30 | メモリ間のデ−タ転送におけるダイレクト・メモリ・アクセス実行方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61133460A true JPS61133460A (ja) | 1986-06-20 |
| JPH0120782B2 JPH0120782B2 (ja) | 1989-04-18 |
Family
ID=17269693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25477484A Granted JPS61133460A (ja) | 1984-11-30 | 1984-11-30 | メモリ間のデ−タ転送におけるダイレクト・メモリ・アクセス実行方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61133460A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278965A (en) * | 1988-04-08 | 1994-01-11 | Fujitsu Limited | Direct memory access controller |
-
1984
- 1984-11-30 JP JP25477484A patent/JPS61133460A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278965A (en) * | 1988-04-08 | 1994-01-11 | Fujitsu Limited | Direct memory access controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0120782B2 (ja) | 1989-04-18 |
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