JPH0548490B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ストリングプリミテイブ命令を実
行し得るマイクロプロセツサを利用してシーケン
ス制御演算処理の高速化及び演算装置の単純構成
化を図るシーケンスコントローラの演算装置に関
するものである。

〔従来の技術〕

汎用の８ビツトないし16ビツトのマイクロプロ
セツサの命令を利用してシーケンス制御回路の制
御演算をソフトウエア処理にて行なうと、従来の
リレー回路等によるシーケンス制御処理と比較す
ると５倍〜10倍の処理時間を要した。

このことから、一般にシーケンス制御演算処理
を実行する方式としてシーケンス制御演算回路と
マイクロプロセツサの併用方式がある。

第３図はシーケンス制御演算回路とマイクロプ
ロセツサの併用方式を採用した従来のシーケンス
コントローラの演算装置である。

図において１ａはマイクロプロセツサ（以下
CPUと称す）、１ｂはCPU１ａ内のプログラムカ
ウンタ、１ｃはリレー回路による接点及びコイル
命令処理用の演算部、１ｄは演算部１ｃ内に内蔵
するシーケンス制御命令抽出用のインストラクシ
ヨンカウンタ、１ｅはシーケンス制御手順を指示
するシーケンスプログラムの格納されたシーケン
スプログラムメモリ、１ｆは演算部１ｃによる演
算実行時に要するデータ、及び演算結果を格納す
るデータメモリ、１ｇはCPU１ａが利用するマ
イクロプロセツサ、ワークエリア等の為のメモリ
及びＩ／Ｏポート等を示す。

尚、１ｈはCPU１ａから演算部１ｃに対する
監視用入力ポート、１ｉは演算部１ｃよりCPU
１ａへの割り込入力、１ｊ〜１ｌはバスライン用
バツフア、１ｍはデータバス、１ｈはアドレスバ
ス、１ｏはバス切換回路である。

次に上記の構成に係る従来のシーケンスコント
ローラの演算装置を説明する。

シーケンスコントローラの演算装置の処理方式
は現在一般に使用されている電子計算機同様、プ
ログラムメモリ１ｅの各アドレスに記憶されたデ
ータを先頭アドレスから終了アドレスまで読み出
しながら逐次処理する方式である。

通常シーケンス制御における単純な接点及びコ
イル命令等の実行は高速実行処理の目的から、
CPU１ａは、起動信号を発信して演算部１ｃ内
のインストラクシヨンカウンタ１ｄを起動させア
ドレス信号を発生させる。このアドレス信号に基
づきシーケンス命令がシーケンスプログラムメモ
リ１ｅより抽出されシーケンス命令の実行を演算
部１ｃに渡す。

しかしながら、数値演算処理等、演算部１ｃ内
では処理不可能なシーケンス命令がシーケンスプ
ログラムメモリ１ｅより読み出されると、演算部
１ｃはインストラクシヨンカウンタ１ｄに対して
続くシーケンス命令の読み出しを一時停止させ
る。

そして、読み出されたシーケンス命令の実行を
CPU１ａに移行させる。命令を移行させる方法
としては演算部監視用入力ポート１ｈをセツトし
てCPU１ａにシーケンス命令の移行を認識させ
るか、又は演算部１ｃよりCPU１ａに対し、割
り込み入力１ｉを介してシーケンス命令実行の割
り込みをかける２つの方式がある。

以上のようにCPU１ａに対しシーケンス命令
の移行を要求すると、バス切換回路１ｏによつて
切換制御されたアドレスバス１ｈとデータバス１
ｍを介して、アドレス信号がCPU１ａよりシー
ケンスプログラムメモリ１ｅに送出され、このア
ドレス信号に該当したシーケンス命令がシーケン
スプログラムメモリ１ｅより抽出されてCPU１
ａに入力される。

CPU１ａに入力されたシーケンス命令は、そ
こで演算処理され演算結果はデータメモリ１ｆに
格納される。

このようにCPU１ａは、任された演算処理が
完了すると、再度インストラクシヨンカウンタ１
ｄを起動し、制御演算の実行を演算部１ｃにおい
て行なわす。CPU１ａと演算部１ｃ間における、
制御演算の実行繰り返しは、シーケンスプログラ
ムの最後を宣言する「END命令」をシーケンス
プログラムメモリ１ｅより読み出すまで継続す
る。

「END命令」が読み出された時、該命令に対
する処理動作は、前記のように演算部監視用入力
ポート１ｈ又は割り込み入力１ｉを使用すること
でCPU１ａへ渡される。CPU１ａは渡された処
理動作を完了した後、再度シーケンスプログラム
メモリ１ｅのアドレスを読み出させるようインス
トラクシヨンカウンタ１ｄを起動させる。

〔発明が解決しようとする問題点〕

以上のように従来のシーケンスコントローラの
演算装置では、割り込み命令があつた場合にはシ
ーケンスプログラムメモリ１ｅ及びデータメモリ
１ｆよりの制御命令抽出又は演算結果格納の為の
アドレス信号をインストラクシヨンカウンタ１ｄ
又はCPU１ａから送出していた。その為演算部
１ｃのアドレス信号送出制御は非常に複雑なもの
となつていた。また、CPU１ａと演算部１ｃの
双方がバス切換え制御の基にプログラムメモリと
データメモリを使用する為、演算部にバス切り換
え用制御回路が必要となつた。更にCPUと演算
部間で制御命令の処理を渡す特に無駄時間が生じ
制御動作の高速化の妨げとなる問題点があつた。

この発明は、かかる問題点を解決するためにな
されたもので、シーケンス命令をシーケンスプロ
グラムメモリより読み出すインストラクシヨンカ
ウンタとして、CPUのプログラムカウンタを使
用して、演算部をCPUの直接制御下に配置する
ことにより、演算部をより単純化すると共に、制
御命令の処理をCPUと演算部間で渡し合う場合
に発生する制御動作中の無駄時間を解消すること
を目的としている。

〔問題点を解決するための手段〕

この発明にかかるシーケンスコントローラの演
算装置は、先頭アドレスと、データ読み出し処理
回数を予め設定することにより、アドレス信号を
先頭アドレスより上記処理回数分だけ順次更新し
ながらプログラムカウンタより外部記憶装置へ連
続転送を行うストリングプリミテイブ命令を実行
できるマイクロプロセツサを備え、アドレス信号
送出及び制御信号送出をマイクロプロセツサにて
制御するものである。

〔作 用〕

この発明においては、マイクロプロセツサはシ
ーケンス制御手順をテーブル化したものすなわち
予め設定した先頭アドレスとデータ読み出し処理
回数を参照しながらアドレス信号及びデータ書き
込み信号の送出を直接制御すると共に、演算部か
らの割り込み要求に対しても、直接アドレス及び
データバスの切換制御等を行つて割り込み要求を
処理する。その為各信号制御を総てマイクロプロ
セツサの直接制御下に置くことが可能となる。

〔実施例〕

第１図はこの発明の一実施例を示す構成図であ
る。図中第３図と同符号は同一又は相当部分を示
すものである。

第１図において２ａは汎用の並列複数ビツト処
理のマイクロプロセツサだが、ストリングリミテ
イブ命令を実行し得る能力を有する為、予めワー
クメモリ１ｇに設定された先頭アドレスとデータ
読み出し処理回数を参照し、指定することによ
り、マイクロプロセツサからの命令コードを読み
出すことなく、連続的にアドレス信号をシーケン
スプログラムメモリ１ｅに送出し、シーケンス命
令を順次読み出すことができる。

又、アドレス信号等の転送は、マイクロプログ
ラムからの命令コードを読み出しを行うことなく
実行されるので、アドレス信号送出から演算結果
をデータメモリ１ｆへ格納に至る、１命令実行サ
イクルが１マイクロ秒前後で完結する。更に先頭
アドレスとデータ読み出し処理回数の設定次第
で、プログラムカウンタ１ｂのカウント出力に
て、任意のアドレスから任意アドレスまでを連続
的にアドレスバス１ｎを介してメモリへ送出でき
る。

次にマイクロプロセツサ２ａがストリングプリ
ミテイブ命令を実行しつつ、マイクロプロセツサ
２ａに直接制御される演算部２ｃがシーケンス演
算を実行する動作を第２図に基づき説明する。

第２図中３ａ〜３ｄまでの４つのステートでス
トリングプリミテイブ命令に基づいて行なわれる
一シーケンス制御の実行が完了する。マイクロプ
ロセツサ２ａはステート３ａでシーケンスプログ
ラムメモリ１ｅへアドレスを送出し、同時にマイ
クロプロセツサから送出される書き込み信号によ
り、上記シーケンスプログラムメモリ１ｅより読
み出されたシーケンス命令を演算部２ｃにラツチ
する。

しかしながら、ラツチされたシーケンス命令が
演算部２ｃにおいては処理できない場合は、演算
部２ｃはステート３ｂにおいて、マイクロプロセ
ツサ２ａに対して割り込みを割り込み入力１ｉを
介して送出する。そしてシーケンス命令内容に応
じたアドレス生成用ベクトルをマイクロプロセツ
サ２ａより送出された制御信号にて切換制御され
たバスライン用バツフアに通じるデータバス１ｍ
へ送出する。そして送出されたシーケンス命令は
マイクロプロセツサ２ａにて演算処理され、デー
タメモリ１ｆへ格納される。

又、シーケンス命令が演算部２ｃにおいて処理
可能な、接点及びコイル命令等の場合は、同じく
ステート３ｂで演算部２ｃがデータメモリ１ｆよ
り必要なデータの並列読み出しを行い、続くステ
ート３ｃにて必要なビツトに対し、セツト又はリ
セツトといつた修飾を行つた後、ステート３ｄに
おいて上記データを読み出したデータメモリ１ｆ
の同アドレスへ修飾後のデータを書き込み、一シ
ーケンス命令の処理を完了させる。

〔発明の効果〕

この発明は以上説明したとおり、マイクロプロ
セツサはシーケンス演算処理の開始時に、先頭の
シーケンス命令から最終シーケンス命令を示す
「END命令」に至るまでの命令数をストリングプ
リミテイブ命令の実行回数として設定し、又シー
ケンスプログラムの格納されたメモリの先頭番地
をシーケンス命令開始番地と設定してストリング
プリミテイブ命令を繰り返し実行すれば、シーケ
ンス演算処理は総てマイクロプロセツサの直接制
御下に置かれ、円滑に演算回路処理にマイクロプ
ロセツサのソフトウエア処理が併用されてシーケ
ンス演算が実行される。

またアドレス信号及び一部の制御信号をマイク
ロプロセツサから直接送出しているため、従来の
シーケンスコントローラの演算装置に比べ著しく
単純なハードウエア構成となると共に高速演算処
理が可能となる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す構成図、第
２図はこの発明にて使用したマイクロプロセツサ
が繰り返し制御命令を実行する場合のマシンサイ
クルの状態遷移図、第３図は従来のシーケンスコ
ントローラの演算装置の構成図である。 図において１ｂはプログラムカウンタ、１ｅは
シーケンスプログラムメモリ、１ｆはデータメモ
リ、１ｊ〜１ｌはバスライン用バツフア、２ａは
本発明におけるマイクロプロセツサ、２ｃは演算
部 なお、各図中同一符号は同一または相当部分
を示す。

Claims (1)

1. 【特許請求の範囲】 １ 先頭アドレスとデータ読み出し処理回数を設
   定することにより、アドレス信号を先頭アドレス
   より上記処理回数分だけ順次更新しながら外部記
   憶装置へ連続転送を行なうストリングプリミテイ
   ブ命令を行い得るマイクロブロセツサと、該マイ
   クロプロツサより送出されたアドレス信号に基づ
   いて抽出されるシーケンス命令の記憶されている
   シーケンスプログラムメモリと、抽出されたシー
   ケンス命令を解読し、演算処理を行う演算部と、
   演算処理結果を記憶すると共に、該演算処理に要
   するデータを記憶したデータメモリを備え、前記
   マイクロプロセツサーの一命令実行サイクル時間
   に、シーケンス命令の読み出し、処理すべきデー
   タの並列読み出し、修飾、及び並列書き込みとい
   つた一連のシーケンス演算処理を行うことを特徴
   とするシーケンスコントローラの演算装置。 ２ 上記各メモリより読み出されたデータは、上
   記マイクロプロセツサより送出される制御信号に
   て切換制御されるバスライン用バツフアにより上
   記演算部又はマイクロプロセツサへ送出されるこ
   とを特徴とする特許請求の範囲第１項記載のシー
   ケンスコントローラの演算装置。