KR920005229B1 - 프로그래머블 콘트롤러의 제어부 - Google Patents

Abstract

내용 없음.

Description

프로그래머블 콘트롤러의 제어부

제1도는 종래 프로그래머블 콘트롤러의 제어부를 도시한 개략적인 블럭도.

제2도는 본 발명에 따를 프로그래머블 콘트롤러의 제어부를 도시한 개략적인 블럭도.

* 도면의 주요부분에 대한 부호의 설명

10 : 중앙처리장치 20 : 비트연산처리회로

16 : 데이타버스 17 : 어드레스 버스

20 : 베이타버퍼 21 : 어드레스 버퍼

22 : 기록신호버퍼 23 : 독출신호버퍼

24, 25, 28 : 독출전용 메모리 26, 27 : 랜덤 억세스 메모리

본 발명은 프로그래머블 콘트롤러에 관한 것으로 특히, 중앙처리장치 및 비트 연산처리회로를 포함하는 프로그래머블 콘트롤의 제어부에 관한 것이다.

일반적으로, 프로그래머블 콘트롤러는 제어 및 연산을 행하는 중앙처러장치 접점데이타를 이용하여 사용자의 순서논리 프로그램에 의해 비트연산처리를 담당하는 전용의 비트연산처리회로를 포함하고 있으며, 입력장치에 접속된 누름단추스위치, 셀렉터스위치, 리밋스위치등으로 부터의 접점데이타를 기프로그램된 사용자의 순서논리에 따라 연산하여 전자밸브, 마그네트스위치, 표시등, 프리터, 컴퓨터등 연결된 출력장치로 지시된 명령에 따라 출력된다.

제1도는 종래의 프로그래머블 콘트롤러의 제어부의 일부를 도시한 개략적인 블럭도로서, 중앙처리장치(10)는 기억장치의 독출전용 메모리(12)(13)으로부터 제어명령을 입력하여 제어부의 자기진단 및 초기화를 하고, 입출력 장치로 부터 접점데이타를 데이타버스(16)를 통해 입력하여 기억장치의 랜덤억세스메모리(14)(15)에 기억시킨다.

이렇게 비트연산 처리조건이 갖추어지면 중앙처리장치(10)는 제어선(18)을 통해 비트연산 처리회로(11)를 기동시킨다. 상기 제어선(18)을 통해 기동신호를 입력한 비트연산 처리회로(11)는 중앙처리창치(10)로 제어선(18)을 통해 인지신호를 출력하고, 랜덤억세스메모리(14) 및 (15)로 부터 기설정된 사용자 프로그램데이타 및 접점 데이타를 읽어들여 비트연산을 행한다.

한편, 상기인지 신호를 입력한 중앙처리장치(10)는 정지(Halt)상태로 대기한다. 상기 비트연산처리회로(11)는 비트연산 처리중에 사용자프로그램에 의해 기능처리 요구가 있는 경우 제어선(18)을 통해 중앙처리장치(10)로 기능처리요구 신호를 출력한다. 정지상태에 있던 중앙처리장치(10)는 상기 기능처리요구 신호가 있으면, 비트연산 처리회로(11)로 인지신호를 출력하고 기능명령을 처리하게 된다. 이때, 비트연산 처리회로(11)는 정지 상태가 된다.

상술한 바와 같이 종래의 프로그래머블 콘트롤러에 있어서는, 링크, 기능명령 및 통신처리는 중앙처리장치가 담당하고 비트단위의 연산은 비트연산 처리회로가 처리하도록 하고 있으나, 상기 중앙처리장치와 상기 비트연산 처리회로가 비트연산처리를 행하고 있을때 중앙처리장치는 정지상태에 있게 된다.

이러한 방식은 주로 처리시간에 구애가 없는 데이타처리에는 유용하나 실시간 처리를 요하는 제어전용의 프로그래머블 콘트롤러에서는 처리의 고속화에 어려움을 가져오게 된다.

따라서, 본 발명의 목적은 중앙처리장치와 비트연산 처리회로의 기능분담을 이용하여 두 장치가 동시동작을 할 수 있는 개선된 프로그래머블 콘트롤러의 제어부를 제공하는데 있다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

제2도는 본 발명의 프로그래머블 콘트롤러의 제어부의 일부를 도시한 개략적인 블럭도로서 제어부는 중앙처리장치(10), 비트연산 처리회로(11), 버스제어수단(20, 21), 기록 및 독출신호 제어수단(22, 23), 제1기억수단(24, 25, 26) 및 제2기억수단(27, 28)을 포함하고 있다.

상기 중앙처리장치(10) 및 제1기억수단(24, 25, 26)은 동일버스 즉, 제1버스수단(16, 17)으로 직접 연결되어 있고, 상기 비트연산 처리회로(11) 및 제2기억수단(27, 28)은 동일버스 즉, 제2버스수단(31,32)으로 직접 연결된다.

상기 제1 및 제2버스수단을 상기 버스제어수단(20, 21)을 통해 상호 연결된다.

한편, 상기 중앙처리장치(10)로 부터의 기록 및 독출 제어신호를 상기 제2기억수단에 선택적으로 입력하기 위한 기록 및 신호제어수단(22, 23)이 상기 제어부에 포함된다.

여기서, 제1기억수단(24, 25, 26)은 독출 전용메모리(24, 26) 및 랜덤억세스메모리(26)를 포함한다. 독출전용메모리(24, 25)에는 상기 중앙처리장치(10)에 의해 디코더 되는 명령어가 기억되어 있으며, 랜덤억세스메모리(26)에서는 비트연산 처리회로(11)로 부터의 기능 명령처리요구에 의한 기능명령처리시 필요한 데이타를 기억하고 있다.

제2기억수단(27, 28)은 상술한 제1기억수단과 같이 독출 전용메모리(27) 및 랜덤억세스메모리(28)를 포함하며, 주로 사용자의 순서논리 프로그램과 접점 데이타를 기억한다.

제1 및 제2버스수단은 데이타버스(16, 31) 및 어드레스버스(17, 32)로 이루어져 있으며, 버스제어수단(20, 21)으로는 통상의 버퍼를 사용할 수 있다. 이것은 중앙제어장치(10)로 부터의 제어신호에 의해 동작한다.

기록 및 독출신호 제어수단(22, 23)으로는 일반적인 버퍼를 사용하며 중앙제어장치(10)로 부터의 제어신호에 의해 동작한다. 이제, 제어부의 동작을 살펴보면, 먼저 중앙처리장치(10)는 제1기억수단(24, 25, 26)에 기억된 명령어를 버스(16)를 통해 입력하여 제어부를 테스트하고 초기화한다.

또한 기록 및 독출제어 신호를 출력하여 제2기억수단에 접점데이타를 입력시키고, 제어선(29)을 통해 신호를 출력하여 버퍼(21)(22)를 차단한다.

이 때문에 데이타버스(16, 31) 및 어드레스버스(17, 32)는 제1버스수단(16,17) 및 제2버스수단(31, 32)로 물리적으로 분리된다.

다음, 중앙처리장치(10)는 제어선(18)을 통해 비트연산 처리회로(11)를 기동시킨다. 비트연산 처리회로(11)에서는 인지신호를 제어선(18)을 통해 상기 중앙처리장치(10)로 출력하고, 제2기억수단(27, 28)을 통해 사용자의 순서논리프로그램 명령과 접점데이타를 읽어 들여, 연산을 행한다. 한편, 인지신호를 입력한 중앙처리장치(10)는 자기진단, 링크 및 통신처리를 계속 수행한다. 이것은 제1버스수단(16, 17) 및 제2버스수단(31, 32)이 물리적으로 분리되어 있으므로 가능하다.

이러한 동시처리 도중에 비트연산 처리회로(11)가 사용자프로그램 명령어중 기능처리명령이 디코더되면 중앙처리장치(10)로 기능명령처리 요구신호를 제어선(18)을 통해 출력한다. 상기 기능명령처리요구 신호를 입력한 중앙처리장치(10)는 인지신호를 비트연산 처리회로(11)로 출력하고, 제어선(29)를 통해 버퍼(21, 20)를 개방하여 제1 및 제2버스수단을 연결하며, 기능명령을 수행한다. 이때, 인지신호를 입력한 버트연산 처리회로(11)는 정지상태에 있게 된다.

중앙처리장치(10)는 기능명령처리가 끝나면 다시 제어선(18)을 통해 비트연산 처리회로(11)를 기동하는 것과 동시에 제어선(18)을 통해 버퍼(20, 21)를 차단하고, 상술한 자신의 동작으로 되돌아 간다. 이제, 비트연산 처리회로(11)는 인지신호를 제어선(18)을 통해 출력하고 비트연산동작을 계속 수행한다.

이러한 동작은 사용자 순서논리프로그램에 의한 연산동작 수행이 끝날때까지 반복된다.

여기에서, 기록 및 독출신호 제어수단(20, 23)에 의해 중앙제어장치(10)로 부터의 기록 및 독출 제어신호가 필요시에 제어선(30)을 통한 중앙제어장치(10)의 제어에 의해 제2기억수단(27, 28)에 공급된다.

이 때문에 제1 및 제2기억수단에 각기 필요한 데이타를 기록 및 독출하는 것이 가능해지고, 제1 및 제2버스수단이 결합되는 경우 상기 제2기억수단으로부터 제1기억수단으로의 데이타 전송이 가능해 진다.

따라서, 본 발명의 프로그래머블 콘트롤러의 제어부는 중앙제어장치(10) 및 비트연산처리회로(11)의 데이타버스 및 어드레스버스를 물리적으로 분리할 수 있기 때문에, 동시에 데이타 처리가 가능해지므로 데이타처리속도가 크게 향상 되고 보다 신속한 제어가 가능하게 되는 등의 커다란 효과가 있다.

Claims (1)

1. 제어명령을 디코더하고 각종 기능명령을 처리하는 중앙처리장치(10), 사용자의 순서논리 프로그램에 따라 접점데이타를 순서적으로 연산처리하는 비트연산 처리회로(11), 상기 중앙처리장치(10)를 위한 제1기억수단(24, 25, 26), 상기 비트연산 처리회로를 위한 제2기억수단(27, 28)을 포함하는 프로그래머블 콘트롤러의 제어부에 있어서, 상기 중앙처리장치(10)와 상기 제1기억수단(24, 25, 26)을 직접 연걸하는 제1버스수단(16, 17)과 ; 상기 비트연산 처리회로(11)와 제2기억수단(27, 28)을 직접 연결하는 제2버스수단(31, 32)과 ; 상기 제1버스수단(16,17) 및 상기 제2버스수단(31, 32)를 연결하는 수단으로 중앙처리장치(10)로 부터의 제어신호에 따라 선택적으로 상기 제1버스수단(16, 17) 및 상기 제2버스수단(31, 32)를 물리적으로 분리시키는 버스제어수단(20, 21)과 ; 상기 중앙처리장치(10)로 부터의 제어신호에 따라 상기 제2기억수단(27, 28)에 기록 및 독출신호를 선택적으로 공급하는 기록 및 독출신호 제어수단(22, 23)을 포함하는 것을 특징으로하는 프로그래머블 콘트롤러의 제어부.

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