JPS6329852A - マイクロコンピユ−タ応用機器の開発装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータ応用機器の開発において
使用するマイクロコンピュータ用開発装置に関するもの
である。

〔発明の概要〕

マイクロコンピュータ応用機器であるターゲットシステ
ムのプログラムＲＯＭの機能を代行するエミュレーショ
ン方式の開発装置では、プログラムＲＯＭの機能をプロ
グラム用ランダム・アクセス・メモリ（ユーザーＲＡＭ
）により代行させるのが普通である。しかし、単に代行
させるだけではターゲットシステムと開発装置との間の
データの又換は、ターゲットシステムのマイクロプロセ
。

す（以下ＣＰＵと称す）がユーザー几ＡＭの内容をアク
セスするだけであって、開発装置から、夕一ケ、トンス
テムのＣＰＵレジスタ・メモリに書き込みしたり、ター
ゲットシステムのＣＰＵレジスタ、メモリの内容を読み
とったりすることができない。

本発明は開発装置がターゲットシステムすなわチ、マイ
クロコンピュータ応用機器のプロクラムＲＯＭの機能を
代行することによって試験を行なうエミュレーション方
式で、開発装置側からターゲットシステム内のメモリ、
レジスタのデータを監視し、被試験プログラムの実行を
プログラムの任意のアドレスから任意のアドレスまで実
行することを制御できるようにし、しかもその開始、停
止の時点でのターゲットシステム内のメモリ、レジ′ス
タの内容をはあくできるようにするものである。しかも
、ターゲットシステムのＣＰＵの種類がシステムによっ
て異なる場合でも僅かのノ＼−ドウエアとソフトウェア
で多くの種類のＣＰＵに対応できるものである。

〔従来の技術〕

従来のマイクロコンピュータ開発用試験装置には、被試
験装置（以下ターゲットシステムと称する）のセントラ
ル・プロセサ・ユニット（以下ＣＰＵと称する）、又は
プログラムを収容したＲＯＭ１当該ターゲツトシステム
から外し、これらが取り付けられていたソケ、トヲ利用
してターゲットシステムを開発装置に接続することによ
って試験を行なう、いわゆるエミュレーション方式が多
く採用されている。

これらの装置では、開発装置がこれらターゲットシステ
ムのＣＰＵ又はＲＯＭの機能を代行するもので９代行す
ることによりプログラムの進行状況を開発装置側ではあ
くシ、制御し、それによりハードウェア、ソフトウェア
のデパックができるようになっている。

これらの装置のうち、開発装置がターゲットシステムの
ＣＰＵを代行するものでは、ターゲットシステムのＣＰ
Ｕの種類に応じて開発装置の機能もこれに対応していな
ければならない。このため一つの開発装置で多種のＣＰ
Ｕに対応させることはできない。

一方、開発装置がターゲットシステムのプログラムＲＯ
Ｍの代行をするエミュレーション方式では１種類の異な
るＣＰＵに対応可能であるが、開発装置でターゲットシ
ステムのＣＰＵ内のレジスタの内容を監視したり、ＦＬ
ＯＭ以外のメモリ空間の監視、さらにターゲットシステ
ムのプログラム（被試験プログラム）全任意のアドレス
から実行させ、任意のアドレスで停止させるという、デ
ノ（ツクの上で重要な機能を開発装置にもたせることが
できない。

〔発明が解決しようとする間哩点〕

前述したような、ターゲットシステムのプログラムＲ，
ＯＭの機能をプログラム用ランダム・アクセス・メモリ
（ユーザーＲＡＭ）により代行させるヨ従来ノエミュレ
ーンヨン方式開発装置ではターゲットシステムと開発装
置との間のデータの交換は、ターゲットシステムのＣＰ
ＵがユーザーＲＡ　Ｍ　（すなわち、ターゲットシステ
ムのプログラムＲ，ＯＭ）の内容をアクセスするだけで
あって。

開発装置側から、ターゲットシステムのＣＩＰＵレジス
タ、メモリーに書き込みしたり、ターゲットシステムの
ＣＰＵレジスタ、メモリの内容を読みとったりすること
ができない。これでは開発装置の機能としては不十分で
ある。

本発明はこれら従来のマイクロコンピュータ開発装置の
欠点を除去するため、一つの開発装置に僅かのハードウ
ェア、ソフトウェアを登載するだけでターゲットシステ
ムのＣＰＵの種類の違いに対応し、しかも開発装置が持
つべき重要な機能であるターゲットシステムの制御と監
視を可能とするものである。

〔問題点を解決するための手段〕

本発明に係る開発装置の構成は以下に述べる通りである
。

本開発装置はターゲットシステムを動作させるためのプ
ログラム即ち、被試験プログラムを記憶するエリア（ユ
ーザーＲＡＭ）ｋ有する。このユーザーＲＡ　Ｍは本開
発装置に接続されたターゲ。

トンステムを本来のプログラムで動作させるためもので
前項で述べたごと〈従来からあったものである。本開発
装置はこのユーザーＲＡ　Ｍのほかにターゲラ）ＣＰＵ
の制御及びターゲットシステムとデータの送受信を行う
ターゲットモニタＲＯＭエリアを有する。更にこのター
ゲットモニタＲＯＭエリアとユーザーＲＡＭ’ｉコマン
ドの種類に応じて選択的にターゲットシステムのＣＰＵ
に接続する切り替え手段を有する。また、ターゲットシ
ステムとのデータのインプットアウト１７１４行うため
の送信レジスタと受信レジスタとを設け。

前記ターゲットモニタＲＯＭエリア内にはターゲット０
ＰＵｔ制御するためのターゲットモニタプログラムを記
憶するターゲットモニタＲＯＭ用と前記送信レジスタ用
及び前記受信レジスタ用の三つのエリアを有する。ター
ゲットモニタプログラムはターゲラ）ＣＰＵにターゲッ
トＣＰＵの制御及びターゲットシステムとのデータ送受
信を行わせるためのプログラムである。ターゲットシス
テムから開発装置にデータを送る方法はターゲットＣＰ
Ｕがメモリーをアクセスする動作とアクセスするメモリ
ーアドレスの違いにより行なう。本発明の開発装置には
このほかターゲットシステムとのデータの送受信を制御
するための制御手段あるいはコマンドの入力手段、デー
タの表示手段等で構成され、これらは例えばＣＰＵ、モ
ニタＲＯＭ。

ワークＲＡＭ、選択回路、キーボード、（？！ＲＴディ
スプレイ等で構成される。その−例は第１図に示した通
りである。

〔作用〕

本発明の開発装置４からターゲットシステム１側へのデ
ータ送信は制御手段１００が送信レジスタ３１にライト
したデータをターゲットモニタＲＯＭ２１内ターゲツト
モニタプログラムを実行中のターゲットＣＰＵ２が外さ
れたＲ、ＯＭ　３をアクセスするためのアドレスバス１
５及びデータバス１７金利用してリードする。

一方、ターゲットモニタＲＯＭ２１内ターゲットモニタ
プログラムを実行中のターゲットシステム１から開発装
置４へのデータ送信はターゲットＣＰＵ２が送ろうとす
るデータにより異なる２５６種類のアドレスを外された
几ＯＭ３のアドレスバス１５を利用して開発装置４側へ
アクセスする。開発装置４側はこの２５６種類のアドレ
スをデータとして受信レジスタ具に取り込む。受信レジ
スタの内容は制御手段１００によってリードされ開発装
置４はターゲットシステム１からのデータを受信できる
。

なお２５６種類のアドレスはターゲットモニタＲＯＭの
アドレスと一致しないようにする。

以上のように開発装置４とターゲットシステム１間でデ
ータの送受ができ、第９図に示すような開発装置４とダ
ーゲットモニタＲＯＭ２１内ターゲトモニタプログラム
を実行中のターゲットシステム１間で送受するメモリー
ライト５１．メモリーリード５２．リードデータ５３．
スタート５４．　　及びブレークコマンド５５ヲ設け、
各コマンドにメモリーライトコマンド５１は開発装置４
からターゲットシステム１にターゲットシステム１内の
あるアドレスにあるデータをライトせよというコマンド
、メモリーリードコマンド５２は開発装置４からターゲ
ットシステム１にターゲットシステム１内のあるアドレ
スの内容を送り返せというコマンド、リードデータコマ
ンド５３はメモリーリードコマンド５２ヲ受けたターゲ
ットシステム１が開発装置４にメモリーの内容を送り返
すコマンド、スタートコマンド５４は開発装置４からタ
ーゲットシステム１にあるアドレスから被試験プログラ
ムを実行開始せよというコマンド、ブレークコマンド５
５は被試験プログラムが実行終了したということをター
ゲットシステム１から開発装置４に知らせるコマンド。

というような意味を持たせることによって１　開発装置
４側からターゲットシステム１内のレジスタ。

メモリに書き込みを行なう、また、これらレジスタ、メ
モリの内容を読み取ることができ、開発装置４側でター
ゲットシステムを任意のプログラムアドレスから任意の
アドレスまで被試験プログラムを実行させることができ
る。従って開始、停止の時点でのターゲットシステム１
のレジスタ、メモリの内容を知ることができ、ターゲッ
トシステム１のハードウェア、ソフトウェアのデパック
を完全に行なうことができる。また。

本発明では、ターゲットシステム１のＣＰＵの種類が異
なるときには、主にターゲット・モニタ・ＲＯＭの内容
をターゲラ）ＣＰＵの種類によって変更すれば多種のＣ
ＰＵに対応することができる。しかも、上記の制御のた
めに必要とするターゲット・モニタ・ＲＯＭに記憶され
るターゲットモニタプログラムは極めて小規模である。

例えばターゲット・モニタ・Ｒ，ＯＭに必要なメモリの
規模は２５６バイト程度である。したがってターゲット
ＣＰＵの１種類に対応して制作すべきソフトウェアの規
模は小さく、これを収容するノ・−ドウエアＲＯＭのエ
リアも小さい。従って一つの市販のＲＯＭのエリアを用
い、そのエリアを例えば１６分割し２分割した各エリア
を異なるターゲットＣＰＵの各種類に対応させることも
できる。このようにして一つのＲＯＭと簡単な切換手段
によって例えば１６種のターゲ、）ＣＰＵに対応するこ
とができる。

以上のように本発明の特徴はターゲラ）ＣＰＵ２がター
ゲットモニタプログラムを実行することにより、ターゲ
ットシステム内の監視（メモリーのリード、ライト）及
び被試験プログラムの制御（実行の開始、停止）の一部
を行い、送受信レジスタ３４．３１ｉ介して第９図のコ
マンド形式にて監視及び制御情報＝ｉＣＰＵ８と送受し
、開発装置としての機能を実現するところにある。また
、ターゲットモニタＲＯＭ２１内のターゲットモニタプ
ログラムは、メモリーのリード、ライト及び被試験プロ
グラムの開始、停止だけを行なわせているだけなのでタ
ーゲットモニタプログラムは小さいだけでなく、ワーク
用ＲＡＭを使用しないでプログラムを作ることができ、
ＲＯＭだけでＣＰＵ２がプログラムを実行できる。ＲＯ
ＭだけでＣＰＵ２が実行できるということは、ターゲッ
トシステムｌと本開発装置の間のインターフェースはタ
ーゲットシステムから本開発装置ｆ　ＲＯＭとしてアク
セスするインターフェースだけで良いことになる。

なお、第２図は第１図をより詳細に機能の一例を表わし
た図であり、１００は制御手段の中の機能を示すブロッ
ク図でＣＲＴターミナル６から人力されるモニタコマン
ドを判断手段１０１で判断し、１０２から１０８の各モ
ニタコマンド処理手段で処理する。

各モニタコマンド処理手段１０２〜１０８において、ユ
ーザーＲ，ＡＭ又はターゲラ）ＣＰＵ内のメモリーのり
−ド１　ライトをする場合、メモリーリード手段１０９
、及びメモリーライト手段１１０により１　メモリーの
リード、ライトを行なう。メモリーリード手段１０９及
びメモリーライト手段１１０Ｕ、　　リードまたはライ
トするメモリーのアドレスがユーザーＲＡＭ内か、ユー
ザーＲＡ　Ｍ以外かを判断しメモリーのアドレスがユー
ザーＲＡＭ内であればユーザーＲＡＭ＝ｉリードまたは
ライトし、メモリーのアドレスがユーザーＲＡ　Ｍ以外
であれば送信レジスタ３１、及び受信レジスタ３４ヲ介
してターゲットモニタＲＯＭ２１内のターゲットモニタ
プログラムを実行中のターゲットＣＰＵ２とリード、ラ
イトコマンド及びリードデータ（第９図の５１．５２．
５３　）を送受してリードまたはライトを行なう。２１
はターゲットモニタＲＯＭ内のターゲットモニタプログ
ラムを実行中のターゲラ）ＣＰＵ２の機能ブロック図を
表わし、送信レジスタ３１から送られてきたコマンド（
第９図の５１．５２．５４なお、第９図については追っ
て詳細に説明する）をコマンド解析手段１１１により解
析し、メモリーリード手段１１２．メモリーライト手段
１１３．及び被試験プログラム開始手段１１４によりタ
ーゲットシステム内のメモＩＪ−のリード、ライト及び
被試験プログラムの実行開始を行なう。メモリーリード
手段１１２においてはリードしたデータを受信レジスタ
あにライトする。

被試験プログラムが停止した場合は被試験プログラム停
止手段１１５により、ターゲラ）ＣＰＵ２から受信レジ
スタ３４ヲ介してブレークコマンド（第９図の５５）を
送ることにより、開発装置側制御手段１００のＣＰＵに
被試、験プログラムの停止を知らせる。

〔実施例〕

本装置は第３図に示すような構成で使用される。

ｌはエミーレーションの対象となるターゲットシステム
、２はターゲットシステム内のＣＰＵ、３はターゲット
システムのＲＯＭのソケット（第３図の例ではＣＰＵの
上にＲ，ＯＭ’ｉ搭載するようになっているが、Ｒ，Ｏ
ＭがＣＰＵ０外に実装されていても良い）、６０は被試
験プログラムが記憶されているターゲットシステム１の
ＲＯＭソケット３から外したＲＣＨｖｉ、５０はターゲ
ットシステムｌから外したＲＯＭ６０を開発装置にセッ
トするためのＲＯＭノケッ自は本発明の開発装置、５は
ターゲットシステムのＲＯＭソケットに差し込むコネク
タ（プラグ）、６はキーボードとＣＲＴ表示部を持つＣ
ＲＴターミナル、７はＣＲＴターミナル６と開発装置４
間の双方向データ転送を行なうケ第４図は本発明の一実
施例を説明するためのブロック図である。この中で８は
本開発装置全体を制御するＣＰＵ、９は該ＣＰＵ８のア
ドレスバス。

１０はＣＰＵ８のデータバス、１１は０ＰＵ８のモニタ
プログラムを収容するＲ、ＯＭ、１２は同モニタプログ
ラムのワークエリア用ＲＡＭでこの中にはＣＰＵＺ中の
レジスタ状態の記憶エリア等を含む。

１３はＣＲＴターミナル等とデータ送受を行なうシリア
ル入出力；インターフェースでこれらにより。

制御手段１００を構成する。５はＲＯＭチップインコネ
コネクタターゲットシステムのＲＯＭソケット３にそう
人される。１５はターゲットシステムからのアドレスバ
ス、１６ニターゲツトシステム１から２１及びセレクタ
ηへのアドレスバス、１７ハターゲツトシステム１への
データノ・ス２０はバッファ２７゜送信レジスタ３１及
びバッファ４２からバッファ１８へのデータバスである
。

２１はターゲットシステム１のＣＰＵ２をモニタするた
めのモニタプログラム（前記モニタＲＯＭｌｌのモニタ
プログラムとは異る）を記憶するＲＯＭ（以下このプロ
グラムをターゲット・モニタ・プログラム、ＲＯＭ自体
をターゲット・モニタ・ＲＯＭと称す）でこのターゲッ
トモニタプログラムのフローチャートの一例を第１０図
に示す。２２はターゲットシステム１のＲＯＭに対応す
る空間（エリア）を置き替えるためのＲＡＭ（以下ユー
ザＲＡＭと称す）である。

なお、第７図はターゲラ）ＣＰＵ２にこのユーザーＲ，
Ａ　Ｍ　２２内の被試験プログラムを実行開始またに実
行停止させる場合に関係する部分のターゲット・モニタ
・ＲＯＭ２１とユーザーＲＡ　Ｍ　２２の内容を示した
図である。同図において、左列に示される４ケタの符号
が各メモリのアドレスを示し。

右列の枠内がそのアドレスの内容である。また。

第５図はターゲットシステム１から見たターゲット・モ
ニタ・Ｒ，ＯＭ２１及びユーザＲＡＭ２２のメモリーマ
ツプである。ここでターゲットＲＯＭエリアはターゲッ
トシステムから抜いたＲＯＭのエリアであり、ターゲッ
トシステム１側から見ればこのエリアにユーザーＲＡＭ
エリアとターゲットモニタＲＯＭエリアが２重に配置さ
れたこととなる。

この２重に配置されるエリアはターゲットシステムに対
して、ユーザーＲＡ　Ｍエリアか、ターゲット・モニタ
・・ＲＯＭ：ｒ−Ｌリアのどちらか一方を接続する。前
に説明したようにユーザーＲＡＭエリアはターゲットＲ
ＯＭエリアをＲＡＭに置き替えるためのエリアであり、
ターゲットシステムを動作させるための被試験プログラ
ムを記憶する。このプログラムが本装置ｔ使って試験（
デバッグ）される。このエリアは上記プログラムでター
ゲットシステムを動作させるときだけターゲットシステ
ムに接続される。それ以外はターゲットモニタＲ，０Ｍ
２１がターゲットシステムに接続されている。ターゲッ
トモニタＲ，ＯＭエリアは第９図に示したコマンドをタ
ーゲットシステムのＣＰＵ２に実行させるためのターゲ
ットモニタニブログラムを記憶するターゲットモニタＲ
ＯＭと第９図に示したコマンド１ｃＰＵ２が送受するた
めのレジスタを含んでいる。

第４図にもどり、２３ばＣＰＵ８のアドレスバス９、と
ターゲットシステム１のアドレスバス１９ヲ切９替える
ためのセレクタ、２４ハユーザーＲＡ　Ｍｇ２のアドレ
スバス、２５はユーザーＲＡ　Ｍ　２２のデータバス、
２６はＣＰＵ８がユーザーＲＡ　Ｍ　２２金リードまた
はライトするための双方向パスバッファ。

２７はターゲットシステムがユーザー几ＡＭ２２’ｉリ
ードするためのバッファ、２８はターゲット・モニタ・
、ＲＯＭ　２１のアドレス空間ヲ１６分割し、その１つ
をえらぶことかできるようにするためのディップスイッ
チである。２９はターゲット・モニタ・ＲＯＭ　２１の
上位４ビツトのアドレスバス、　３０はＣＰＵ８がディ
ップスイッチ２８の状態及び後記の送信レジスタ３１と
同じく後記の受信レジスタ３４の状態をリードするため
のバッファである。送信レジスタ３１は０ＰＵ８からタ
ーゲットＣＰＵ２にデータを送信するためのレジスタ（
送信レジスタ）、３２はターゲラ）Ｃ！ＰＵ２からのデ
ータをＣＰＵ８で受信するためのターゲット・モニタ・
ＲＯＭ２１のエリア内の任意の２５６バイトエリアを選
択決定するためのレジスタ、３３ハレジスタ３２の出力
とターゲット側アドレスバス１９の上位アドレスとの比
較回路であり、一致したとき受言レジスタ３４にラッチ
信号を出力する。具はターゲットＣＰＵ２からＣＰＵ８
に送信されたデータをＣＰＵ８が受信するためのレジス
タ（受信レジスタ）で、アドレスバス１９の下位８ビツ
ト’ｔラツチする。

３５はターゲットシステム１がアクセスするメモリをタ
ーゲット・モニタ・ＲＯＭ２１からユーザーＲＡ　Ｍ　
２２へ切り替え、またはその逆に切り替えるタイミング
（タイミングはアドレスであり、どのアドレスを実行す
るかにより切り替える。）を記憶するレジスタ、３６は
レジスタ３５に記憶しているアドレスとアドレスバス１
９に現われるアドレスとの比較を行なう比較回路で１両
アドレスが一致したとき、一致信号を後記３７として出
力する。このとき、前述の如く、ターゲット・モニタ・
ＲＯＭ２１とユーザーＲＡ　Ｍ　２２が切替わる。３７
はターゲラ）ＣＰＵ２がアクセスするメモリ全ユーザー
Ｒ，ＡＭ２２にするかターゲット・モニタ・ＲＯＭ２１
にするかを指示する切り替え要求信号を出力する腺であ
る。３８は例えばフリップフロップ回路等の二安定回路
で、上記メモリ切換え要求信号３７によって状態を反転
記憶するとともにその選択状態を出力する。この出力Ｑ
により、セレクタ２３の切替（ＣＰＵ８，０ＰＵ２）、
ＲＡＭ２２又はＲ，ＯＭ　２１を選択する。３９はター
ゲットＣＰＵ２が受信レジスタ３４と送信レジスタ３１
の状態ヲリードするためのアドレスと送信レジスタのデ
ータをリードするためのアドレスを記憶するレジスタで
ある。

なお、第８図は前述のレジスタ３５．３９．３２の自答
全図示したもので、前述のようにレジスタ３５はターゲ
ットシステムに与えるエリアをターゲットモニタ几０Ｍ
２１からユーザーＲＡＭ２２にまたその逆に切り替える
ための２°から２１３までの１４ピツトで表わされるア
ドレス値を記憶する。（２１４と２１５ビツトは記憶し
なくても良い。）図示の例ではターゲットシステム１側
からＦＦＥＢ番地が出力されたときにＲＯＭ２１　、　
　ＲＡ　Ｍ２２の切り替えが行なわれることを示してい
る。レジスタ３９は送信レジスタ３１トバツフア４２（
バッファ４２は受信レジスタ３４と、送信レジスタ３１
のフル又はエンプティの状態を記憶している）をＣＰＵ
２がリードするための２１から２１３−！での１３ピツ
トのアドレス値を記憶する。レジスタ３２は受信レジス
タ３４にＣＰＵ２がライトするための上位側２８から２
１３ビツトまでの６ピツトのアドレス値全記憶する。４
０は前記レジスタ３９の出力とアドレスバス１９の下位
１ビットヲ除くアドレスを比較する比較回路、４１は比
較回路４０から一致信号を出力しているとき、アドレス
バス１９に現われるアドレスの最下位ビラトラデコード
する。４２は受信レジスタ討と送信レジスタ３１のバッ
ファで、これらレジスタのフル又はエンプティ状態をタ
ーゲラ）ＣＰＵ２がリードするためのバッファである。

４３はターゲラ）ＣＰＵ２がユーザーＲＡＭ２２に従っ
て実行しているとき、受信レジスタ３４．送信レジスタ
３１及びバッファ４２をアクセスできないようにするた
めのゲートである。

以下この動作について説明する。本発明の一実施例であ
る開発装置４の電源に入れたとき、フリップフロップ回
路３８はターゲット・モニタ・ＲＯＭ　２１ｆ：選択す
る。ターゲラ）ＣＰＵ２はターゲット・モニタ・ＲＯＭ
２１　ｆリードして走る。（第１０図参照）このときユ
ーザーＲＡ　Ｍ　２２はターゲットＣＰＵ２からアクセ
スすることはできず、　　ＣＰＵ５側にセレクタ２３に
よって接続されている。同時にＲ，ＯＭソケット５０に
セットされた被試験プログラムが記憶されたＲ、　Ｏｈ
ｉ　６０の内容がユーザーＲＡＭ２２に書き込まれる。

また、ターゲットモニタＲＯＭ２１には前もって。

ターゲットシステムのＣＰＵ２の機種に応じたターゲッ
トモニタプログラムが記憶されている。

本発明の最も特徴的な動作すなわち、ＣＰＵ８とＣＰＵ
２の間のデータ送受信は次のように行なわれる。ＣＰＵ
２はターゲットモニタｇｏＭ２１１実行スタート時点で
は第１０図に示す如＜、ＣＰＵ８側からのコマンド待ち
状態となっており、このときデータの送受信を行なう。

まず、０ＰＵ８からＣＰＵ２に１バイトのデータを送る
ときはＣＲＴターミナル６からの指示に基づき０ＰＵ８
が送信レジスタ３１に１バイトのデータをライトする。

送信レジスタ３１にデータがライトされると送検レジス
タ３１はレジスタフル状態になる。また、レジスタ３９
には送信レジスタ３１をリードするためのアドレスがラ
イトされている。

一方、ＣＰＵ２（このとき、ＣＰＵ２はターゲット・モ
ニタ・プログラムラ実行している）は、このときターゲ
ット・モニタ・プログラムにしたがい送信レジスタの情
報を入力するべく送信レジスタ３１の状態に示すバッフ
ァ４２をリードする。

更に詳しく説明すれば０ＰＵ２がバッファ４２及び送信
レジスタ３１をリードするということは、ターゲット・
モニタ・プログラムで働いているＣ！ＰＵ２２よりアド
レスバス１９にバッファ４２または送信レジスタ３１ヲ
リードするためのアドレスが出力される。

このアドレスの下位１ピッｌ−に除くアドレスと梼−レ
ジスタ３９の出力（レジス タ３９の内容は第８図参照）とが比較回路４ｏによって
比較され、一致しているときアドレスバス１９の最下位
ビットがデコーダ４１によってテコードされバッファ４
２または送信レジスタ３１の内容がデータバス２０に出
力され、このデータバス２ｏをＣＰＵ２がリードすると
いうことである。

ＣＰＵ２Ｖｉバ、ノア４２全リードして送信レジスタ３
１　カフ　ル状態である場合は、送信レジスタ３１’ｉ
＋、１−ドする。ＣＰＵ２が送信レジスタ３１ヲリード
すると送信レジスタ３１の状態はエンプティー状態トな
る。次に、０ＰＵ８はバッファ３ｏヲ介して送信レジス
タ３１の状態を知ることができ、送信レジスタ３１がフ
ル状態のときに次のデータを送信レジスタ３１にライト
する場合はエンプティ状態になるまで待ってからライト
する。

ＣＰＵ２からＣＰＵ５に１バイトのデータを送るトキは
０ＰＵ２が受信レジスタ３４に１バイトのデータをライ
トすることにより行なわれる。詳細に説明すればＣＰＵ
２が受信レジスタＭにデータをライトするということは
０ＰＵ２がターゲット・モニタ・プログラムの指示に従
いレジスタ３２（レジスタ３２の内容は第８図参照）に
よって決められる；ターゲット・モニタ・ＲＯＭ２１の
エリア内の２５６バイトエリアのうちの１バイト’６リ
ードすることによって行なう。ＣＰＵ２が受信レジスタ
３４にライトするデータの内容はＣＰＵ２が上記ターゲ
ット・モニタ・ＲＯＭ２１エリア内の２５６バイトエリ
アの中のどこ全リードするかによって決まる。

すなわち、２５６バイトエリア内の最小アドレスをリー
ドすれば１６進数で００という値を、その次のアドレス
ｔ　ＩＪ−ドすれば１６進数で０１という値を・・・・
・・２５６バイトエリア内の最大アドレスをリードすれ
ば１６進数でＦＦという値を受信レジスタ３４にライで
あるが受信レジスタは下位８ビツトであるのでこのよう
になる。これを、１屓に説明すると、レジスタ３２には
ターゲット・モニタ・Ｒ，ＯＭ２１のエリアの任意のア
ドレスがライトされている。０ＰＵ２Ｕターゲツト・モ
ニタ・ＲＯＭ　２１エリア内の２５６バイトエリアをリ
ードする。このリードアドレスがアドレスバス１９に出
力されアドレスバス１９の上位側アドレスとあらかじめ
０ＰＵ８により設定されているレジスタ３２の出力（ア
ドレス）とが比較回路３３によって比較される。これが
一致すると、比較回路３３からゲー）　４３　ｋ　、１
１白し一致信号が出力される。この一致信号によって、
アドレスバス１９の下位アドレス８ビツトが受信レジス
タ３４にラッチされる。（ＥＰＵ８は受信レジスタ３４
の内容を読み取り、　　ＣＰＵ２からＣＰＵ８へのデー
タ送信は終る。

このようにして、０ＰＵ２がリード動作することで受信
レジスタにデータをライトするということが可能となる
。なお、ＣＰＵ２はターゲットＲＯＭエリアに対してＲ
ＯＭに対するインターフェース信号しか用意していない
のが普通であるからユーザーＲＡ　Ｍ　２２のエリアに
対してライトすることはできない。ＣＰＵ２が受信レジ
スタ３４にデータをライトすると受信レジスタ３４がレ
ジスタフル状態になる。０ＰＵ８はバッファ３０を介し
て受信レジスタ３４のレジスタフルまたはエンプティー
状態を知ることができる。受信レジスタあがフルのとき
ＣＰＵ８が受信レジスタ３４をリードすると、受信レジ
スタ３４はエンプティ状態になる。ＣＰＵ２はバッファ
４２全介して受信レジスタ３４のフルまたはエンプティ
ー状態を知ることができ、受信レジスタ３４がフル状態
のときに次のデータを受信レジスタにライトする場合は
エンプティー状態になるまで待ってからライトする。

次に本発明の主要な動作すなわち、リードコマンド、ラ
イトコマンドについて、説明する。

初めに、操作者はＣＲＴターミナル６を操作し。

必要とするモニタコマンドを入力する。

Ｃ！ＰＵ８はモニタＲＯＭ１１’ｅアクセスしシリアル
入出力装置１３ヲ介してＣＲＴターミナル６からのター
ゲットシステムに対するモニタコマンドを受取る。ＣＰ
Ｕ８はこれによりモニタ処理を実行する。

例えば上記コマンドがメモリライトであった場合は次の
ようになる。まずＣＰＵ８はライトするアドレスがどこ
のメモリエリアであるかを判断する。

例えばライトするメモリのアドレスがターゲツトシステ
ムのＲＯＭエリアであったときは、ＣＰＵ８はそのアド
レスに相当するユーザー几ＡＭ２２のエリアにデータを
書き込む。ＣＰＵ８はライトするアドレスがそれ以外す
なわち、ターゲットシステム１内の他のＲＡＭであった
ときは、送信レジスタ３１を介してターゲット・モニタ
・ＲＯＭ２１ｉ実行中のターゲット０ＰＵ２にライトコ
マンド５１を送出する。０ＰＵ８とＣＰＵ２と間のデー
タ送受信は先に述べた通りである。

このライトコマンドの形式を含むコマンド形式を第９図
に示す。

ここで、第９図は０ＰＵ８とデータ、）ＣＰＵ２とのデ
ータ送受形式を示す図であって、５１はメモリーライト
、５２はメモリーリード、５３はリードデータ、５４は
スター）、５５Ｕブレークのそれぞれコマンドである。

メモリーライト５１．メモリーリード５２及びスタート
５４のコマンドはＣＰＵ８からＣＰＵ２に送信レジスタ
３１ヲ介して送られ１　リードデータ及びブレーク５５
のコマンドはＣＰＵ２からＣＰＵ８へ受信レジスタ３４
ヲ介して送られる。本コマンドの送受は０ＰＵ２がター
ゲットモニタＲＯＭで動作しているとき１行なわれる。

なおターゲ、トモニタＲＯＭ１′ｌ：本コマンドを処理
するためのプログラムを記憶している。また、このコマ
ンドはモニタコマンドとは異なる。ライトコマンド５１
を受信したターゲットＣＰＵ２は指定されたアドレス（
このアドレスは前述のように、ユーザーＲＡＭ２２すな
わち、プログラムＲＯＭ以外のアドレスである。）に操
作者がＣＲＴターミナル６で指定したデータを書き込む
。モニタコマンドがメモリリードであった場合は次のよ
うになる。まず。

リードするターゲットシステム１内のメモリのアドレス
がターゲツトシステムのＲＯＭエリアすなわち、ユーザ
ーＦＬＡＭ２２内であった場合ＣＰＵ８ｉｄ７ドレスバ
ス９．セレクタ２３を経由し、そのアドレスに相当する
ユーザーＲＡ　Ｍ　２２から当該データをバッファ２６
ヲ経由してリードする。リードするアドレスがそれ以外
のアドレスであったときＣＰＵ８はデータバス１０．送
信レジスタ３１．バス２０゜バッファ１８を介してター
ゲットＣＰＵ２にリードコマンド５２（第９図参照）を
送出する。リードコマンド５２ヲ受信したデータ、）Ｃ
ＰＵ２はそのアドレスの内容全リードし、１バイト（８
ビツト）のリードデータ５３（第９図）全バッファ１６
．受信レジスタ３４等を介してＣＰＵ８に送出する。Ｃ
ＰＵ８は受信レジスタ３４ヲリードしメモリの内容を知
る。このメモリの内容は必要に応じて、ＣＲＴターミナ
ル６上に表示することができる。従って。

（、ＲＴターミナル６から入力したコマンドにメモリデ
ィスプレイ等のコマンドがあったときはこのリードデー
タ５３（第４図）のリードデータｄｄ（８ビット）がＣ
ＲＴターミナルに表示される。

なお、デーゲ、　トＣＰＵ２の内部レジスタの表示及び
書き替えの操作がＣＦＬＴターミナル６から行なわれた
とき、ＣＰＵ８はモニタワークＲＡＭ１２の中に設けた
ターゲットＣＰＵ２のレジスタ状態傘記憶エリアの内容
を表示又は書き替えを行なう。しかし、このときには実
際のターゲットＣＰＵ２のレジスタは変更されない。

つぎに、ターゲットＣＰＵ２に任意のアドレスから被試
験プログラム全実行させるような操作がＯＲ，Ｔイーミ
ナル６から行われたときは次のようになる。なお、以下
の説明は一例として、第６図に示すような、ＯＣＲ，Ａ
、Ｂ、ＩＸ、ＰＣ及びＳＰレジスタを有するＣＰＵを一
例とする。以下の説明に関連する第６図、第７図、第１
１図について説明する。

第６図はＣＰＵ内レジスタの一例を図示したものであり
、コンディション・コード・レジスタをＯＣＲ，アキュ
ムレータレジスタヲＡ、セコンドアキュムレータレジス
タｉＢとして、それぞれ８ヒットインア、クスレジスタ
ｉｄ　Ｉ　Ｘ、　　プログラムカウンタはＰＣ，スタッ
クポインタはＳＰで表わし、それぞれ１６ビツトのレジ
スタである。

第１１図は当該ＣＰＵにおけるＣＰＵ内レジスタのスタ
ック退避図であり、ひとつの枠内Ｈｌバイトのメモリー
を示し、その左にアドレスを示す。

このＣＰＵは未定義オペレーションコードン３２９時Ｏ
ＰＵ内ｍｖジｘ夕ＰＣ，ＩＸ、Ｂ、Ａ、　　及びＣＣ几
レジスタをＳＰレジスタが示すアドレスからマイナス内
方のアドレスに７バイト退避し、ＳＰレジスタを７減算
する。また、　　Ｒ，ＴＩ（リターンインターラブド）
命令の実行動作はＳＰレジスタが示すアドレス＋１から
＋７の７バイトをＣＰＵ内ｖシｘタＯＣＲ，Ａ、　Ｂ、
　ＩＸ、　ＰＣＶＣ取す込ミＳＰ　レジスタを７加算す
るものとする。

第７図は前述のようにターゲット０ＰＵ２にユーザー几
ＡＭ内の被試験プログラムを実行開始または実行停止さ
せる場合に関係するターゲットモニタＲＯＭ２１とユー
ザーＲ，ＡＭ２２の内容を示した図である。ひとつの枠
は１バイトのメモリー全示しこの枠の中は１バイトのメ
モリーの内容を示す。

マタ枠の左にはメモリーのアドレスを示す。７１はＲＴ
Ｉ命令、７６はＪＭＰ（ジャンプ）命令のオペレーショ
ンコード、　７４．７５はＪＭＰオペレーションコード
７６に付随する２バイトのジャンプ先アドレスでこのア
ドレスはターゲットモニタｇｏｈｔ２ｉ内の被試験プロ
グラムの停止処理を行なう処理ルーチンの先頭アドレス
となる。７２．７３は、未定義オペレーションコードフ
ェッチ時の２バイトのトラップベクタ（飛び先アドレス
）几Ｔ１命令７１とＪＭＰ命令７６はターゲットシステ
ムに接続するエリアをターゲットモニタＲＯＭ　２１か
らユーザーＲＡＭ２２に、また、その逆に切り替えるた
めのアト順にターゲットシステム１のメモリ（？−−ザ
ーＲＡ　Ｍ　２２ではない）に先に説明したライトコマ
ンドを使用する手順で書き込む。（第１１図参照）この
ときのＰＣレジスタは前述のようにＣＩＲＴターミナル
６から入力された任意に指定された被試験プログラムの
実行開始アドレスである。次にＣＰＵ８は送信レジスタ
３１ヲ介してターゲラ）ＣＰＵ２にスタートコマンド５
４（第９図）？送出する。スタートコマンド５４を受信
したターゲットＣＰＵ２はスタートコマンドで指定され
る値をＣＰＵ２のＳＰレジスタにセットした後、ＣＰＵ
２はレジスタ３５にセットされている（直のアドレスす
なわち。

ＦＦＥＢにジャンプする。このとき、ジャンプ先のアド
レスＦＦＥＢは第７図のようにターゲット・モニタ・Ｒ
ＯＭ２１内を示しており、そこに第７図のように几ＴＩ
命令７１が書き込まれている。ターゲラ）ＣＰＵ２がＲ
ＴＩ命令７１ヲフエッチすると。

レジスタ３５からのアドレスとＣＰＵ２がらのアドレス
が一致するため、比較回路３６からターゲット・モニタ
・ＲＯＭ２１．ユーザーＲＡ　Ｍ　２２の切り替え要求
信号３７が出力される。この切り替え要求信号３７によ
りフリップフロップ３８の出方が反転し。

この反転出力はセレクタ２３全ＣＰＵ８側がらＣＰＵ２
側へ切り替え、バッファ２６を禁止、バッファ２フ全有
効とし、更にターゲットモニタＲＯＭ２１（７）出力を
停止する。そして、ターゲットＣＰＵ２がアクセスする
メモリはユーザーＲＡ　Ｍ　２２に切り替わる。次にタ
ーゲットＣＰＵ２がＲＴＩ命令７１（第７図）を実行す
ると、ＣＰＵ２同において。

ＳＰレジスタの示すエリアからＯＣＲ，Ａ、　　Ｂ。

ＩＸ、ＰＣレジスタのデータを０ＰＵ２に取り込み、そ
のあとＰＣレジスタが示すアドレスにジャンプする。前
述のようにＰＣレジスタは、任意に指示されたプログラ
ムの実行アドレスである。したがって以上の手順により
任意の値をターゲットＣＰＵ２のレジスタにセットし、
任意のプログラムアドレスから実行を開始する。

次にタープ、　トＣＰＵ２の実行を途中で停止（ブレー
ク）させる場合の手順について説明する。

ターゲットＣＰＵ２のプログラム実行全途中でブー−）
に０ＰＵ２ ＲＡ　Ｍ　２２のオペレーションコードトラップベクタ
７２、７３　（第７図）にはレジスタ３５にセットされ
ているアドレスすなわち、ＦＦＥＢを上位、下位８ピツ
トづつ２つに分は書き込んでおく。また、このアドレス
の内容７６（第７図）にはＪ　Ｕ　Ｍ　Ｐ命令のオペレ
ーションコードを書き込んでおく。未定義命令、トラッ
プペクタ及びＪＵＭＰオペレーションコードの書き込み
方法は先に説明したメモリライト手順によって行なう。

次にターゲ、トＣＰツチすると、　　ＣＰＵ２の内部レ
ジスタをＳＰレジスタで示されるＣＰＵ２のＲＡ　Ｍ内
のスタックに退避したあと、ユーザーＲＡＭ２２のトラ
ップペクタ７２．７３の指すアドレスにジャンプする。

ジャンプ先のアドレスＦＦＥＢＯ内ｇｋリードするとレ
ジスタ３５のアドレスＦＦＥＢと一致し、比較回路３６
よりターゲット・モニタ・Ｆｔ、０Ｍ２１．　　ユーザ
ーＫＡＭ２２切り替え信号が出力され、フリップフロッ
プ３８が反転し、ターゲラ）ＣＰＵ２のアクセスするメ
モリはユーザーＲＡＭ２２からターゲット・モニタ・Ｒ
ＯＭ２１に切り替わる。ＣＰＵ２がリードした内容Ｕ　
Ｊ　Ｕ　Ｍ　Ｐのオペレーションコードであるから、タ
ーゲラ）ＣＰＵ２は次に２バイトのジャンプアドレスを
リードする。このジャンプアドレスはターゲットモニタ
Ｒ，０Ｍ２１の中のレジスタ３５にセットされているア
ドレス＋１と＋２の中にＪＵ　Ｍ　Ｐ先７４．７５（第
７図）が書き込んである。このジャンプ先はターゲット
・モニタ・几０Ｍ２１内のブレーク処理の先頭アドレス
である。ブレーク処理はそのときのタープ、）ＣＰＵ２
のＳＰレジスタの内容を読み取り、受信レジスタ３４ヲ
介してＣＰＵ８にブレークコマンド５５ヲ送出する。

ブレークコマンド５５は先に説明したように第９図に示
すような形式となっている。

ブレークコマンドを受信したＣＰＵ８はブレークコマン
ド５５内のアドレス値から＋６までの７バイトの内容を
先に示したメモＩＪ　ＩＪ−ド手順に従ってリードし、
ワーク几ＡＭ１２内に設けたＣＰＵレジスタ状態記憶エ
リアに記憶し、ＳＰレジスタにはブレークマント内アド
レスに＋７加算した値を記憶する。上記の手順により０
ＰＵ８はターゲット０ＰＵ２がプログラムを途中で停止
したときのるＣＰＵが変わっても同一・・−ドウエアと
若干のソフトウェアの変更で数多くのＣＰＵに対応可能
でかつＣＰＵの内部レジスタのモニタ及び任意アドレス
からの実行及び任意アドレスでの停止が可能となる。ま
た従来のＲＯ？’ｖｌに置き替えるだけの方式では不可
能であったターゲラトンステムの全メモリー空間のリー
ド／ライトが可能である等。

非常に優れた効果を有する。

【図面の簡単な説明】

第１図は本発明を示すブロック図、第２図は本発明の機
能を示すブロック図、第３図は本発明装置の使用状態の
斜視図、第４図は本発明の一実施例を示すブロック図、
第５図は本発明を説明するためのメモリマツプを示す図
、第６図は本発明の一実施例におけるＣＰＵの内部レジ
スタを示す図。 第７図は本発明の一実施例におけるメモリの内容を示す
図、第８図は本発明の一実施例におけるレジスタの内容
を示す図、第９図は本発明の一実施例におけるコマンド
説明図、第１０図は本発明の一実施例におけるターゲッ
ト・モニタ・プログラムの一例を示すフローチャート、
第１１図は本発明の一実施例におけるＣＰＵ内部レジス
タのスタック退避を示す図。 １：ターゲットシステム、２：ターゲットシステムのＣ
ＰＵ、３：ターゲットシステムのＲＯＭ。 ４：開発装置、５：コネクタ、６：ＣＲＴターミナル、
１００：制御手段、２１：ターゲット・モニタ・ＲＯＭ
、２２：ユーザーＲＡＭ、３１：送信レジスタ。 ３４：受信レジスタ、　３２．３５．　３９：レジスタ
、２６゜３３、４０　：比較回路。 第１図 し−＋　　　　　　＋＋＋＋−＋−−Ｊ第３図 ３′ 第５図 第６図　　　　　第１１図 第７図 第８図 ＬＶ２７６ヨ逆ト” 第９図

Claims (1)

【特許請求の範囲】
1. マイクロプロセッサを有するターゲットシステムを動作
   させるための被試験プログラムを記憶するエリアと、前
   記ターゲットシステムのマイクロプロセッサの制御及び
   ターゲットシステムとのデータの送受信を行うレジスタ
   用のエリアと前記ターゲットシステムからのデータ送出
   をターゲットマイクロプセッサがメモリーをアクセスす
   る動作とアクセスするメモリーアドレスの違いにより行
   うようターゲットマイクロプロセッサを制御するターゲ
   ットモニタプログラム及びそのエリアより成るターゲッ
   トモニタエリアと、前記ターゲットモニタエリアと前記
   被試験プログラムを記憶したエリアをコマンドの種類に
   応じて選択的にターゲットシステムのマイクロプロセッ
   サに接続する手段と、前記ターゲットシステムとのデー
   タのインプットアウトプットを行うための送信レジスタ
   と受信レジスタとを有することを特徴とするマイクロコ
   ンピュータ応用機器の開発装置。