JPS59167766A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデータ処理装置における記憶装置のメモリアク
セス方式に関し、特にメモリアクセスバスを動的に切替
えるように構成したメモリアクセス方式の改良に関する
。

（従来技術） 従来、複数個のデータ処理装置により共有式れた記憶装
置は、第１図に示すように複数個のデータ処理装置と共
にバスに接続されていた。すなわち、第１図において第
１〜第３のデータ処理装置１．４．５からそね、それの
データ処理装置へのアクセスパス６，８．９と、バス３
　ト、　記憶装置２へのアクセスパス７とを経由して記
憶装置２がアクセスされていた。しかし、第１のデータ
処理装置１が記憶装置２に格納されていた命令を実行し
、他の第２および第３のデータ処理装置４，５を制御す
る場合には、記憶装置２に対するアクセス回数のうち第
１のデータ処理装置１によるアクセス回数が大半を占め
るようになり、バス３を介して行うアクセスに要する時
間が長くなってしまうという欠点があった。

一方、第１図のメモリアクセス方式を改良した第２図の
方式では、データ処理装置１から記憶装置２へのアクセ
スはバス３を介さずに直接バス１０から行い、他の第２
および第３のデータ処理装置４，５からはバス３を介し
て行うことができる。このように、アクセスバス８，９
，１１と直接パヌ１０とを使用して記憶装置２をアクセ
スすることにより、第１のデータ処理装置１から記憶装
置２へのアクセスを高速にすることができる。

しかし、第２図のシステム構成において、システムの機
能試験を行うときには、データ処理装置１が記憶装＠２
に格納しである試験プログラムを実行し、小さい範囲か
ら除々に大きい範囲までを試験する方法が最善である。

すなわち、データ処理装置１および記憶装置２の試験か
らノくス３の試験を行い、続いて第２および第３のデー
タ処理装置４．５の順で試験を行う方法が最善の方法で
ある。

しかし、アクセスパス１１から記憶装置２へのアクセス
を行うという第１のデータ処理装置１の試験が第２およ
び第３のデータ処理装＠４，５と使用しなければならな
いという欠点を有していたつ（発明の目的） 本発明の目的は、第１の種類のデータ処理装置からのア
クセスパスと、バスと、第１の種類のデータ処理装置へ
のアクセスパスとを使用して記憶装置をアクセスする手
段を有し、第２の種類のデータ処理装置を使用しなくて
も第２の種類のデータ処理装置から記憶装置へ通ずるア
クセスノ（スを単独に試験できるようにして上記欠点を
除去し、試験法を簡略したメモ）ンアクセス方式を提供
することである。

（発明の構成） 本発明によるメモリアクセス方式は第１および第２の種
類のデータ処理装置と、バスと、記憶装置とを具備して
実現したものである。

第１の種類のデータ処理装置は直接アクセスを行うだめ
の第１のバスと１間接アクセスを行うための第２ｑパス
とを備えていて、第２の種類のデータ処理装置に対して
コマンドを送出してこれを制御するためのものである。

第２の種類のデータ処理装置は１台以上から成立ち、そ
れぞれバスに接続してあって、第１の種類のデータ処理
装置により制御されている。

バスＵ第１および第２の押部のデータ処理装置を共通接
続するだめのものである。

記憶装置げプロダラムやデ７夕などを格納し、第１の種
類のデータ処理装置からバスを介芒ずに第１のバスによ
りアクセスされ、第２の種類のデータ処理装置からバス
を介して第１および第２のバスによりアクセスされるも
のである。

本発明によるメモリアクセス方式では、記憶装置に対し
て第１のバスにより接続した第２の種類のデータ処理装
置により実行される命令により、これに接続する命令が
データの読串し、ならびに書込みのために記憶装置をア
クセスする場合には、バスを介さずに記憶装置をアクセ
スするために第１のバスからバスを介して記憶装置をア
クセスするだめの第２のバスに対して、後続命令の実行
期間中のみに切替ることかできるように構成したもので
ある。　　　　　　・、 （実施例） 次に本発明について図面を参照して詳、１＋１１１に説
明する。

第３図において、記惰装＠２に接続された第１の種類デ
ータ処理装置Ｉ　Ｉ−ｉデータ制御機能と演算機能とを
実行するためのプロセサ部２０と、プロセサ部２０から
の行先情報を受伺り、コマンドの行先が記憶装置２であ
るか、あるいはバス３を介して他の装置に送出されるも
のであるかを判断するだめのコマンド解読部２１と、バ
ス３を介して他の装置をアクセスするだめの能動ボー１
−２４と。

他の装置からバス３を介してアクセスされる受動ポート
２５と、記憶装置２をアクセスするためのメモリポート
２３と、プロセサ部２０からと受動ホー　）　２５から
との記憶装置２へのアクセスに対して優先度を与え、メ
モリポート２３をアクセスするための優先度回路部２２
とから構成さＪｔでいる。

上記の構成の第１の種類のデータ処理装置１では記憶装
置２に対する命令のフェッチ、データの読出しや書込み
などの場合に、プロセサ部２０よ漫受けとる行先情報が
記憶装置２のものであることを判別し、コマンド解読部
２１と、優先度回路部２２と、メモリポート２３とを介
して記憶装置２をアクセスする。寸だ、記憶装置２以外
へのアクセス、例えば第２の種類のデータ処理装置４に
対する制御コマンドアクセスは、コマンド解読部２１で
行先情報が記憶装＠２のものではないことを判別し、プ
ロセサ部２０より第２のデータ処理装置４に個有の行先
表示情報を受付け、コマンドと行先表示とを能動ボート
２４を介してバス３へ送出し、これによってアクセスす
る。これにより行先表示にしたがってバス３から第２の
種類のデータ処理装置４へ上記コマンドをわたす。また
、第２の種類のデータ処理装置４から記憶装置２へのメ
モリ読出しアクセスが送出された場合には、バス３を介
してメモリデータの返送表示情報とコマンドとを第２の
種類のデータ処理装置４の受動ボート２５へわたす。上
記コマンドにより優先度回路部２２゛・、メモリポート
２３とを介して記憶装置２がアクセスされ、読出された
データはメモリポート２３と、Ｅｌ先度回路部２．２と
、受動ボート２５とを介して上記返送表示情報と共に・
くス３へわたされる。そこで、バス３は返送表示情報に
したがってデータをデータ処理装置４へわたす。

上記の動作に対して、第１０種ａのデータ処理装置１を
含むシステムの機能試験は、第１の種類のデータ処理装
置１により記憶装置２に格納しである機能試験プログラ
ムを実行し、小さい範囲から大きい範囲に至るまでを試
験する方法が最善である。すなわち、第１の種Ｍのデー
タ処理装置１および記憶装置２の試験がら始まり、次に
バス３、バス３に接続された第２の種類のデータ処理装
置４の順で試験を行う方法が最善の方法である。

しかし、第１の種類のデータ処理装置１の機能試験のう
ち、受動ポート２５の試験と優先度回路部２２との試験
とけ第２の種類のデータ処理装置４およびバス３を動作
させないと試験できないので、第１の種類のデータ処理
装Ｒ１の受動ボート２５と優先度回路部２２とを除く部
分の試験が終了した後、未試験のバス３と第２の種類の
データ処理装置４とを使用し、受動ポート２５と優先度
回路部２２とを試験するという大きな範囲の試験を一度
に実施しなければならなくなる。

第４図は、第３図に示したコマンド解読部２１の詳細な
ブロック図である。第４図において、５０はコマンドの
ルートであシ、プロセサ部２ｏよυ能動ボート２４と優
先度回路部２２とに対してコマンドをわたすためのもの
であり、５１は行先情報のルートであり、プロセサ部２
ｏより能動ボルト２４と行先デコーダ４１とに対して行
先情報をわたすためのものである。行先情報が記憶装＄
２へのアクセス情報である場合に限って行先デコーダ４
１はその出力端子４５の出力を論理値１にする牟めのデ
コーダである。本発明によらない場合には、コマンド解
読部２１の内部にテストモードフリップフロップ４２と
、テストＮＡＮＤ回路４３とが存在せず、ＡＮＤ／ＮＡ
ＮＤ回路４４に対する入力は行先デコーダ４１の出力端
子４５上の信号のみとなる。そこで、行先デコーダ４１
の出力端子４５上の信号が論理値１である、このため、
優先度回路部２２へのアクセス信号線５ｏ上のアクセス
信号が論理値１となると共（（、能動ボート２４へのア
クセス信号線４９上のアクセス信号が論理値Ｏとなり、
これによって優先度回路部２２がアクセスされる。逆に
、行先情報が記憶装置２へのアクセス信月ではない場合
には、行先デコーダ４１の出力端子４５上のイ言号１７
ｊｍ理値０と彦り、優先度回路部２２へのアクセス信号
線５゜上のアクセス信号が論理値０となると共に、能動
ボート２４へのアクセス信号線４９上のアクセス信号が
論理値１となる。これにより能動ボート２４へのアクセ
スが行われるので、能動ボート２４にはルート５１およ
びルート５２によりそれぞれ受行けられたコマンドおよ
び行先情報が与えられる。そこで、能動ボート２４から
バス３を介し、バス３に対して接続されたデータ処理装
置がアクセスされる。

データ処理装置により実行されるべき命令によりること
か可能であるテストモードフリップフロップ４２と、ブ
ロセザ部２０から送出され、データの書込み時に論理値
１となり、命令の読出し時に論理値Ｏとなるようなデー
タアクセス指示信号線４７と、ＮＡＮＤ回路４３とか・
・追加されている。

これによってＡＮＤ／ＮＡＮＤ回路４４の入力を行先デ
コーダ４１の出力端子４５と、ＮＡＮＤ回路４３の出力
端子４８との２つになる。例えば、テストモードフリッ
プフロップ４２がセットされていなければテストモード
出力信号線４６上の信号は論理値Ｏであり、ＮＡＮＤ回
路４３の出力信号網上の信号に論理値＋−に同定されて
いる。この場合の動作は上記のテストモードフリップフ
ロップ４２と、ＮＡＮＤ回路４３とが有性しない場合と
同じである。こ、の場合には行先デコーダ４１の出力端
子４５の信号にしたがい、能動ボート２４か、あるいけ
優先度回路部２２かをアクセスされる。また、テストモ
ードフリップフロップ４２がセットされていれば、テス
トモード出力信号線４６上のイ言号の論理値は１である
ので、ＮＡＮＤ回路４３の出力端子４８上の信号・の揃
理値はデータアクセス指示信号線４７上の信号の論理値
とは逆の値となる。すなわち、記憶装置２から命令の取
出しを行う場合にはＮＡＮＤＭ路４３の出力端子４８上
の信号の論理値は１となり、行先デコーダ４１の出力端
子４５上の信号の論理値も１であるので、優先度回路部
２２がアクセスされる。バス３を介さずに記憶装置２に
アクセスされるが記憶装置２に対してデータの読出し／
書込みを指示する場合にはＮＡＮＤＩ司路４３の出力端
子４８上の信号の論理値に０となる。これが記憶装置２
へのアクセス指示であっても行先デコーダ４１の出力信
号線４５上の（ｇ号論理値に関係なく能＠１１ボート２
４へのアクセスは行われる。その結果、記憶装置２への
アクセスはバス３を介して行われ、したがグて、受動ボ
ート２５から記憶装置２がアクセスされることになる。

さらに、記憶装＄２からのデータの読出し、あるいけ記
憶装置２へのデータの書込みがあるとＮＡＮＤ回路４３
の出力端子４８の状顛が論理値０となり、テストモード
フリップフロップ４２がリセットされる。これによりテ
ストモードフリップフロップ４２をセットするための命
令に後続してデータの読出し、あるいは書込みのための
命令の実行が終了すると、テストモードフリップフロッ
プ４２はリセットされる。

上記のように第１０種題のデータ処理装置１を実行する
だめの命令によりテストモードフリップフロップ４１を
セットすると、後続する命令により記憶装置２に対して
データの読出しや書込みなどを行うためのアクセスが行
われる。このメモリアクセスはバス３を介さずに記憶装
置２をアクセスできる第１のバスにより行うのではなく
、能動ボー）２４と、バス３と、受動ボート２５とを介
して記憶装置２をアクセスする第２のバスに切替えて行
うことができる。

したがって、本発明を実施すれば、前記第１の種類のデ
ータ処理装置１の機能試験のうち、受動ボート２５と、
優先度回路部２２との試験は、未試験の第２の種類のデ
ータ処理装置４を使用しなくても行うことができる。す
なわち、第１の種類のデータ処理装置１により後続命令
の記憶装置２に対するデータの読出し、宵込みのアクセ
スは、能動ボート２４と、バス３と、受動ボート２５と
。

優先度回路部２２とを使用して行うことができるので、
未試験の範囲を小さくすることができる。

寸だ、このように後続命令の記憶装置２に対するデータ
の読出し、あるいは再込みのアクセスに限定し、バス３
を介して記憶装置２に対するアクセスを行うと、後続命
令により能動ボート２４と受動ボート２５との状態を読
むことにより能動ボート２４と受動ボート２５との動作
を試験することもできる。

（発明の効果） 以上説明したように本発明は、第１の種類のデータ処理
装置からのアクセスパスと、バスト、第１の′Ｆｇｓの
データ処理装置へのアクセスパスとを使用して記憶装置
をアクセスする手段を有し、第２の秤顎のデータ処理装
置を使用しなくても第２の種類のデータ処理装置から記
憶装置へ通ずるアクセスパスを単独に試験できるように
構成することにより、メモリアクセスをきわめて容易に
行うことができ、これにより運用性が向上するという効
果がある。

【図面の簡単な説明】

第２図に、第１図の方式を改良したデータ処理第４図は
、第３図のコマンド解読部の一実施例の詳細ブロック図
を示す。 １．４．５・・・データ処理装置 ２・・・・・・・記憶装置 ２０−・・・・壷プロセサ部 ２１・・・・・・コマンド解読部 ２２・・・・・・優先度回路部 ２３拳・―・・・メモリボート ２４＠・・・・ｅ能動ボート ２５・・・・・・受動ボート ４１・・・・・・行先デコーダ ４２＠・・・・申テストモードフリップフロップ ４３争・・・会−ＮＡＮＤ回路 ４４＠・拳・＠牽ＡＮＤ／ＮＡＮＤ回路３自目・−バ　
ス ６〜１１．３０〜３４．４５〜５２参拳＃信号線２・１
図 １・　　　　　−へ ォ・２図

Claims (1)

【特許請求の範囲】
1. 直接アクセスを行うための第１のノ４スと間接アクセス
   を行うための第２のバスとを備え、コマンドを送出して
   他を制御するだめの１台の第１の種類のデータ処理装置
   と、前記第１の種類のデータ処理装置により制御される
   １台以上の第２の種乃のデータ処理装置と、前記第１お
   よび第２の種石のデータ処理装置を共通に接続するだめ
   のバスとプログラムやデータカどを格納し、前記第１の
   種類のデータ処理装置からは前記バスを介毛ずに前記第
   １のバスによりアクセスされ、前記第２の種類のデータ
   処理装置からは前記バスを介して前記第１および第２の
   バスによりアクセスされることにより前記プログラムや
   前記データなどを読出し／書込むための言［憶装置とを
   具備して実現し、前記記憶装置に対して前記第１のバス
   により接続した前記第２の種類のデータ処理装置により
   実行される命令により、前記命令に後続する一つの後続
   命令がデータの読出し、ならびに書込みのために前記記
   憶装置をアクセスする場合に、＠配バスを介さずに前記
   記憶装置をアクセスするため、前記第１のバスから前記
   バスを介して前記記憶装置をアクセスする′＃：、めの
   前記第２のバスに対して、前記後続命令の実行期間中の
   み切替ることができるように構成したメモリアクセス方
   式。