JPH01169557A - 記憶制御装置 - Google Patents
記憶制御装置Info
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- JPH01169557A JPH01169557A JP62325437A JP32543787A JPH01169557A JP H01169557 A JPH01169557 A JP H01169557A JP 62325437 A JP62325437 A JP 62325437A JP 32543787 A JP32543787 A JP 32543787A JP H01169557 A JPH01169557 A JP H01169557A
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- 230000009977 dual effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
計算機の記憶制御方式に係り、特に、記憶装置とこの記
憶装置への情報の書込み読出しを制御する記憶制御装置
とを有する計算機に適用する記憶制御方式に関し、 記憶装置への情報の二重書込みを高速に実行することが
できるようにすることを目的とし、記憶装置とこの記憶
装置への情報の書込み読出しを制御する記憶制御装置と
を有する計算機において、上記記憶制御装置に同一の情
報を上記記憶装置の異なる領域に同時に格納する二重書
込装置を設けて構成する。
憶装置への情報の書込み読出しを制御する記憶制御装置
とを有する計算機に適用する記憶制御方式に関し、 記憶装置への情報の二重書込みを高速に実行することが
できるようにすることを目的とし、記憶装置とこの記憶
装置への情報の書込み読出しを制御する記憶制御装置と
を有する計算機において、上記記憶制御装置に同一の情
報を上記記憶装置の異なる領域に同時に格納する二重書
込装置を設けて構成する。
本発明は計算機の記憶制御方式に係り、特に、記憶装置
とこの記憶装置への情報の書込み読出しを制御する記憶
制御装置とを有する計算機に適用する記憶制御方式に関
するものである。
とこの記憶装置への情報の書込み読出しを制御する記憶
制御装置とを有する計算機に適用する記憶制御方式に関
するものである。
上述のような計算機における記憶制御方式として次のよ
うなものがある。これは、主記憶装置（ＭＳＵ）と、記
憶制御装置（ＭＣＵ）と、プロセッサ（ＣＰＵ）とを有
し、外部からの情報を主記憶装置に格納する計算機にお
いて、記憶の信頼性の向上のために同一の情報を記憶装
置の異なった領域に格納するものである。
うなものがある。これは、主記憶装置（ＭＳＵ）と、記
憶制御装置（ＭＣＵ）と、プロセッサ（ＣＰＵ）とを有
し、外部からの情報を主記憶装置に格納する計算機にお
いて、記憶の信頼性の向上のために同一の情報を記憶装
置の異なった領域に格納するものである。
そして、従来このような記憶状態を実現するためには、
プログラムの制御により所定の情報を先ず記憶装置の特
定の領域に格納したのち、改めて同一の情報を記憶装置
の異なった領域に格納するようにしている。
プログラムの制御により所定の情報を先ず記憶装置の特
定の領域に格納したのち、改めて同一の情報を記憶装置
の異なった領域に格納するようにしている。
これにより、記憶装置の特定の領域に障害が発生してい
ても格納した情報は破壊されずに確保され情報を高い信
頼性で保持することができる。
ても格納した情報は破壊されずに確保され情報を高い信
頼性で保持することができる。
ところで上述のような計算機における記憶制御方式にあ
っては、信頼性の向上のための情報の二重格納はプログ
ラムの制御により、同一の情報を２回格納するようにし
ているため、１回の格納に要する時間の約２倍の時間が
必要となり、情報処理の高速度化の障害となるという問
題がある。
っては、信頼性の向上のための情報の二重格納はプログ
ラムの制御により、同一の情報を２回格納するようにし
ているため、１回の格納に要する時間の約２倍の時間が
必要となり、情報処理の高速度化の障害となるという問
題がある。
本発明において上記の問題点を解決するための手段は、
第１図に示すように、記憶装置１とこの記憶装置１への
情報の書込み読出しを制御する記憶制御装置２とを有す
る計算機３において、上記記憶制御装置２に同一の情報
を上記記憶装置の異なる領域に同時に格納する二重書込
装置４を設けたことである。
第１図に示すように、記憶装置１とこの記憶装置１への
情報の書込み読出しを制御する記憶制御装置２とを有す
る計算機３において、上記記憶制御装置２に同一の情報
を上記記憶装置の異なる領域に同時に格納する二重書込
装置４を設けたことである。
そこで、本発明は記憶装置への情報の二重書込みを高速
に実行することができる計算機の記憶制御方式を提供す
ることを目的とする。
に実行することができる計算機の記憶制御方式を提供す
ることを目的とする。
本発明によれば記憶装置への情報の書込みは二重書込装
置により記憶装置の異なる領域に同時に格納されるから
、情報の記憶装置への二重の格納は情報の１回の格納時
間と同一の時間で実行することができる。
置により記憶装置の異なる領域に同時に格納されるから
、情報の記憶装置への二重の格納は情報の１回の格納時
間と同一の時間で実行することができる。
以下本発明に係る°計算機の記憶制御方式の実施例を図
面に基づいて説明する。
面に基づいて説明する。
第２図及び第３図は本発明に係る計算機の記憶制御方式
の実施例を示すものである。
の実施例を示すものである。
本実施例において計算機は第２図に示すように情報を高
速に処理するため１６組のクラスタ（クラスタ０〜クラ
スタ１５）を有するものとし、１組の４台のプロセッサ
（ＣＰＵＯ〜ＣＰＵ３）を含み、計６４台のプロセッサ
を含むものとしている。そして、本実施例において各ク
ラスタには上述した４台のプロセッサの他１台の記憶制
御装置（ＭＣＵ）と１台の主記憶装置（ＬＳＵ）とを有
しており、各クラスタには各クラスタが共用する２台の
共用記憶装置（ＧＳＵＯ、ＧＳＵ １ ： Ｇｌｏｂａ
ｌ Ｓｔｏｒａｇｅ Ｕｎｉｔ ）がＧＳＵバスを介し
て接続されている。そして本実施例において各クラスタ
の主記憶装置（ＬＳＵ）には共用記憶装置（ＧＳＵ）へ
のアドレス変換用のＤＡＴテーブルが格納されている。
速に処理するため１６組のクラスタ（クラスタ０〜クラ
スタ１５）を有するものとし、１組の４台のプロセッサ
（ＣＰＵＯ〜ＣＰＵ３）を含み、計６４台のプロセッサ
を含むものとしている。そして、本実施例において各ク
ラスタには上述した４台のプロセッサの他１台の記憶制
御装置（ＭＣＵ）と１台の主記憶装置（ＬＳＵ）とを有
しており、各クラスタには各クラスタが共用する２台の
共用記憶装置（ＧＳＵＯ、ＧＳＵ １ ： Ｇｌｏｂａ
ｌ Ｓｔｏｒａｇｅ Ｕｎｉｔ ）がＧＳＵバスを介し
て接続されている。そして本実施例において各クラスタ
の主記憶装置（ＬＳＵ）には共用記憶装置（ＧＳＵ）へ
のアドレス変換用のＤＡＴテーブルが格納されている。
そして本実施例において、記憶制御装置にはプロセッサ
（ＣＰＵ）からの命令により上記２台の共用記憶装置に
同時に情報を格納する二重書込装置を設けるようにして
いる。
（ＣＰＵ）からの命令により上記２台の共用記憶装置に
同時に情報を格納する二重書込装置を設けるようにして
いる。
この二重書込装置は常に２台の共用記憶装置の何れにも
格納するわけではなく、例えば非特権モードで仮想アド
レスを用いて実行されるクラスタの主記憶装置（ＬＳＵ
）と共用記憶装置を間の情報の転送においてはＤＡＴテ
ーブル中にプログラム設定可能なりビットの状態によっ
て制御可能なものとしている。例えば、Ｄビットが「０
］のときは１台の共用記憶装置（例えばＧＳＵＯ）のみ
アクセスの対象とし、またＤビットが「１」の時は２台
の共用記憶装置（ＧＳＵＯ及びＧＳＵ １ ）にアクセ
スするものとする。
格納するわけではなく、例えば非特権モードで仮想アド
レスを用いて実行されるクラスタの主記憶装置（ＬＳＵ
）と共用記憶装置を間の情報の転送においてはＤＡＴテ
ーブル中にプログラム設定可能なりビットの状態によっ
て制御可能なものとしている。例えば、Ｄビットが「０
］のときは１台の共用記憶装置（例えばＧＳＵＯ）のみ
アクセスの対象とし、またＤビットが「１」の時は２台
の共用記憶装置（ＧＳＵＯ及びＧＳＵ １ ）にアクセ
スするものとする。
また、特権モードのときには実アドレスを用いたアクセ
ス命令が使用でき、その場合ＤＡＴテーブルは使用され
ないが、プロセッサから発せられるＦ／Ｓビットの状態
によって下表のように書込次に本実施例に係る計算機の
記憶制御方式の作動を説明する。第３図は本実施例に係
る計算機の記憶制御方式の作動を示すフローチャートで
ある。
ス命令が使用でき、その場合ＤＡＴテーブルは使用され
ないが、プロセッサから発せられるＦ／Ｓビットの状態
によって下表のように書込次に本実施例に係る計算機の
記憶制御方式の作動を説明する。第３図は本実施例に係
る計算機の記憶制御方式の作動を示すフローチャートで
ある。
本実施例ではプロセッサ（ＣＰＵ）の命令が共用記憶装
置（ＧＳＵ）の実アドレスを指定する命令か否かを判断
して（Ｓ Ｌ ） 、実アドレスを指定するものであれ
ばその命令が二重書込み命令を有するかを判断して（Ｓ
２）二重書込み命令が無ければ通常の書込みを行なう（
Ｓ３）。そして二重書込みの命令があれば、記憶制御装
置（ＭＣＵ）の二重書込装置に二重書込みのリクエスト
をおこなう（Ｓ４）。一方プロセッサ（ＣＰＵ）からの
命令が実アドレスを指定するものでないときには主記憶
装置に設けた共用記憶装置用のＤＡＴテーブルでＧＳＵ
Ｏの実アドレスにアドレス変換を行ない（Ｓ５）、二重
書込みを指定するビット（Ｄビット）の状態を判断して
（Ｓ６）、そのビットが立ち上がっていなければ、通常
の処理を行ない（Ｓ７）、ビットが立ち上がっていれば
、二重書込装置に書込みリクエスト（Ｓ８）を行なう。
置（ＧＳＵ）の実アドレスを指定する命令か否かを判断
して（Ｓ Ｌ ） 、実アドレスを指定するものであれ
ばその命令が二重書込み命令を有するかを判断して（Ｓ
２）二重書込み命令が無ければ通常の書込みを行なう（
Ｓ３）。そして二重書込みの命令があれば、記憶制御装
置（ＭＣＵ）の二重書込装置に二重書込みのリクエスト
をおこなう（Ｓ４）。一方プロセッサ（ＣＰＵ）からの
命令が実アドレスを指定するものでないときには主記憶
装置に設けた共用記憶装置用のＤＡＴテーブルでＧＳＵ
Ｏの実アドレスにアドレス変換を行ない（Ｓ５）、二重
書込みを指定するビット（Ｄビット）の状態を判断して
（Ｓ６）、そのビットが立ち上がっていなければ、通常
の処理を行ない（Ｓ７）、ビットが立ち上がっていれば
、二重書込装置に書込みリクエスト（Ｓ８）を行なう。
従って本実施例によれば、共用記憶装置に格納すべき情
報を１回の書込み動作で２台の共用記憶装置に格納する
ことができ、情報を１回の書込み時間で２台の共用記憶
装置に書込むことができるものとすることができる。
報を１回の書込み動作で２台の共用記憶装置に格納する
ことができ、情報を１回の書込み時間で２台の共用記憶
装置に書込むことができるものとすることができる。
尚、二重書込装置は二重書込みリクエストを受けると、
指定された一方の共用記憶装置の書込みアドレスに対応
する他方の共用記憶装置の二重書込みアドレスを自動的
に作成し、両記憶装置に対して同時に書込みリクエスト
を送出するよう構成されている。
指定された一方の共用記憶装置の書込みアドレスに対応
する他方の共用記憶装置の二重書込みアドレスを自動的
に作成し、両記憶装置に対して同時に書込みリクエスト
を送出するよう構成されている。
尚上記の実施例においては、記憶装置として、クラスタ
に共用される共用記憶装置（ＧＳＵ）について説明した
が、これは通常の主記憶装置に適用できることはいうま
でもない。
に共用される共用記憶装置（ＧＳＵ）について説明した
が、これは通常の主記憶装置に適用できることはいうま
でもない。
また、上記実施例において、記憶装置は２台設けるよう
にしたが、１台の記憶装置の領域を２つの部分に分割し
て夫々に情報を格納するようにしてもよい。その場合は
２つの書込みリクエストを順次に発するようにすればよ
い。
にしたが、１台の記憶装置の領域を２つの部分に分割し
て夫々に情報を格納するようにしてもよい。その場合は
２つの書込みリクエストを順次に発するようにすればよ
い。
以上説明したように本発明によれば、記憶装置とこの記
憶装置への情報の書込み読出しを制御する記憶制御装置
とを有する計算機において、記憶制御装置に同一の情報
を記憶装置の異なる領域に同時に格納する二重書込装置
を設けるようにしたから記憶装置に格納すべき情報を１
回の書込み動作で２台の記憶装置に格納することができ
、情報を１回の書込み時間で２台の記憶装置に書込むこ
とができ、記憶装置への情報の二重書込みを高速に実行
することができるという効果を奏する。
憶装置への情報の書込み読出しを制御する記憶制御装置
とを有する計算機において、記憶制御装置に同一の情報
を記憶装置の異なる領域に同時に格納する二重書込装置
を設けるようにしたから記憶装置に格納すべき情報を１
回の書込み動作で２台の記憶装置に格納することができ
、情報を１回の書込み時間で２台の記憶装置に書込むこ
とができ、記憶装置への情報の二重書込みを高速に実行
することができるという効果を奏する。
第１図は本発明の原理図、第２図は本発明に係る計算機
における記憶制御方式を示すブロック図→、第３図は第
２図に示した記憶制御方式の作動を示すブロック図であ
る。 １・・・記憶装置 ２・・・記憶制御装置 、 ３・・・計算機 ４・・・二重書込み手段
における記憶制御方式を示すブロック図→、第３図は第
２図に示した記憶制御方式の作動を示すブロック図であ
る。 １・・・記憶装置 ２・・・記憶制御装置 、 ３・・・計算機 ４・・・二重書込み手段
Claims (1)
- 【特許請求の範囲】 記憶装置とこの記憶装置への情報の書込み読出しを制御
する記憶制御装置とを有する計算機において、 上記記憶制御装置に同一の情報を上記記憶装置の異なる
領域に同時に格納する二重書込装置を設けたことを特徴
とする計算機の記憶制御方式。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325437A JP3066753B2 (ja) | 1987-12-24 | 1987-12-24 | 記憶制御装置 |
| CA000586467A CA1322421C (en) | 1987-12-24 | 1988-12-20 | Storage control system in a computer system |
| DE19883855232 DE3855232T2 (de) | 1987-12-24 | 1988-12-21 | Speichersteuersystem in einem Rechnersystem |
| EP19880312140 EP0323123B1 (en) | 1987-12-24 | 1988-12-21 | A storage control system in a computer system |
| AU27488/88A AU592722B2 (en) | 1987-12-24 | 1988-12-22 | A storage control system in a computer system |
| US07/766,951 US5175839A (en) | 1987-12-24 | 1991-09-16 | Storage control system in a computer system for double-writing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325437A JP3066753B2 (ja) | 1987-12-24 | 1987-12-24 | 記憶制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01169557A true JPH01169557A (ja) | 1989-07-04 |
| JP3066753B2 JP3066753B2 (ja) | 2000-07-17 |
Family
ID=18176850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62325437A Expired - Fee Related JP3066753B2 (ja) | 1987-12-24 | 1987-12-24 | 記憶制御装置 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0323123B1 (ja) |
| JP (1) | JP3066753B2 (ja) |
| AU (1) | AU592722B2 (ja) |
| CA (1) | CA1322421C (ja) |
| DE (1) | DE3855232T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6308244B1 (en) | 1993-02-26 | 2001-10-23 | Mitsubishi Denki Kabushiki Kaisha | Information processing apparatus with improved multiple memory access and control |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2778786B2 (ja) * | 1990-03-02 | 1998-07-23 | 富士通株式会社 | データ更新・復元処理方式 |
| EP0809185B1 (en) * | 1990-09-18 | 1999-12-08 | Fujitsu Limited | A shared storage duplicating method |
| US5544347A (en) | 1990-09-24 | 1996-08-06 | Emc Corporation | Data storage system controlled remote data mirroring with respectively maintained data indices |
| US5459857A (en) * | 1992-05-15 | 1995-10-17 | Storage Technology Corporation | Fault tolerant disk array data storage subsystem |
| US5699509A (en) * | 1995-06-07 | 1997-12-16 | Abbott Laboratories | Method and system for using inverted data to detect corrupt data |
| US6052797A (en) | 1996-05-28 | 2000-04-18 | Emc Corporation | Remotely mirrored data storage system with a count indicative of data consistency |
| US5901327A (en) * | 1996-05-28 | 1999-05-04 | Emc Corporation | Bundling of write data from channel commands in a command chain for transmission over a data link between data storage systems for remote data mirroring |
| DE19734554A1 (de) * | 1997-07-31 | 1999-02-04 | Siemens Ag | Elektronische Anordnung zur sicheren Datenverarbeitung |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62182953A (ja) * | 1986-02-07 | 1987-08-11 | Nec Corp | メモリアクセス制御方式 |
| JPS62214451A (ja) * | 1986-03-17 | 1987-09-21 | Fujitsu Ltd | 記憶装置制御方式 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5658200A (en) * | 1979-10-18 | 1981-05-21 | Nec Corp | Information processor |
| JPS5774898A (en) * | 1980-10-28 | 1982-05-11 | Nec Corp | Main storage device |
| JPS593576A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | マルチプロセツサシステム |
-
1987
- 1987-12-24 JP JP62325437A patent/JP3066753B2/ja not_active Expired - Fee Related
-
1988
- 1988-12-20 CA CA000586467A patent/CA1322421C/en not_active Expired - Fee Related
- 1988-12-21 EP EP19880312140 patent/EP0323123B1/en not_active Expired - Lifetime
- 1988-12-21 DE DE19883855232 patent/DE3855232T2/de not_active Expired - Fee Related
- 1988-12-22 AU AU27488/88A patent/AU592722B2/en not_active Ceased
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62182953A (ja) * | 1986-02-07 | 1987-08-11 | Nec Corp | メモリアクセス制御方式 |
| JPS62214451A (ja) * | 1986-03-17 | 1987-09-21 | Fujitsu Ltd | 記憶装置制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6308244B1 (en) | 1993-02-26 | 2001-10-23 | Mitsubishi Denki Kabushiki Kaisha | Information processing apparatus with improved multiple memory access and control |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0323123B1 (en) | 1996-04-24 |
| DE3855232D1 (de) | 1996-05-30 |
| CA1322421C (en) | 1993-09-21 |
| AU592722B2 (en) | 1990-01-18 |
| JP3066753B2 (ja) | 2000-07-17 |
| DE3855232T2 (de) | 1996-09-05 |
| EP0323123A3 (en) | 1991-01-16 |
| AU2748888A (en) | 1989-08-03 |
| EP0323123A2 (en) | 1989-07-05 |
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|---|---|---|---|
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