JPH0322073A - データ転送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、マイクロコンピュータシステムにおいてメ
モリデバイスと入出力デバイスや別のメモリデバイスと
の間で高速にデータ転送を行なうためのデータ転送制御
装置に関する。

従来の技術 第４図に示す一般的なマイクロコンピュータシステムに
おいて、メモリ２と入出力（Ｉ／Ｏ）７’ハイス３との
間のデータ転送をＣＰＵ１のプログラム処理によって行
なう場合、次のような動作手順となる。

入出力デバイス３からメモリ２へのデータ転送を例とす
る。ＣＰＵＩがアドレスバス４上に入出力デバイス３の
アドレスを出力すると、それがアドレスデコード回路２
１で検出されて入出力デバイス３にチップセレクト信号
ｃ３が印加される。またＣＰＵＩは入出力デバイス３に
対するリード／ライト要求信号ａ，を「リード」にし、
入出力デバイス３からデータバス５上にデータを出力さ
せ、そのデータをＣＰＵＩの内部レジスタに取り込む。

次に、ＣＰＵ１がアドレスパス４上にメモリ２のアドレ
スを出力すると、それがアドレスデコード回路２１で検
出されてメモリ２にチップセレクト信号Ｃ２が印加され
る。またＣＰＵＩは前記の内部レジスタに格納したデー
タをデータパス５に出力するとともに、メモリ２に対す
るリード／ライト要求信号ａ，を「ライト」にし、前記
データをメモリ２の該当アドレスに書き込む。

以上のようなＣＰＵＩによるプログラム転送方法でデバ
イス間のデータ転送を行なうのは、処理速度が非常に遅
くなｂ１１たソフトウエアの負担も多きくなる。そこで
、デバイス間の大量のデータ転送を高速で行なうために
、一般のシステムでは次のように機能するＤＭＡ　（直
接メモリアクセス）コントローラ加を装備している。

ＤＭＡ方式で入出力デバイス３からメモリ２ヘデータを
転送する場合、ＤＭＡコントローラ加は、入出力デバイ
ス３からのＤＭＡ要求信号ｄ＋を受けると、ＣＰＵ１に
対してバス要求信号ｂ，を出力し、ＣＰＵ１からバス使
用許可信号ｂ２を受けとる。次にＤＭＡコントローラ加
は、入出力デバイス３に対してＤＭＡ許可信号ｄ２を出
力し、同時にアドレスバス４にメモリ２のアドレスを出
力するとともにメモリ２に対するリード／ライト要求信
号ａ２を「ライト」にする。すると、入出力デバイス３
からデータバス５に出力されたデータがメモリ２の該当
アドレスに書き込捷れる。

発明が解決しようとする課題 前述したＤＭＡデータ転送方式によれば、ＣＰＵ１が介
在せずにメモリ２と入出力デバイス３との間のデータ転
送を高速に行なうことができるが、これを実施するには
複雑な回路構成で高価なＤＭＡコントローラ加というノ
・−ドウエアが必要だという問題がある。

この発明の目的は、従来のＤＭＡコントローラよう格段
に簡単な構成の制御回路を付加することで、従来のプロ
グラム転送方式ようは高速でデータ転送を実施できるよ
うにすることにある。

課題を解決するための手段 この発明に係るデータ転送制御装置は、ＣＰＵからアド
レスバスに出力されたアドレス信号が２つのデバイスに
重複して割当てられたアドレス領域のものであるときに
出力を発するアドレスデコード回路と、このアドレスデ
コード回路の出力信号に応答するとともに、前記２つの
デバイス間のデータ転送方向を示す前記ＣＰＵからの信
号に応答し、一方のデバイスにデータリード要求信号を
、他方のデバイスにデータライト要求信号をそれぞれ供
給する制御信号生成回路とを備えたものである。

作用 ＣＰＵが前記アドレス領域内のアドレスをアドレスバス
に出力するとともに、データ転送方向を示す信号を前記
制御装置に与えると、前記アドレスで前記２つのデバイ
スが同時にアドレッシングされ、一方のデバイスにはデ
ータリード信号が、他方のデバイスにはデータライト信
号がそれぞれ印加される。すると、一方のデバイスから
データバス上にデータが出力され、そのデータが他方の
デバイスに取シ込ｌれる。

実施例 第１図は本発明のデータ転送制御装置１０を備えたマイ
クロコンピュータシステムを示し、第２図は本装置１０
の構成を示している。

ＣＰＵＩ，メモリ２、入出力デバイス３を備えるシステ
ムにおいて、データ転送制御装置１０は、アドレスバス
４上のアドレス信号と、ＣＰＵ１からのリード／ライト
要求信号ａ１とを入力とし、メモリ２に対するチップセ
レクト信号Ｃ２、入出力デバイス３に対するチップセレ
クト信号Ｃ　３　、メモリ２に対するリード／ライト要
求信号ａ２、入出力デバイス３に対するリード／ライト
要求信号ａ３を以下のように出力する。

第３図は本システムにおけるアドレス空間の割当て方法
を示すアドレスマップであって、アドレス領域ｍ，はメ
モリ２と入出力デバイス３とに重複してアドレスを割当
てた領域であり、アドレス領域ｍ２はメモリ２のみに割
当てられた領域であシ、アドレス領域ｍ，は入出力メモ
リ３のみに割当てられた領域である。

第２図に示すように、アドレスバス４上のアドレス信号
は本装置１０におけるアドレスデコード回路１１に入力
される。このデコード回路１１は、領域ｍ１のアドレス
入力に対しては出力１１を、領域ｍ２のアドレス入力に
対しては出力１２を、領域ｍ３のアドレス入力に対して
は出力ｉ３を発生する。メモリ２に対するチップセレク
ト信号ｃ２は前記の出力ｉＩと１２とを入力とするオア
ゲート１２の出力で作られ、入出力デバイス３に対する
チノプセレクト信号Ｃ，は出力１１とｉ，とを入力とす
るオアゲート１３の出力で作られる。つ１ｂ１領域ｍ２
のアドレス入力に対してはメモリ２のチップセレクト信
号ｃ２が出力され、領域ｍ，のアドレス入力に対しては
入出力デバイス３のチップセレクト信号Ｃ，が出力され
、領域ｍ，のアドレス入力に対しては２つのチップセレ
クト信号ｃ２　とＣ，の両方が出力される。

１た第２図に示すように、ＣＰＵ１からのりード／ライ
ト要求信号ａ，はその１１メモリ２に対するリード／ラ
イト要求信号ａ２となる。入出力デバイス３に対するリ
ード／ライト要求信号ａ３は、ＣＰＵ１からのりード／
ライト要求信号ａ１とアドレスデコード回路１１の出力
１１とを入力とし、インバータｌ４と１５、アンドゲー
ト１６と１７、オアゲート１８からなる図の論理回路に
よって作られる。

以上の構成において、ＣＰＵ１がアドレスバス４上に領
域ｍ２のアドレスを出力するとともに、リード／ライト
要求信号ａ１を「リード」にした場合、制御装置１０か
らはメモリ２のチップセレクト信号ｃ２が出力されると
ともに、リード／−）イト要求信号ａ２とａ３が「リー
ド」になり、アドレノシングされたメモリ２からデータ
バス５上にデータが読み出される。

筐た、ＣＰＵ１が領域ｍ，のアドレスを出力するととも
に、リード／ライト要求信号ａ１を「ライト」にすると
、制御装置１０からはメモリ２のチップセレクト信号ｃ
２と入出力デバイス３０チノプセレクト信号Ｃ，の両方
が出力され、同時に、メモリ２のリード／ライト要求信
号ａ２が「ライト」、入出力デバイス３のリード／ライ
ト要求信号ａ３が「リード」になる。その結果、入出力
デバイス３からデータバス５上にデータが出力され、同
時にそのデータがメモリ２に書き込１れる。これが本発
明によるデータ転送である。な＞、ＣＰＵＩが領域ｍ１
をアドレッシングし、リード／ライト要求信号ａ２を「
リード」にすると、データ転送方向が前記とは逆になう
、メモリ２から読み出されたデータが入出力デバイス３
に取り込壕れる。

発明の効果 以上詳細に説明したように、この発明に係るデータ転送
制御装置は、その制御機能が単純であるので、従来のＤ
ＭＡコントローラに比して格段に簡単な回路構成で安価
になる。そして、このように簡単で安価な装置を付加す
ることで、ＤＭＡコントローラを用いない従来のプログ
ラム転送方式より充分高速なデータ転送を行なうことが
できる。

【図面の簡単な説明】

第１図は本発明のデータ転送制御装置を備えたシステム
の構成図、第２図は同上データ転送制御装置の構成図、
第３図は同上システムのアドレスマッピングの概念図、
第４図は従来のシステムの構成図である。 ａＩ　、ａｓ、ａｍ・・・リード／ライト要求信号、ｃ
２、ｃ，・・・チップセレクト信号。

Claims (1)

【特許請求の範囲】
1. ＣＰＵからアドレスバスに出力されたアドレス信号が２
   つのデバイスに重複して割当てられたアドレス領域のも
   のであるときに出力を発するアドレスデコード回路と、
   このアドレスデコード回路の出力信号に応答するととも
   に、前記２つのデバイス間のデータ転送方向を示す前記
   ＣＰＵからの信号に応答し、一方のデバイスにデータリ
   ード要求信号を、他方のデバイスにデータライト要求信
   号をそれぞれ供給する制御信号生成回路とを備えたデー
   タ転送制御装置。