JPH03253950A - データ・プロセッシング・システム - Google Patents
データ・プロセッシング・システムInfo
- Publication number
- JPH03253950A JPH03253950A JP5338090A JP5338090A JPH03253950A JP H03253950 A JPH03253950 A JP H03253950A JP 5338090 A JP5338090 A JP 5338090A JP 5338090 A JP5338090 A JP 5338090A JP H03253950 A JPH03253950 A JP H03253950A
- Authority
- JP
- Japan
- Prior art keywords
- port
- memory
- random
- data
- serial port
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000009977 dual effect Effects 0.000 claims abstract description 5
- 230000002093 peripheral effect Effects 0.000 claims abstract description 4
- 230000004044 response Effects 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野コ
本発明は、制御プログラムによってデータ処理を行うプ
ロセッシング・システムに関するものである。
ロセッシング・システムに関するものである。
［従来の技術］
従来のデータ・プロセッシング・システムでは、記憶装
置として主にダイナミック・メモリ（ＤＲＡＭ）を使用
していた。
置として主にダイナミック・メモリ（ＤＲＡＭ）を使用
していた。
［発明が解決しようとするｒ１題］
一般にプロセッサがメモリをアクセスする場合には以下
の二つの場合がある。
の二つの場合がある。
ａ）命令をフェッチする場合。
ｂ）データを読み込みまたは、書き込みをする場合。
上記（ａ）は、はとんどの場合連続したアドレスの内容
を次々と読み込む。また（ｂ）の場合は、比較的ランダ
ムなアドレスの内容をアクセスする。
を次々と読み込む。また（ｂ）の場合は、比較的ランダ
ムなアドレスの内容をアクセスする。
従来のシステムでは、上記（ａ）が連続している場合は
ページ・モート等の利用で比較的高速なアクセスが可能
であるが、その途中で（ｂ）が実行されると、連続性が
失われて（ｂ）への移行、更に（ａ）への復帰で多くの
ロス・タイムが生じていた。
ページ・モート等の利用で比較的高速なアクセスが可能
であるが、その途中で（ｂ）が実行されると、連続性が
失われて（ｂ）への移行、更に（ａ）への復帰で多くの
ロス・タイムが生じていた。
［ｒＲ題を解決するための手段］
本発明は上記の問題を解決するために、制御プログラム
およびデータを記憶するための記憶装置としてランダム
・アクセス・ポート及びシリアル・アクセス・ポートを
持つデュアル・ポート・メモリを使用し、前記プロセッ
サからのメモリ・アクセス要求に対して、命令フェッチ
であればシリアル・ポートを、データ操作であればラン
ダム・ポートを使用することを特徴とする。
およびデータを記憶するための記憶装置としてランダム
・アクセス・ポート及びシリアル・アクセス・ポートを
持つデュアル・ポート・メモリを使用し、前記プロセッ
サからのメモリ・アクセス要求に対して、命令フェッチ
であればシリアル・ポートを、データ操作であればラン
ダム・ポートを使用することを特徴とする。
［実施例コ
以下、；立付図面を参超して本発明の実施例について説
明する。
明する。
第１図は、本発明の実施例である。このデータ・プロセ
ッシング・システムは、プロセッサとしてインテル社の
８０３８６マイクロプロセツサ１０１、基本プログラム
を保持する読み出し専用メモリ１０２、デュアル・ポー
ト・メモリ（ＤＰ−ＲＡＭ）１０３、前記ＤＰ−ＲＡＭ
のランダム・ポートの制御信号を生成するランダム・ポ
ート制御回路１０４、前記ＤＰ−ＲＡＭのシリアル・ポ
ートの制御信号を生成するシリアル・ポート制御回路１
０５、ランダム・ポート、シリアル・ポートのどちらを
使ってアクセスするかを判定する判定回路１０６、周辺
処理装置１０７、及びクロック発生器１０８より構成さ
れる。
ッシング・システムは、プロセッサとしてインテル社の
８０３８６マイクロプロセツサ１０１、基本プログラム
を保持する読み出し専用メモリ１０２、デュアル・ポー
ト・メモリ（ＤＰ−ＲＡＭ）１０３、前記ＤＰ−ＲＡＭ
のランダム・ポートの制御信号を生成するランダム・ポ
ート制御回路１０４、前記ＤＰ−ＲＡＭのシリアル・ポ
ートの制御信号を生成するシリアル・ポート制御回路１
０５、ランダム・ポート、シリアル・ポートのどちらを
使ってアクセスするかを判定する判定回路１０６、周辺
処理装置１０７、及びクロック発生器１０８より構成さ
れる。
インテル社の８０３８６マイクロプロセツサ１０１は、
外部へのアクセスの際にＭ／Ｔｏ、Ｒ／Ｗ及びＤ／Ｃの
各信号を出力する。これらの信号は各々、現在のアクセ
スがメモリに対してであるかＩ１０デバイスに対してで
あるか、読み込みであるか書き込みであるか、またデー
タ操作であるかそれ意外であるかを示す。これらの信号
の鞘み合わせて、Ｍ／ＩＯが“１″、Ｒ／Ｗが１（Ｉ
ＩＩＤ／Ｃが“１”の時はデータ・リード（Ｘ）、Ｍ／
１０が“１” Ｒ／Ｗが“ＯＩＩ、Ｄ／Ｃが“′１”
の時はデータ・ライト（Ｙ）、Ｍ／ＩＯが“１、Ｒ／Ｗ
が“１”、Ｄ／Ｃが“０”の時は命令フェッチ（Ｚ）で
あることを示す。これを判定回路１０６が解釈して、Ｘ
あるいはＹであればランダム・ポート制御回路１０４を
、Ｚであればシリアル・ポート制御回路１０５を利用し
て、ＤＰ−ＲＡＭ１０３のアクセスを行う。このように
ボートを使い分けることによって、ＸまたはＹによって
Ｚの連続性が途絶えた場合でもシリアル・ポート側には
何等の影響もなく、したがって、メモリ・アクセスの高
速化が実現できる。
外部へのアクセスの際にＭ／Ｔｏ、Ｒ／Ｗ及びＤ／Ｃの
各信号を出力する。これらの信号は各々、現在のアクセ
スがメモリに対してであるかＩ１０デバイスに対してで
あるか、読み込みであるか書き込みであるか、またデー
タ操作であるかそれ意外であるかを示す。これらの信号
の鞘み合わせて、Ｍ／ＩＯが“１″、Ｒ／Ｗが１（Ｉ
ＩＩＤ／Ｃが“１”の時はデータ・リード（Ｘ）、Ｍ／
１０が“１” Ｒ／Ｗが“ＯＩＩ、Ｄ／Ｃが“′１”
の時はデータ・ライト（Ｙ）、Ｍ／ＩＯが“１、Ｒ／Ｗ
が“１”、Ｄ／Ｃが“０”の時は命令フェッチ（Ｚ）で
あることを示す。これを判定回路１０６が解釈して、Ｘ
あるいはＹであればランダム・ポート制御回路１０４を
、Ｚであればシリアル・ポート制御回路１０５を利用し
て、ＤＰ−ＲＡＭ１０３のアクセスを行う。このように
ボートを使い分けることによって、ＸまたはＹによって
Ｚの連続性が途絶えた場合でもシリアル・ポート側には
何等の影響もなく、したがって、メモリ・アクセスの高
速化が実現できる。
［発明の効果］
本発明は、制御プログラムおよびデータを記憶するため
の記憶装置としてランダム・アクセス・ポート及びシリ
アル・アクセス・ポートを持つデュアル・ポート・メモ
リを使用し、前記プロセッサからのメモリ・アクセス要
求に対して、命令フェッチであればシリアル・ポートを
、データ操作であればランダム・ポートを使用すること
によって、上記ａの連続性を保ちメモリ・アクセスを高
速に行うことが出来る。
の記憶装置としてランダム・アクセス・ポート及びシリ
アル・アクセス・ポートを持つデュアル・ポート・メモ
リを使用し、前記プロセッサからのメモリ・アクセス要
求に対して、命令フェッチであればシリアル・ポートを
、データ操作であればランダム・ポートを使用すること
によって、上記ａの連続性を保ちメモリ・アクセスを高
速に行うことが出来る。
第１図は、本発明の実施例を示すブロック図である。
１０１・・・・・・マイクロプロセッサ１０２・・・・
・・読み出し専用メモリ１０３・・・・・・ＤＰ−ＲＡ
Ｍ １０４・・・・・・ランダム・ポート制御回路１０５・
・・・・・シリアル・ポート制御回路１０６・・・・・
・判定回路 １０７・・・・・・周辺処理装置 １０Ｂ・・・・・・クロック発生器 １１１・・・・・・アドレス・バス １１２・・・・・・データ◆バス １１３・・・・・・コントロール・バス以上
・・読み出し専用メモリ１０３・・・・・・ＤＰ−ＲＡ
Ｍ １０４・・・・・・ランダム・ポート制御回路１０５・
・・・・・シリアル・ポート制御回路１０６・・・・・
・判定回路 １０７・・・・・・周辺処理装置 １０Ｂ・・・・・・クロック発生器 １１１・・・・・・アドレス・バス １１２・・・・・・データ◆バス １１３・・・・・・コントロール・バス以上
Claims (1)
- （１）データ・プロセッシング・システムにおいて、基
本プログラムを記憶する読み出し専用の記憶装置と、制
御プログラムおよびデータを記憶する読み書き可能な記
憶装置と、各種の入出力を行う周辺処理装置と、前記制
御プログラムによって処理を行うプロセッサとを具備し
、前記制御プログラムおよびデータを記憶するための記
憶装置としてランダム・アクセス・ポート及びシリアル
・アクセス・ポートを持つデュアル・ポート・メモリを
使用し、前記プロセッサからのメモリ・アクセス要求に
対して、命令フェッチであればシリアル・ポートを、デ
ータ操作であればランダム・ポートを使用することを特
徴とするデータ・プロセッシング・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5338090A JPH03253950A (ja) | 1990-03-05 | 1990-03-05 | データ・プロセッシング・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5338090A JPH03253950A (ja) | 1990-03-05 | 1990-03-05 | データ・プロセッシング・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03253950A true JPH03253950A (ja) | 1991-11-13 |
Family
ID=12941215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5338090A Pending JPH03253950A (ja) | 1990-03-05 | 1990-03-05 | データ・プロセッシング・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03253950A (ja) |
-
1990
- 1990-03-05 JP JP5338090A patent/JPH03253950A/ja active Pending
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