JPH04102143A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第４図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図、第３図） 発明の効果 〔概要〕 コンベア・アンド・スワップｙｉｉＪ御方式に係り、コ
ンベア・アンド・スワップ制御時に、メモリ装置へのア
クセス回数を１回ですませることによりコンベア・アン
ド・スワップ処理の高速化をはかることを目的とし、 パーシャル・ストア制御手段を有するメモリ装置を有し
、書込みデータの一部が続出しデータの一部と一致する
とき書込みデータをメモリに記入し、不一致の時記入し
ないようにしたコンベア・アント”・スワップ制御方式
において、メモリ装置に比較手段を有するコンベア・ア
ンド・スワップ制御手段を具備し、コンベア・アンド・
スワップ制御のとき、メモリより読出したデ〜りの一部
と入力データの一部を前記比較手段で比較し、一致した
とき入力データを読出しデータにマージしてこれをメモ
リに記入するように構成したことを特徴とする。

〔産業上の利用分野〕

本発明は、コンピュータ・システムにおけるコンベア・
アンド・スワップ制御方式に関する。

〔従来の技術〕

コンピュータ・システムではコンベア・アンド・スワッ
プ命令がある。これは書込みデータの一部がその書込み
先のデータの一部と比較して一致しているか否かにより
データを書き替えるか否がを判断し、例えばこの一部が
一致したとき読出したデータを書き替えるものである。

従来のコンベア・アント−スワップ制御方式では、第４
図に示すように、チャネル装置２０にコンベア・アンド
−スワップ制御回路２１を設け、これによりコンベア・
アンド・スワップ制御処理が行われていた。

即ち、チャネル装置２０は、メモリ制御部２２を経由し
てメモリ２３に対し読出しアクセスを行い、メモリ２３
から読出された読出しデータをメモリ制御部２２を経由
して受は取る。チャネル装置２０ではそのコンベア・ア
ンド・スワップ制御回路２Ｉがこの読出しデータの所定
の１バイトと、書込みデータの所定の１バイトを比較す
る。そしてこれらが一致すれば書込みデータと読出しデ
ータの一部をマージして、これをメモリ制御部２２に送
出し、メモリ２３に書込みを行う。

〔発明が解決しようとする課題〕

前記の如く、従来のコンベア・アンド・スワップ処理で
は、チャネル装置２０がメモリ制御部２２を経由してメ
モリ２３に読出しアクセスを行い、メモリ２３から読出
したデータをメモリ制御部２２から受取って前記比較を
行い、一致したときこのメモリ２３から読出したデータ
にパーシャル・ライトし、これをメモリ制御部２２を経
由して再びメモリ２３にアクセスして書込み処理を行っ
ていた。したがってチャネル装置２０がメモリ２３を、
読出し時と書込み時の計２回アクセスしなければならな
かったので、コンベア・アンド・スワップ処理に大変時
間を必要とするという課題があった。

したがって、本発明の目的は、メモリへのアクセス回数
を１回にしてコンベア・アンド・スワップ処理の高速化
を可能とするコンベア・アンド・スワップ制御方式を提
供することである。

〔課題を解決するための手段〕

前記目的を遂行するため、本発明では、第１図に示す如
く、メモリ装置３にコンベア・アンド・スワップ制御部
４を設ける。なお、第１図において、１はチャネル装置
、２はメモリ制御部である。

〔作用〕

チャネル装置１に対し、コンベア・アンド・スワップ命
令が伝達されると、チャネル装置１はメモリ制御部２に
これを伝達する。そしてメモリ制御部２はこれにより、
メモリ装置３をアクセスするとともに、コンベア・アン
ド・スワップ命令であることをメモリ部３に伝達する。

コンベア・アンド・スワップ制御のとき、コンベア・ア
ンド・スワップ制御部４は、前記メモリアクセスにより
読出したデータの一部と書込みデータの一部を比較し、
不一致ならばデータの書込みを行わない。

一致すればメモリ装置３の具備しているパーシャル・ラ
イト機構を使用して、書込みデータをパーシャル・ライ
トする。したがってコンベア・アンド・スワップ制御の
場合、メモリ制御部２におけるメモリアクセスは１回で
すむことになる。

〔実施例〕

本発明の一実施例を第２図、第３図に基づき説明する。

第２図は本発明の一実施例構成を示すものであって（Ａ
）は本発明におけるメモリ装Ｗ３の構成説明図、（Ｂ）
は書込みデータの一例を示す。また第３図は本発明の動
作説明図である。

第２図において、３−１はデータを蓄積するメモリ、３
−２はメモリ３にアクセスする制御を行うアクセス制御
部、３−３は続出制御部、３−４は書込制御部、４−１
は判別部でコンベア・アンド・スワップ制御か否かを判
別し、コンベア・アンド・スワップ制御の場合、書込み
データのうちの比較データと、読出しデータの一部を比
較部４−２に送出して比較させ、一致したときパーシャ
ル・ライト制御を書込制御部３−４に行わせるものであ
る。そしてこれら判別部４−１と比較部４２がコンベア
・アンド・スワップ制御部４に具備される。

また、コンベア・アンド−スワップ制御用の書込みデー
タは、第２図（Ｂ）に示す如く、それぞれ１バイトずつ
の比較データ部分ＣＤと、ライトデータ部分ＷＤを有し
、比較データ部分ＣＤが読出しデータの一部分と一致し
たとき、ライトブタ部分ＷＤがパーシャル・ライトされ
るものである。

次に、第３図を参照して、第１図、第２図の動作を説明
する。

（１）パーシャル・ストア動作の場合、メモリ装置３は
メモリ制御部２からアクセス制御信号及び書込みデータ
が伝達される。

アクセス制御部３−２の判別部４−１がこのアクセス制
御信号を解読してコンベア・アンド・スワップ制御でな
いと判別する。

アクセス制御部３−２はメモリ３−１に読出し命令を発
行し、続出制御部３−３はメモリ３−１から出力された
リードデータより読出しデータを作成する。そしてこれ
を書込制御部３−４に送出する。

書込制御部３−４では、前記書込みデータが保持されて
いるので、これと前記読出しデータをマジして部分書き
替えを行い、ライトデータを作成する。

そしてこのライトデータをメモリ３−１に書込み、かく
して部分書込みが行われる。

（２）本発明によるコンベア・アンド・スワップ制御 メモリ装Ｗ３はメモリ制御部２からアクセス制御信号及
び書込みデータが伝達される。

アクセス制御部３−２の判別部４−１がこのアクセス制
御信号を解読してコンベア・アンド・スワップ制御であ
ると判別する。

アクセス制御部３−２はメモリ３−１に読出し命令を発
行し、続出制御部３−３はメモリ３−１から出力された
リードデータより読出しデータを作成し、これを書込制
御部３−４に送出する。

書込制御部３−４では、前記書込みデータが保持されて
おり、アクセス制御部３−２からコンベア・アンド・ス
ワップ制御であることが伝達されているので、この書込
みデータのうち、第２図（Ｂ）に示す比較データＣＤの
部分と、読出しブタの所定の一部を比較部４−２で比較
する。

この比較の結果、一致すると書込みデータと読出しデー
タをマージして部分書き替えを行い、メモリ３−１に書
込み、部分書込みが行われる。

しかし前記比較の結果、一致しなければ書込みは行われ
ず、読出しデータをそのままメモリ３１に書込むことに
より、メモリの内容を書込み中止した状態と同一にする
。

なお、メモリ装置３はメモリ制御部２からコンベア・ア
ンド・スワップ要求、パーシャル・ストア要求をコマン
ドとして受は取ることにより、これら２つの要求を区別
して制御する。

〔発明の効果〕

本発明では、従来よりメモリ装置が備えているパーシャ
ル・ストア機能に、比較部等を追加することにより実現
でき、これにより、コンベア・アンド・スワップ時のメ
モリ部３へのアクセスを１回ですませることができるの
で、その処理を高速化することができる。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の一実施例構成図、 第３図は本発明の動作説明図、 第４図従来例説明図である。 １−チャネル装置 ２−メモリ制御部 ３−　メモリ装置

Claims (1)

1. 【特許請求の範囲】 パーシャル・ストア制御手段を有するメモリ装置を有し
   、書込みデータの一部が読出しデータの一部と一致する
   とき書込みデータをメモリに記入し、不一致の時記入し
   ないようにしたコンベア・アンド・スワップ制御方式に
   おいて、 メモリ装置（３）に比較手段を有するコンベア・アンド
   ・スワップ制御手段（４）を具備し、コンベア・アンド
   ・スワップ制御のとき、メモリより読出したデータの一
   部と入力データの一部を前記比較手段で比較し、一致し
   たとき入力データを読出しデータにマージしてこれをメ
   モリに記入するように構成したことを特徴とするコンベ
   ア・アンド・スワップ制御方式。