JPH04102143A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH04102143A JPH04102143A JP2219441A JP21944190A JPH04102143A JP H04102143 A JPH04102143 A JP H04102143A JP 2219441 A JP2219441 A JP 2219441A JP 21944190 A JP21944190 A JP 21944190A JP H04102143 A JPH04102143 A JP H04102143A
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- Japan
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- memory
- data
- swap
- conveyor
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- 238000000034 method Methods 0.000 claims description 8
- 230000001133 acceleration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 1
Landscapes
- Memory System (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術(第4図)
発明が解決しようとする課題
課題を解決するための手段(第1図)
作用
実施例(第2図、第3図)
発明の効果
〔概要〕
コンベア・アンド・スワップyiiJ御方式に係り、コ
ンベア・アンド・スワップ制御時に、メモリ装置へのア
クセス回数を1回ですませることによりコンベア・アン
ド・スワップ処理の高速化をはかることを目的とし、 パーシャル・ストア制御手段を有するメモリ装置を有し
、書込みデータの一部が続出しデータの一部と一致する
とき書込みデータをメモリに記入し、不一致の時記入し
ないようにしたコンベア・アント”・スワップ制御方式
において、メモリ装置に比較手段を有するコンベア・ア
ンド・スワップ制御手段を具備し、コンベア・アンド・
スワップ制御のとき、メモリより読出したデ〜りの一部
と入力データの一部を前記比較手段で比較し、一致した
とき入力データを読出しデータにマージしてこれをメモ
リに記入するように構成したことを特徴とする。
ンベア・アンド・スワップ制御時に、メモリ装置へのア
クセス回数を1回ですませることによりコンベア・アン
ド・スワップ処理の高速化をはかることを目的とし、 パーシャル・ストア制御手段を有するメモリ装置を有し
、書込みデータの一部が続出しデータの一部と一致する
とき書込みデータをメモリに記入し、不一致の時記入し
ないようにしたコンベア・アント”・スワップ制御方式
において、メモリ装置に比較手段を有するコンベア・ア
ンド・スワップ制御手段を具備し、コンベア・アンド・
スワップ制御のとき、メモリより読出したデ〜りの一部
と入力データの一部を前記比較手段で比較し、一致した
とき入力データを読出しデータにマージしてこれをメモ
リに記入するように構成したことを特徴とする。
本発明は、コンピュータ・システムにおけるコンベア・
アンド・スワップ制御方式に関する。
アンド・スワップ制御方式に関する。
コンピュータ・システムではコンベア・アンド・スワッ
プ命令がある。これは書込みデータの一部がその書込み
先のデータの一部と比較して一致しているか否かにより
データを書き替えるか否がを判断し、例えばこの一部が
一致したとき読出したデータを書き替えるものである。
プ命令がある。これは書込みデータの一部がその書込み
先のデータの一部と比較して一致しているか否かにより
データを書き替えるか否がを判断し、例えばこの一部が
一致したとき読出したデータを書き替えるものである。
従来のコンベア・アント−スワップ制御方式では、第4
図に示すように、チャネル装置20にコンベア・アンド
−スワップ制御回路21を設け、これによりコンベア・
アンド・スワップ制御処理が行われていた。
図に示すように、チャネル装置20にコンベア・アンド
−スワップ制御回路21を設け、これによりコンベア・
アンド・スワップ制御処理が行われていた。
即ち、チャネル装置20は、メモリ制御部22を経由し
てメモリ23に対し読出しアクセスを行い、メモリ23
から読出された読出しデータをメモリ制御部22を経由
して受は取る。チャネル装置20ではそのコンベア・ア
ンド・スワップ制御回路2Iがこの読出しデータの所定
の1バイトと、書込みデータの所定の1バイトを比較す
る。そしてこれらが一致すれば書込みデータと読出しデ
ータの一部をマージして、これをメモリ制御部22に送
出し、メモリ23に書込みを行う。
てメモリ23に対し読出しアクセスを行い、メモリ23
から読出された読出しデータをメモリ制御部22を経由
して受は取る。チャネル装置20ではそのコンベア・ア
ンド・スワップ制御回路2Iがこの読出しデータの所定
の1バイトと、書込みデータの所定の1バイトを比較す
る。そしてこれらが一致すれば書込みデータと読出しデ
ータの一部をマージして、これをメモリ制御部22に送
出し、メモリ23に書込みを行う。
前記の如く、従来のコンベア・アンド・スワップ処理で
は、チャネル装置20がメモリ制御部22を経由してメ
モリ23に読出しアクセスを行い、メモリ23から読出
したデータをメモリ制御部22から受取って前記比較を
行い、一致したときこのメモリ23から読出したデータ
にパーシャル・ライトし、これをメモリ制御部22を経
由して再びメモリ23にアクセスして書込み処理を行っ
ていた。したがってチャネル装置20がメモリ23を、
読出し時と書込み時の計2回アクセスしなければならな
かったので、コンベア・アンド・スワップ処理に大変時
間を必要とするという課題があった。
は、チャネル装置20がメモリ制御部22を経由してメ
モリ23に読出しアクセスを行い、メモリ23から読出
したデータをメモリ制御部22から受取って前記比較を
行い、一致したときこのメモリ23から読出したデータ
にパーシャル・ライトし、これをメモリ制御部22を経
由して再びメモリ23にアクセスして書込み処理を行っ
ていた。したがってチャネル装置20がメモリ23を、
読出し時と書込み時の計2回アクセスしなければならな
かったので、コンベア・アンド・スワップ処理に大変時
間を必要とするという課題があった。
したがって、本発明の目的は、メモリへのアクセス回数
を1回にしてコンベア・アンド・スワップ処理の高速化
を可能とするコンベア・アンド・スワップ制御方式を提
供することである。
を1回にしてコンベア・アンド・スワップ処理の高速化
を可能とするコンベア・アンド・スワップ制御方式を提
供することである。
前記目的を遂行するため、本発明では、第1図に示す如
く、メモリ装置3にコンベア・アンド・スワップ制御部
4を設ける。なお、第1図において、1はチャネル装置
、2はメモリ制御部である。
く、メモリ装置3にコンベア・アンド・スワップ制御部
4を設ける。なお、第1図において、1はチャネル装置
、2はメモリ制御部である。
チャネル装置1に対し、コンベア・アンド・スワップ命
令が伝達されると、チャネル装置1はメモリ制御部2に
これを伝達する。そしてメモリ制御部2はこれにより、
メモリ装置3をアクセスするとともに、コンベア・アン
ド・スワップ命令であることをメモリ部3に伝達する。
令が伝達されると、チャネル装置1はメモリ制御部2に
これを伝達する。そしてメモリ制御部2はこれにより、
メモリ装置3をアクセスするとともに、コンベア・アン
ド・スワップ命令であることをメモリ部3に伝達する。
コンベア・アンド・スワップ制御のとき、コンベア・ア
ンド・スワップ制御部4は、前記メモリアクセスにより
読出したデータの一部と書込みデータの一部を比較し、
不一致ならばデータの書込みを行わない。
ンド・スワップ制御部4は、前記メモリアクセスにより
読出したデータの一部と書込みデータの一部を比較し、
不一致ならばデータの書込みを行わない。
一致すればメモリ装置3の具備しているパーシャル・ラ
イト機構を使用して、書込みデータをパーシャル・ライ
トする。したがってコンベア・アンド・スワップ制御の
場合、メモリ制御部2におけるメモリアクセスは1回で
すむことになる。
イト機構を使用して、書込みデータをパーシャル・ライ
トする。したがってコンベア・アンド・スワップ制御の
場合、メモリ制御部2におけるメモリアクセスは1回で
すむことになる。
本発明の一実施例を第2図、第3図に基づき説明する。
第2図は本発明の一実施例構成を示すものであって(A
)は本発明におけるメモリ装W3の構成説明図、(B)
は書込みデータの一例を示す。また第3図は本発明の動
作説明図である。
)は本発明におけるメモリ装W3の構成説明図、(B)
は書込みデータの一例を示す。また第3図は本発明の動
作説明図である。
第2図において、3−1はデータを蓄積するメモリ、3
−2はメモリ3にアクセスする制御を行うアクセス制御
部、3−3は続出制御部、3−4は書込制御部、4−1
は判別部でコンベア・アンド・スワップ制御か否かを判
別し、コンベア・アンド・スワップ制御の場合、書込み
データのうちの比較データと、読出しデータの一部を比
較部4−2に送出して比較させ、一致したときパーシャ
ル・ライト制御を書込制御部3−4に行わせるものであ
る。そしてこれら判別部4−1と比較部42がコンベア
・アンド・スワップ制御部4に具備される。
−2はメモリ3にアクセスする制御を行うアクセス制御
部、3−3は続出制御部、3−4は書込制御部、4−1
は判別部でコンベア・アンド・スワップ制御か否かを判
別し、コンベア・アンド・スワップ制御の場合、書込み
データのうちの比較データと、読出しデータの一部を比
較部4−2に送出して比較させ、一致したときパーシャ
ル・ライト制御を書込制御部3−4に行わせるものであ
る。そしてこれら判別部4−1と比較部42がコンベア
・アンド・スワップ制御部4に具備される。
また、コンベア・アンド−スワップ制御用の書込みデー
タは、第2図(B)に示す如く、それぞれ1バイトずつ
の比較データ部分CDと、ライトデータ部分WDを有し
、比較データ部分CDが読出しデータの一部分と一致し
たとき、ライトブタ部分WDがパーシャル・ライトされ
るものである。
タは、第2図(B)に示す如く、それぞれ1バイトずつ
の比較データ部分CDと、ライトデータ部分WDを有し
、比較データ部分CDが読出しデータの一部分と一致し
たとき、ライトブタ部分WDがパーシャル・ライトされ
るものである。
次に、第3図を参照して、第1図、第2図の動作を説明
する。
する。
(1)パーシャル・ストア動作の場合、メモリ装置3は
メモリ制御部2からアクセス制御信号及び書込みデータ
が伝達される。
メモリ制御部2からアクセス制御信号及び書込みデータ
が伝達される。
アクセス制御部3−2の判別部4−1がこのアクセス制
御信号を解読してコンベア・アンド・スワップ制御でな
いと判別する。
御信号を解読してコンベア・アンド・スワップ制御でな
いと判別する。
アクセス制御部3−2はメモリ3−1に読出し命令を発
行し、続出制御部3−3はメモリ3−1から出力された
リードデータより読出しデータを作成する。そしてこれ
を書込制御部3−4に送出する。
行し、続出制御部3−3はメモリ3−1から出力された
リードデータより読出しデータを作成する。そしてこれ
を書込制御部3−4に送出する。
書込制御部3−4では、前記書込みデータが保持されて
いるので、これと前記読出しデータをマジして部分書き
替えを行い、ライトデータを作成する。
いるので、これと前記読出しデータをマジして部分書き
替えを行い、ライトデータを作成する。
そしてこのライトデータをメモリ3−1に書込み、かく
して部分書込みが行われる。
して部分書込みが行われる。
(2)本発明によるコンベア・アンド・スワップ制御
メモリ装W3はメモリ制御部2からアクセス制御信号及
び書込みデータが伝達される。
び書込みデータが伝達される。
アクセス制御部3−2の判別部4−1がこのアクセス制
御信号を解読してコンベア・アンド・スワップ制御であ
ると判別する。
御信号を解読してコンベア・アンド・スワップ制御であ
ると判別する。
アクセス制御部3−2はメモリ3−1に読出し命令を発
行し、続出制御部3−3はメモリ3−1から出力された
リードデータより読出しデータを作成し、これを書込制
御部3−4に送出する。
行し、続出制御部3−3はメモリ3−1から出力された
リードデータより読出しデータを作成し、これを書込制
御部3−4に送出する。
書込制御部3−4では、前記書込みデータが保持されて
おり、アクセス制御部3−2からコンベア・アンド・ス
ワップ制御であることが伝達されているので、この書込
みデータのうち、第2図(B)に示す比較データCDの
部分と、読出しブタの所定の一部を比較部4−2で比較
する。
おり、アクセス制御部3−2からコンベア・アンド・ス
ワップ制御であることが伝達されているので、この書込
みデータのうち、第2図(B)に示す比較データCDの
部分と、読出しブタの所定の一部を比較部4−2で比較
する。
この比較の結果、一致すると書込みデータと読出しデー
タをマージして部分書き替えを行い、メモリ3−1に書
込み、部分書込みが行われる。
タをマージして部分書き替えを行い、メモリ3−1に書
込み、部分書込みが行われる。
しかし前記比較の結果、一致しなければ書込みは行われ
ず、読出しデータをそのままメモリ31に書込むことに
より、メモリの内容を書込み中止した状態と同一にする
。
ず、読出しデータをそのままメモリ31に書込むことに
より、メモリの内容を書込み中止した状態と同一にする
。
なお、メモリ装置3はメモリ制御部2からコンベア・ア
ンド・スワップ要求、パーシャル・ストア要求をコマン
ドとして受は取ることにより、これら2つの要求を区別
して制御する。
ンド・スワップ要求、パーシャル・ストア要求をコマン
ドとして受は取ることにより、これら2つの要求を区別
して制御する。
本発明では、従来よりメモリ装置が備えているパーシャ
ル・ストア機能に、比較部等を追加することにより実現
でき、これにより、コンベア・アンド・スワップ時のメ
モリ部3へのアクセスを1回ですませることができるの
で、その処理を高速化することができる。
ル・ストア機能に、比較部等を追加することにより実現
でき、これにより、コンベア・アンド・スワップ時のメ
モリ部3へのアクセスを1回ですませることができるの
で、その処理を高速化することができる。
第1図は本発明の原理構成図、
第2図は本発明の一実施例構成図、
第3図は本発明の動作説明図、
第4図従来例説明図である。
1−チャネル装置
2−メモリ制御部
3− メモリ装置
Claims (1)
- 【特許請求の範囲】 パーシャル・ストア制御手段を有するメモリ装置を有し
、書込みデータの一部が読出しデータの一部と一致する
とき書込みデータをメモリに記入し、不一致の時記入し
ないようにしたコンベア・アンド・スワップ制御方式に
おいて、 メモリ装置(3)に比較手段を有するコンベア・アンド
・スワップ制御手段(4)を具備し、コンベア・アンド
・スワップ制御のとき、メモリより読出したデータの一
部と入力データの一部を前記比較手段で比較し、一致し
たとき入力データを読出しデータにマージしてこれをメ
モリに記入するように構成したことを特徴とするコンベ
ア・アンド・スワップ制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2219441A JPH04102143A (ja) | 1990-08-21 | 1990-08-21 | メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2219441A JPH04102143A (ja) | 1990-08-21 | 1990-08-21 | メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04102143A true JPH04102143A (ja) | 1992-04-03 |
Family
ID=16735460
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2219441A Pending JPH04102143A (ja) | 1990-08-21 | 1990-08-21 | メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04102143A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010079676A (ja) * | 2008-09-26 | 2010-04-08 | Fujitsu Ltd | 処理方法及び記憶システム |
-
1990
- 1990-08-21 JP JP2219441A patent/JPH04102143A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010079676A (ja) * | 2008-09-26 | 2010-04-08 | Fujitsu Ltd | 処理方法及び記憶システム |
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