JPS6135583B2 - - Google Patents
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- JPS6135583B2 JPS6135583B2 JP56208356A JP20835681A JPS6135583B2 JP S6135583 B2 JPS6135583 B2 JP S6135583B2 JP 56208356 A JP56208356 A JP 56208356A JP 20835681 A JP20835681 A JP 20835681A JP S6135583 B2 JPS6135583 B2 JP S6135583B2
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- Japan
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- buffer
- data
- bimem
- pipeline
- cpu
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- 239000000872 buffer Substances 0.000 claims description 39
- 238000003860 storage Methods 0.000 claims description 23
- 238000001514 detection method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- MSHPNSVCEBDAJL-UHFFFAOYSA-N 4-(1H-benzimidazol-2-yldiazenyl)benzene-1,3-diol Chemical compound OC1=CC(O)=CC=C1N=NC1=NC2=CC=CC=C2N1 MSHPNSVCEBDAJL-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000012432 intermediate storage Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Advance Control (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、バツフアが、データ処理装置内と記
憶制御装置内との２レベルで構成されているデー
タ処理システムにおける記憶アクセス処理装置に
関し、特に、記憶データを更新する場合に、これ
らのバツフアの内容を整合化するために設けられ
ている制御メモリの書替えを効率的に制御する記
憶アクセス処理装置に関する。
憶制御装置内との２レベルで構成されているデー
タ処理システムにおける記憶アクセス処理装置に
関し、特に、記憶データを更新する場合に、これ
らのバツフアの内容を整合化するために設けられ
ている制御メモリの書替えを効率的に制御する記
憶アクセス処理装置に関する。
(2) 技術の背景
複数データ処理装置が記憶装置を共有して使用
するデータ処理システムでは、記憶装置へのアク
セス回数を減らして処理速度を上げるために、各
データ処理装置内と、中間の記憶制御装置内と
に、２レベル構成のバツフアが設けられ、利用頻
度の高いデータは、これらのバツフア中に置かれ
て、高速で読み書き処理ができるようにされてい
る。
するデータ処理システムでは、記憶装置へのアク
セス回数を減らして処理速度を上げるために、各
データ処理装置内と、中間の記憶制御装置内と
に、２レベル構成のバツフアが設けられ、利用頻
度の高いデータは、これらのバツフア中に置かれ
て、高速で読み書き処理ができるようにされてい
る。
第１図は、このようなデータ処理システムの構
成例を示す。同図において、１，１′は、ｎ＋１
個のデータ処理装置CPU0乃至CPUoで、それぞれ
がバツフアBS1を備えているいものを示す。２
は、バツフアBS2と制御メモリBIMEMとを備え
たパイプライン制御構造をもつ記憶制御装置
MCUである。３，３′は、ｍ＋１個の記憶装置
MSU0乃至MSUnを示す。
成例を示す。同図において、１，１′は、ｎ＋１
個のデータ処理装置CPU0乃至CPUoで、それぞれ
がバツフアBS1を備えているいものを示す。２
は、バツフアBS2と制御メモリBIMEMとを備え
たパイプライン制御構造をもつ記憶制御装置
MCUである。３，３′は、ｍ＋１個の記憶装置
MSU0乃至MSUnを示す。
記憶装置MSU0乃至MSUnは、記憶制御装置
MCUを介して、データ処理装置CPU0乃至CPUo
によつて共用される。又バツフアBS2は記憶装置
MSU0乃至MSUnの一部を有し、データ処理装置
CPU0乃至CPUoに共用される。MCU内の制御メ
モリBIMEMは、バツフアBS2のデータのコピー
が、どのCPUのバツフアBS1に存在しているかを
示すバツフア対照情報を保持している。
MCUを介して、データ処理装置CPU0乃至CPUo
によつて共用される。又バツフアBS2は記憶装置
MSU0乃至MSUnの一部を有し、データ処理装置
CPU0乃至CPUoに共用される。MCU内の制御メ
モリBIMEMは、バツフアBS2のデータのコピー
が、どのCPUのバツフアBS1に存在しているかを
示すバツフア対照情報を保持している。
〓〓〓〓〓
第２図ａ，ｂは、BS2およびBIMEMの構成と
対応とを例示した図である。第２図ａはBS2を示
し、６４バイト・Ｘ連想レベルのXYSETが、16
バイトずつ4BANKに分割された構成となつてい
る。第２図ｂはBIMEMを示す、構成はBS2にほ
ぼ対応しており、各CPUに対応するｎ＋１ビツ
ト・Ｘ連想レベルXYSETから成つている。BS2
とBIMEMの斜線を施した部分が対応し、BS2の
各６４バイトのデータをBS1に保有するCPUを、
BIMEM内の対応するバツフア対照情報の該CPU
に対応するビツト位置に“１”にセツトすること
で表示する。
第２図ａ，ｂは、BS2およびBIMEMの構成と
対応とを例示した図である。第２図ａはBS2を示
し、６４バイト・Ｘ連想レベルのXYSETが、16
バイトずつ4BANKに分割された構成となつてい
る。第２図ｂはBIMEMを示す、構成はBS2にほ
ぼ対応しており、各CPUに対応するｎ＋１ビツ
ト・Ｘ連想レベルXYSETから成つている。BS2
とBIMEMの斜線を施した部分が対応し、BS2の
各６４バイトのデータをBS1に保有するCPUを、
BIMEM内の対応するバツフア対照情報の該CPU
に対応するビツト位置に“１”にセツトすること
で表示する。
第３図は、ある64バイトのデータについて、各
BS1中の有無とBIMEMの対応するバツフア対照
情報表示を示す。
BS1中の有無とBIMEMの対応するバツフア対照
情報表示を示す。
任意のCPUが、MSU内のあるデータにアクセ
スを行なつたときには、そのデータは、アクセス
したCPU内のBS1とMCU内のBS2とに保持される
とともに、その状況は、BIMEMに記録される。
スを行なつたときには、そのデータは、アクセス
したCPU内のBS1とMCU内のBS2とに保持される
とともに、その状況は、BIMEMに記録される。
また、いずれかのCPUが、データの更新処
理、すなわちストア命令の実行を行なつたときに
は、BS2の内容が変更されるのでに、他のCPU内
のBS1に対応する古いデータが保持されていた場
合には、それを無効にする処理が必要となる。こ
のときには、MCUは、BIMEMの内容を読出し
て、無効化指令（BIRQ）を、関連するCPUに送
出する。更にこの場合、MCUは、BIMEM内のバ
ツフア対照情報を、無効化処理後の状況に対応す
るように書替える必要がある。
理、すなわちストア命令の実行を行なつたときに
は、BS2の内容が変更されるのでに、他のCPU内
のBS1に対応する古いデータが保持されていた場
合には、それを無効にする処理が必要となる。こ
のときには、MCUは、BIMEMの内容を読出し
て、無効化指令（BIRQ）を、関連するCPUに送
出する。更にこの場合、MCUは、BIMEM内のバ
ツフア対照情報を、無効化処理後の状況に対応す
るように書替える必要がある。
しかし、BIMEMから読出された情報が、他の
いずれのCPUのBS1にも、その更新対象データの
コピーが存在していないことを示している場合に
は、BIRQの送出を行なわず、またBIMEMの書
替えも行なわないようにする論理動作が必要であ
る。
いずれのCPUのBS1にも、その更新対象データの
コピーが存在していないことを示している場合に
は、BIRQの送出を行なわず、またBIMEMの書
替えも行なわないようにする論理動作が必要であ
る。
従来の記憶制御装置MCUでは、ストア命令ご
とに、上述した制御メモリBIMEMに付随する更
新処理を行なうため、特別なパイプライン・サイ
クルが必要である。そのため、多数のストア命令
を使用するデータ処理の場合に、処理効率を低下
させる原因となり、問題があつた。
とに、上述した制御メモリBIMEMに付随する更
新処理を行なうため、特別なパイプライン・サイ
クルが必要である。そのため、多数のストア命令
を使用するデータ処理の場合に、処理効率を低下
させる原因となり、問題があつた。
(3) 発明の目的
本発明は、多数のストア命令が連続して実行さ
れるような場合にも、殆んど効率を低下させるこ
となしに制御メモリ動作を実行することのできる
記憶制御装置におけるアクセス処理装置を提供す
ることを目的とする。
れるような場合にも、殆んど効率を低下させるこ
となしに制御メモリ動作を実行することのできる
記憶制御装置におけるアクセス処理装置を提供す
ることを目的とする。
(4) 発明の構成
本発明は、記憶制御装置において、制御メモリ
中のバツフア対照情報を更新する必要がある場合
にのみ、内部でパイプライン再投入リクエストを
自動的に生成して、パイプラインを起動し、バツ
フアの書込み動作と並列に制御メモリの更新処理
を行なわせるもので、それにより記憶アクセス処
理の効率化を図るものである。
中のバツフア対照情報を更新する必要がある場合
にのみ、内部でパイプライン再投入リクエストを
自動的に生成して、パイプラインを起動し、バツ
フアの書込み動作と並列に制御メモリの更新処理
を行なわせるもので、それにより記憶アクセス処
理の効率化を図るものである。
本発明は、そのための構成として自装置のみで
使用する第１バツフアを有する複数のデータ処理
装置と、該複数のデータ処理装置の全てがアクセ
スできる第２バツフアおよび該第２バツフアと上
記第１バツフアとの内容の対応を示す制御メモリ
をもちかつパイプライン制御される記憶制御装置
と、記憶装置とを備えたデータ処理システムにお
いて、上記制御メモリの内容を書替える必要性を
検出する回路と、該検出回路により制御されるリ
クエスト再入力回路とを有し、ストア命令が与え
られたとき、まず上記第２バツフアに対する書込
みを行なうリクエストを、上記記憶制御装置のパ
イプラインに入力し、上記検出回路が制御メモリ
の内容を書替える必要性を検出したとき、上記リ
クエスト再入力回路を制御して、制御メモリの内
容を書替えるためのリクエストをパイプラインに
再入力させることを特徴とする。
使用する第１バツフアを有する複数のデータ処理
装置と、該複数のデータ処理装置の全てがアクセ
スできる第２バツフアおよび該第２バツフアと上
記第１バツフアとの内容の対応を示す制御メモリ
をもちかつパイプライン制御される記憶制御装置
と、記憶装置とを備えたデータ処理システムにお
いて、上記制御メモリの内容を書替える必要性を
検出する回路と、該検出回路により制御されるリ
クエスト再入力回路とを有し、ストア命令が与え
られたとき、まず上記第２バツフアに対する書込
みを行なうリクエストを、上記記憶制御装置のパ
イプラインに入力し、上記検出回路が制御メモリ
の内容を書替える必要性を検出したとき、上記リ
クエスト再入力回路を制御して、制御メモリの内
容を書替えるためのリクエストをパイプラインに
再入力させることを特徴とする。
(5) 発明の実施例
第４図は、本発明の実施例の構成図である。同
図において、４，４′はCPU0乃至CPUoとの間の
インタフエース・レジスタCOPORT，Ｃo，Ｒ
RTを示す。５は再投入信号に対するポート
LBPRTであり、６は優先制御回路である。７
乃至１３は、Ｔ１乃至Ｔ７として表わされるパイ
プラインの構成要素である。特にＴ７は、リクエ
スト再投入指令の設定に使用される。１４はバツ
フアBS2であり、１５はそのアドレス回路、１６
は読出しデータ（RD）レジスタ、１７はマージ
回路、１８は入力データ・レジスタ、１９は書込
みデータ（WD）レジスタである。
図において、４，４′はCPU0乃至CPUoとの間の
インタフエース・レジスタCOPORT，Ｃo，Ｒ
RTを示す。５は再投入信号に対するポート
LBPRTであり、６は優先制御回路である。７
乃至１３は、Ｔ１乃至Ｔ７として表わされるパイ
プラインの構成要素である。特にＴ７は、リクエ
スト再投入指令の設定に使用される。１４はバツ
フアBS2であり、１５はそのアドレス回路、１６
は読出しデータ（RD）レジスタ、１７はマージ
回路、１８は入力データ・レジスタ、１９は書込
みデータ（WD）レジスタである。
また２０は、パイプラインＴ２の出力により制
御される制御メモリBIMEMであり、２１はその
アドレス・レジスタBIAR、２２はｎ＋１ビツト
〓〓〓〓〓
の読出しデータ（BIRD）レジスタ、２３は書込
みデータ（BIWD）レジスタ、２４はBIRDから
読出したバツフア対照情報から、同一データをも
つBS1の判別とBIMEM更新の必要性を判別する
BI論理回路である。そして２５は、再投入
（LB）論理回路であり、BI論理回路により制御さ
れて、BIMEMを更新する場合には、BS2の書込
み信号と共にパイプライン再投入リクエストをＴ
７に設定し、またBIMEMの更新を行なわない場
合には、BS2に対する書込み信号のみをＴ７に設
定する。
御される制御メモリBIMEMであり、２１はその
アドレス・レジスタBIAR、２２はｎ＋１ビツト
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の読出しデータ（BIRD）レジスタ、２３は書込
みデータ（BIWD）レジスタ、２４はBIRDから
読出したバツフア対照情報から、同一データをも
つBS1の判別とBIMEM更新の必要性を判別する
BI論理回路である。そして２５は、再投入
（LB）論理回路であり、BI論理回路により制御さ
れて、BIMEMを更新する場合には、BS2の書込
み信号と共にパイプライン再投入リクエストをＴ
７に設定し、またBIMEMの更新を行なわない場
合には、BS2に対する書込み信号のみをＴ７に設
定する。
なお、第４図の実施例回路では、簡単化のため
に記憶装置MUSUに対する処理回路部分を省略
して示してある。同様に、以下の動作説明では、
CPUからアクセス要求のあつたデータは、BS2中
に存在していたものとして説明を進める。
に記憶装置MUSUに対する処理回路部分を省略
して示してある。同様に、以下の動作説明では、
CPUからアクセス要求のあつたデータは、BS2中
に存在していたものとして説明を進める。
まず、BIMEMを書替える必要のない場合、す
なわち、あるCPUがストア命令を実行したと
き、他のCPUのBS1には対応するデータが含まれ
ていない場合について述べる。
なわち、あるCPUがストア命令を実行したと
き、他のCPUのBS1には対応するデータが含まれ
ていない場合について述べる。
COPRT４が、CPU0から、８バイトの部分
書込み命令（PST）をを受付けたものとする。こ
の命令受付けは、優先制御回路６で優先度を判定
された後、PST命令は、バツフアBS2のアドレス
回路１５等の制御回路に入力されると共に、パイ
プラインＴ１に投入される。アドレス回路１５を
経て、BS2からRDレジスタ１６に、該当データ
が読み出され、マージ回路１７で、入力WDレジ
スタ１８から書込みデータとマージされる。
書込み命令（PST）をを受付けたものとする。こ
の命令受付けは、優先制御回路６で優先度を判定
された後、PST命令は、バツフアBS2のアドレス
回路１５等の制御回路に入力されると共に、パイ
プラインＴ１に投入される。アドレス回路１５を
経て、BS2からRDレジスタ１６に、該当データ
が読み出され、マージ回路１７で、入力WDレジ
スタ１８から書込みデータとマージされる。
このとき、パイプラインのＴ２からの制御信号
により、BIMEM２０からも、バツフア対照情報
の読出しが行なわれる。BIRDレジスタ２２に読
み出されたｎ＋１ビツトのバツフア対照情報は、
BI論理回路２４で、各CPUのBS1とBS2とのデー
タ対応が調べられる。ここで、該情報のCPU0以
外に対する領域が、全て“０”であつたときに
は、CPU内バツフアBS1の対応データを無効化す
る指令BIRQは、どのCPUへも出力されない。
により、BIMEM２０からも、バツフア対照情報
の読出しが行なわれる。BIRDレジスタ２２に読
み出されたｎ＋１ビツトのバツフア対照情報は、
BI論理回路２４で、各CPUのBS1とBS2とのデー
タ対応が調べられる。ここで、該情報のCPU0以
外に対する領域が、全て“０”であつたときに
は、CPU内バツフアBS1の対応データを無効化す
る指令BIRQは、どのCPUへも出力されない。
また、この場合には、CPU0内のBS1と、BS2
とのデータは、PST命令に基づき更新されるが、
バツフア対照関係は全く変らないから、BIMEM
内のバツフア対照情報を書替える必要はない。し
たがつて、BI論理回路からLB論理回路２５へ
は、パイプラインＴ１，Ｔ２等へのリクエスト再
投入指示は与えられない。このとき、LB論理回
路２５は、単にBS2への書込み信号のみを、Ｔ７
に設定する。
とのデータは、PST命令に基づき更新されるが、
バツフア対照関係は全く変らないから、BIMEM
内のバツフア対照情報を書替える必要はない。し
たがつて、BI論理回路からLB論理回路２５へ
は、パイプラインＴ１，Ｔ２等へのリクエスト再
投入指示は与えられない。このとき、LB論理回
路２５は、単にBS2への書込み信号のみを、Ｔ７
に設定する。
ところで、先にマージ回路１７でマージされた
更新データは、BS2への書込みのため、WDレジ
スタ１９までシフトされている。またBS2への書
込みアドレスは、Ｔ６，Ｔ７を通り、LBPRT
５からアドレス回路１５に設定される。ここで、
LBPRTからの書込み信号により、更新データ
は、BS2に書込まれる。
更新データは、BS2への書込みのため、WDレジ
スタ１９までシフトされている。またBS2への書
込みアドレスは、Ｔ６，Ｔ７を通り、LBPRT
５からアドレス回路１５に設定される。ここで、
LBPRTからの書込み信号により、更新データ
は、BS2に書込まれる。
なお、BS2は、第２図において説明したよう
に、16バイト４バンク構成をとつているので、上
述した８バイトの部分書込み命令PSTが該当する
バンクに対しては、アクセスが禁止される。しか
し、他のバンクは独立的に動作できるので他のバ
ンクに対するアクセスは、パイプラインに投入す
ることが可能である。
に、16バイト４バンク構成をとつているので、上
述した８バイトの部分書込み命令PSTが該当する
バンクに対しては、アクセスが禁止される。しか
し、他のバンクは独立的に動作できるので他のバ
ンクに対するアクセスは、パイプラインに投入す
ることが可能である。
次に、BIMEMを書替える必要がある場合につ
いて述べる。上述した場合と、同様に、CPU0の
COPRTにPST命令を受け付けたとき、BS2に
対する動作は全く同様に行なわれる。また、
BIMEMからのバツフア対照情報の読出しも、同
様に行なわれる。ここで、BI論理回路２４が、
CPU0以外の領域に“１”を検出したとき、該
“１”に対応するCPUのBS1に対して、データを
無効化する指令BIRQを送出する。
いて述べる。上述した場合と、同様に、CPU0の
COPRTにPST命令を受け付けたとき、BS2に
対する動作は全く同様に行なわれる。また、
BIMEMからのバツフア対照情報の読出しも、同
様に行なわれる。ここで、BI論理回路２４が、
CPU0以外の領域に“１”を検出したとき、該
“１”に対応するCPUのBS1に対して、データを
無効化する指令BIRQを送出する。
他のCPUのBS1にあつた対応データが無効にさ
れたことにより、BIMEMにあるバツフア対照情
報中の対応する“１”も無効となるので、その更
新処理が必要となる。このため、BI論理回路２
４からの指示により、LB論理回路２５は、BS2
への書込み信号と共に、BIMEM更新のためのパ
イプライン再投入用リクエストを、Ｔ７に設定す
る。
れたことにより、BIMEMにあるバツフア対照情
報中の対応する“１”も無効となるので、その更
新処理が必要となる。このため、BI論理回路２
４からの指示により、LB論理回路２５は、BS2
への書込み信号と共に、BIMEM更新のためのパ
イプライン再投入用リクエストを、Ｔ７に設定す
る。
パイプライン再投入用のリクエストは、
BIMEMの更新情報を含み、Ｔ７から、LBPRT
および優先制御回路６を通り、BS2を書込み制御
すると共に、パイプラインのＴ１に再投入され
る。パイプラインに再投入されたリクエストは、
Ｔ２からBIMEMのBIARレジスタ２１および
BIWDレジスタ２３に必要情報を設定し、
BIMEMを最新情報に更新する処理を、BS2の書
込み処理と並列に実行する。
BIMEMの更新情報を含み、Ｔ７から、LBPRT
および優先制御回路６を通り、BS2を書込み制御
すると共に、パイプラインのＴ１に再投入され
る。パイプラインに再投入されたリクエストは、
Ｔ２からBIMEMのBIARレジスタ２１および
BIWDレジスタ２３に必要情報を設定し、
BIMEMを最新情報に更新する処理を、BS2の書
込み処理と並列に実行する。
(6) 発明の効果
〓〓〓〓〓
本発明によれば、たとえば64バイトのデータ
を、８バイトの部分書込み命令PSTを用いて書込
む場合、バツフアBS2の書込み動作と並列に、制
御メモリBIMEMのバツフア対照情報の更新処理
を行なうことができるので、BS2のバンク並列処
理も考慮して、合計９回のパイプライン使用で済
ますことができ、処理速度を著しく向上させるこ
とができる。
本発明によれば、たとえば64バイトのデータ
を、８バイトの部分書込み命令PSTを用いて書込
む場合、バツフアBS2の書込み動作と並列に、制
御メモリBIMEMのバツフア対照情報の更新処理
を行なうことができるので、BS2のバンク並列処
理も考慮して、合計９回のパイプライン使用で済
ますことができ、処理速度を著しく向上させるこ
とができる。
第１図は本発明が適用されるデータ処理システ
ムの構成図、第２図ａ，ｂは記憶制御装置MCU
内のバツフアBS2と制御メモリBIMEMとの対応
を示す構成図、第３図はBIMEM中のバツフア対
照情報の説明図、第４図は本発明実施例の回路図
である。 図において、４，４′はCPUからの命令受入れ
ポート、５はパイプライン終端からの再投入ポー
ト、７乃至１３はパイプライン構成要素、１４は
バツフアBS2、１５はアドレス回路、１６は読出
しデータ・レジスタ、１９は書込みデータ・レジ
スタ、２０は制御メモリBIMEM、２１はアドレ
ス・レジスタ、２２は読出しデータ・レジスタ、
２３は書込みデータ・レジスタ、２４はバツフア
対照情報に関するBI論理回路、２５はリクエス
ト再投入を制御するLB論理回路、をそれぞれ示
す。 〓〓〓〓〓
ムの構成図、第２図ａ，ｂは記憶制御装置MCU
内のバツフアBS2と制御メモリBIMEMとの対応
を示す構成図、第３図はBIMEM中のバツフア対
照情報の説明図、第４図は本発明実施例の回路図
である。 図において、４，４′はCPUからの命令受入れ
ポート、５はパイプライン終端からの再投入ポー
ト、７乃至１３はパイプライン構成要素、１４は
バツフアBS2、１５はアドレス回路、１６は読出
しデータ・レジスタ、１９は書込みデータ・レジ
スタ、２０は制御メモリBIMEM、２１はアドレ
ス・レジスタ、２２は読出しデータ・レジスタ、
２３は書込みデータ・レジスタ、２４はバツフア
対照情報に関するBI論理回路、２５はリクエス
ト再投入を制御するLB論理回路、をそれぞれ示
す。 〓〓〓〓〓
Claims (1)
- １ 自装置のみで使用する第１バツフアを有する
複数のデータ処理装置と、該複数のデータ処理装
置の全てがアクセスできる第２バツフアおよび該
第２バツフアと上記第１バツフアとの内容の対応
を示す制御メモリをもち、かつパイプライン制御
される記憶制御装置と、記憶装置とを備えたデー
タ処理システムにおいて、上記制御メモリの内容
を書替える必要性を検出する回路と、該検出回路
により制御されるリクエスト再入力回路とを有
し、ストア命令が与えられたとき、まず上記第２
バツフアに対する書込みを行なうリクエストを、
上記記憶制御装置のパイプラインに入力し、上記
検出回路が制御メモリの内容を書替える必要性を
検出したとき、上記リクエスト再入力回路を制御
して、制御メモリの内容を書替えるためのリクエ
ストをパイプラインに再入力させることを特徴と
する記憶アクセス処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56208356A JPS58109952A (ja) | 1981-12-23 | 1981-12-23 | 記憶アクセス処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56208356A JPS58109952A (ja) | 1981-12-23 | 1981-12-23 | 記憶アクセス処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58109952A JPS58109952A (ja) | 1983-06-30 |
| JPS6135583B2 true JPS6135583B2 (ja) | 1986-08-13 |
Family
ID=16554930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56208356A Granted JPS58109952A (ja) | 1981-12-23 | 1981-12-23 | 記憶アクセス処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58109952A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0348628A3 (en) * | 1988-06-28 | 1991-01-02 | International Business Machines Corporation | Cache storage system |
| US5581734A (en) * | 1993-08-02 | 1996-12-03 | International Business Machines Corporation | Multiprocessor system with shared cache and data input/output circuitry for transferring data amount greater than system bus capacity |
-
1981
- 1981-12-23 JP JP56208356A patent/JPS58109952A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58109952A (ja) | 1983-06-30 |
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