JP3074897B2 - メモリ回路 - Google Patents
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- 230000015654 memory Effects 0.000 title claims description 22
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【技術分野】本発明はメモリ回路に関し、特に半導体メ
モリ回路に格納されたデータが有効か否かを示す有効ビ
ット信号の生成に関する。
モリ回路に格納されたデータが有効か否かを示す有効ビ
ット信号の生成に関する。
【０００２】
【従来技術】従来、半導体メモリ回路においては、図４
に示すように、記憶領域６のデータ部６ａにデータが書
込まれるとともに、有効ビット部６ｂに該データが有効
か否かを示す有効ビット値が書込まれている。
に示すように、記憶領域６のデータ部６ａにデータが書
込まれるとともに、有効ビット部６ｂに該データが有効
か否かを示す有効ビット値が書込まれている。
【０００３】この記憶領域６からデータを読出す場合、
データ部６ａの値がデータ161 として出力されるととも
に、有効ビット部６ｂの値が有効ビット信号162 として
出力される。
データ部６ａの値がデータ161 として出力されるととも
に、有効ビット部６ｂの値が有効ビット信号162 として
出力される。
【０００４】記憶領域６のあるアドレスのデータが無効
となった場合、該アドレスに対応する記憶領域６の有効
ビット部６ｂに無効ビット値が書込まれる。この処理を
行うことによって、無効となった該アドレスのデータの
読出し時に記憶領域６の有効ビット部６ｂから無効ビッ
ト値が有効ビット信号162 に出力される。よって、記憶
領域６を使用するシステムではこの有効ビット信号162
の出力値でデータ部６ａから読出したデータ161 の有効
または無効を判断する。
となった場合、該アドレスに対応する記憶領域６の有効
ビット部６ｂに無効ビット値が書込まれる。この処理を
行うことによって、無効となった該アドレスのデータの
読出し時に記憶領域６の有効ビット部６ｂから無効ビッ
ト値が有効ビット信号162 に出力される。よって、記憶
領域６を使用するシステムではこの有効ビット信号162
の出力値でデータ部６ａから読出したデータ161 の有効
または無効を判断する。
【０００５】上記のような有効ビット信号を用いるシス
テムの代表例としてキャッシュメモリ（CACHE MEMORY）
がある。該システムではアクセス時間の遅い主記憶装置
と高速のＣＰＵ（中央制御装置）との動作速度の差を埋
めるために、アクセス時間の早いキャッシュメモリにＣ
ＰＵが比較的よく使用するデータを主記憶装置から読込
んでおき、通常はＣＰＵとキャッシュメモリとの間だけ
で動作させることによってシステムの高速性を保ってい
る。
テムの代表例としてキャッシュメモリ（CACHE MEMORY）
がある。該システムではアクセス時間の遅い主記憶装置
と高速のＣＰＵ（中央制御装置）との動作速度の差を埋
めるために、アクセス時間の早いキャッシュメモリにＣ
ＰＵが比較的よく使用するデータを主記憶装置から読込
んでおき、通常はＣＰＵとキャッシュメモリとの間だけ
で動作させることによってシステムの高速性を保ってい
る。
【０００６】したがって、該システムにおいては主記憶
装置とキャッシュメモリとの間でのデータの整合が重要
であり、キャッシュメモリからの有効ビット信号がＣＰ
Ｕにその情報を与えている。そこで、何らかの要因で主
記憶装置とキャッシュメモリとの間でデータの整合性が
失われたと判断されると、キャッシュメモリの該当アド
レスの有効ビット部に無効ビット値が書込まれる。この
処理は一般に無効化処理と呼ばれる。
装置とキャッシュメモリとの間でのデータの整合が重要
であり、キャッシュメモリからの有効ビット信号がＣＰ
Ｕにその情報を与えている。そこで、何らかの要因で主
記憶装置とキャッシュメモリとの間でデータの整合性が
失われたと判断されると、キャッシュメモリの該当アド
レスの有効ビット部に無効ビット値が書込まれる。この
処理は一般に無効化処理と呼ばれる。
【０００７】通常、記憶領域６の無効化処理は最優先で
行われる。これは無効データを持つアドレスに読出しア
クセスが発生したとき、記憶領域６の該当アドレスの有
効ビット部６ｂに有効ビット値が書込まれていれば、無
効データが有効と判定されてシステムが誤動作するため
である。そのため、記憶領域６の無効化処理が開始され
ると、図示せぬＣＰＵの動作が制限される。尚、一般に
有効ビット値は論理値“１”で、無効ビット値は論理値
“０”で表現される。
行われる。これは無効データを持つアドレスに読出しア
クセスが発生したとき、記憶領域６の該当アドレスの有
効ビット部６ｂに有効ビット値が書込まれていれば、無
効データが有効と判定されてシステムが誤動作するため
である。そのため、記憶領域６の無効化処理が開始され
ると、図示せぬＣＰＵの動作が制限される。尚、一般に
有効ビット値は論理値“１”で、無効ビット値は論理値
“０”で表現される。
【０００８】このような従来の半導体メモリ回路では、
記憶領域６の複数のアドレスのデータを無効化する場
合、対象アドレスすべての有効ビット部６ｂに無効ビッ
ト値を書込まなければならない。例えば、１アドレスの
有効ビット部６ｂに無効ビット値を書込むのに１クロッ
クかかるメモリ回路の場合、６４ワードのデータを無効
にするには最低６４クロックが必要となる。よって、有
効ビット部６ｂへの無効ビット値の書込みにＮクロック
かかる回路構成では６４×Ｎ倍のクロックが必要にな
る。
記憶領域６の複数のアドレスのデータを無効化する場
合、対象アドレスすべての有効ビット部６ｂに無効ビッ
ト値を書込まなければならない。例えば、１アドレスの
有効ビット部６ｂに無効ビット値を書込むのに１クロッ
クかかるメモリ回路の場合、６４ワードのデータを無効
にするには最低６４クロックが必要となる。よって、有
効ビット部６ｂへの無効ビット値の書込みにＮクロック
かかる回路構成では６４×Ｎ倍のクロックが必要にな
る。
【０００９】上記のキャッシュメモリの場合、アドレス
が３２、６４、１２８ワード単位で管理するのが一般的
であるため、無効化処理も３２、６４、１２８ワード単
位で一括して行われる。したがって、この種のシステム
では無効化処理が行われている間ＣＰＵの動作が制限さ
れるので、システムの動作速度が著しく低下するという
問題がある。
が３２、６４、１２８ワード単位で管理するのが一般的
であるため、無効化処理も３２、６４、１２８ワード単
位で一括して行われる。したがって、この種のシステム
では無効化処理が行われている間ＣＰＵの動作が制限さ
れるので、システムの動作速度が著しく低下するという
問題がある。
【００１０】
【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、無効化処理時のＣＰＵ
の待ち時間を大幅に短縮することができ、システムの処
理速度を大幅に向上させることができるメモリ回路の提
供を目的とする。
点を除去すべくなされたもので、無効化処理時のＣＰＵ
の待ち時間を大幅に短縮することができ、システムの処
理速度を大幅に向上させることができるメモリ回路の提
供を目的とする。
【００１１】
【発明の構成】本発明によるメモリ回路は、複数のエン
トリからなる記憶領域と、複数の保持領域と、選択手段
と、書込み手段と、演算手段と、出力手段と、無効化手
段とを有するメモリ回路であって、前記記憶領域は、予
め複数のブロックに分割して管理されるものであり、 前
記エントリは、データを記憶するデータ部と、前記デー
タが有効か否かを示す有効ビットを格納する有効ビット
部と、極性ビットを記憶する極性ビット部とを少なくと
も備えるものであり、 前記複数の保持領域を構成するそ
れぞれの保持領域は、前記複数のブロックのそれぞれの
ブロックに対応するものであり、各保持領域は対応する
前記ブロック内の各エントリの前記データの有効性を判
断するために必要になる前記極性ビットの値を独立して
更新可能に保持するものであり、 前記選択手段は、前記
記憶領域に前記データを書込む時と前記記憶領域から前
記データを読出す時に、前記複数の保持領域から出力さ
れる極性ビットの値のうち、書込みまたは読出し対象と
なっている１つの前記ブロックに対応する前記保持領域
から出力される前記極性ビットの値を選択して出力する
ものであり、 前記書込み手段は、前記記憶領域に前記デ
ータを書込む時に、前記選択手段から出力された前記極
性ビットの値を前記データを書込む前記エントリの前記
極性ビット部に書込むものであり、 前記演算手段は、前
記記憶領域から前記データを読出す時に、前記データを
読出す前記エントリの前記極性ビット部から出力された
極性ビットの値と前記選択手段から出力された極性ビッ
トとの論理演算を行うものであり、 前記出力手段は、前
記記憶領域から前記データを読出す時に、少なくとも前
記演算手段の論理演算の結果を用いて、前記記憶領域か
ら読出された前記データが有効なものであるか否かを示
す信号を出力するものであり、 前記無効化手段は、一つ
の前記ブロックに含まれる全てのエントリのデータを無
効化するために、無効化されるべき前記ブロックに対応
する前記保持領域に保持されている極性ビットの値を変
更するものであることを特徴とする。
トリからなる記憶領域と、複数の保持領域と、選択手段
と、書込み手段と、演算手段と、出力手段と、無効化手
段とを有するメモリ回路であって、前記記憶領域は、予
め複数のブロックに分割して管理されるものであり、 前
記エントリは、データを記憶するデータ部と、前記デー
タが有効か否かを示す有効ビットを格納する有効ビット
部と、極性ビットを記憶する極性ビット部とを少なくと
も備えるものであり、 前記複数の保持領域を構成するそ
れぞれの保持領域は、前記複数のブロックのそれぞれの
ブロックに対応するものであり、各保持領域は対応する
前記ブロック内の各エントリの前記データの有効性を判
断するために必要になる前記極性ビットの値を独立して
更新可能に保持するものであり、 前記選択手段は、前記
記憶領域に前記データを書込む時と前記記憶領域から前
記データを読出す時に、前記複数の保持領域から出力さ
れる極性ビットの値のうち、書込みまたは読出し対象と
なっている１つの前記ブロックに対応する前記保持領域
から出力される前記極性ビットの値を選択して出力する
ものであり、 前記書込み手段は、前記記憶領域に前記デ
ータを書込む時に、前記選択手段から出力された前記極
性ビットの値を前記データを書込む前記エントリの前記
極性ビット部に書込むものであり、 前記演算手段は、前
記記憶領域から前記データを読出す時に、前記データを
読出す前記エントリの前記極性ビット部から出力された
極性ビットの値と前記選択手段から出力された極性ビッ
トとの論理演算を行うものであり、 前記出力手段は、前
記記憶領域から前記データを読出す時に、少なくとも前
記演算手段の論理演算の結果を用いて、前記記憶領域か
ら読出された前記データが有効なものであるか否かを示
す信号を出力するものであり、 前記無効化手段は、一つ
の前記ブロックに含まれる全てのエントリのデータを無
効化するために、無効化されるべき前記ブロックに対応
する前記保持領域に保持されている極性ビットの値を変
更するものであることを特徴とする。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、記憶領域１はデータ101 を
格納するデータ部１ａと、該データ101 が有効か否かを
示す有効ビット入力102 を格納する有効ビット部１ｂ
と、該データ部１ａを含む複数のデータ部からなる所定
領域内のデータが有効か否かを示すレジスタファイル２
の出力信号120 を格納する極性ビット部１ｃとから構成
されている。
ック図である。図において、記憶領域１はデータ101 を
格納するデータ部１ａと、該データ101 が有効か否かを
示す有効ビット入力102 を格納する有効ビット部１ｂ
と、該データ部１ａを含む複数のデータ部からなる所定
領域内のデータが有効か否かを示すレジスタファイル２
の出力信号120 を格納する極性ビット部１ｃとから構成
されている。
【００１４】レジスタファイル２には記憶領域１におい
て複数のデータ部からなる所定領域内のデータが有効か
否かを示す情報が書込まれる。すなわち、所定領域内の
データに対して無効化処理を行う場合、レジスタファイ
ル２の値が反転されるようになっている。
て複数のデータ部からなる所定領域内のデータが有効か
否かを示す情報が書込まれる。すなわち、所定領域内の
データに対して無効化処理を行う場合、レジスタファイ
ル２の値が反転されるようになっている。
【００１５】排他的論理積回路３は極性ビット部１ｃの
出力信号113 とレジスタファイル２の出力信号120 との
排他的論理積をとり、その演算結果131 を論理積回路４
に出力する。論理積回路４は有効ビット部１ｂの出力信
号112 と排他的論理積回路３の演算結果131 との論理積
をとり、その演算結果を有効ビット信号141 として出力
する。よって、記憶領域１のデータ部１ａから読出され
たデータ111 は、図示せぬＣＰＵにおいて有効ビット信
号141 の値に応じて有効または無効と判定される。
出力信号113 とレジスタファイル２の出力信号120 との
排他的論理積をとり、その演算結果131 を論理積回路４
に出力する。論理積回路４は有効ビット部１ｂの出力信
号112 と排他的論理積回路３の演算結果131 との論理積
をとり、その演算結果を有効ビット信号141 として出力
する。よって、記憶領域１のデータ部１ａから読出され
たデータ111 は、図示せぬＣＰＵにおいて有効ビット信
号141 の値に応じて有効または無効と判定される。
【００１６】図２は本発明の一実施例における読出し動
作時の有効ビット信号の真理値表を示す図である。図に
おいて、レジスタファイル（ＲＦ）２に論理値“０”が
書込まれている場合、有効ビット部（Ｖ）１ｂに論理値
“１”が書込まれ、極性ビット部（ＣＰ）１ｃに論理値
“０”が書込まれていれば、有効ビット信号141 は論理
値“１”となる。
作時の有効ビット信号の真理値表を示す図である。図に
おいて、レジスタファイル（ＲＦ）２に論理値“０”が
書込まれている場合、有効ビット部（Ｖ）１ｂに論理値
“１”が書込まれ、極性ビット部（ＣＰ）１ｃに論理値
“０”が書込まれていれば、有効ビット信号141 は論理
値“１”となる。
【００１７】また、有効ビット部１ｂに論理値“１”が
書込まれ、極性ビット部１ｃに論理値“１”が書込まれ
ていれば、有効ビット信号141 は論理値“０”となる。
さらに、有効ビット部１ｂに論理値“０”が書込まれて
いれば、極性ビット部１ｃの値に関係なく、有効ビット
信号141 は論理値“０”となる。
書込まれ、極性ビット部１ｃに論理値“１”が書込まれ
ていれば、有効ビット信号141 は論理値“０”となる。
さらに、有効ビット部１ｂに論理値“０”が書込まれて
いれば、極性ビット部１ｃの値に関係なく、有効ビット
信号141 は論理値“０”となる。
【００１８】一方、レジスタファイル２に論理値“１”
が書込まれている場合、有効ビット部１ｂに論理値
“１”が書込まれ、極性ビット部１ｃに論理値“０”が
書込まれていれば、有効ビット信号141 は論理値“０”
となる。
が書込まれている場合、有効ビット部１ｂに論理値
“１”が書込まれ、極性ビット部１ｃに論理値“０”が
書込まれていれば、有効ビット信号141 は論理値“０”
となる。
【００１９】また、有効ビット部１ｂに論理値“１”が
書込まれ、極性ビット部１ｃに論理値“１”が書込まれ
ていれば、有効ビット信号141 は論理値“１”となる。
さらに、有効ビット部１ｂに論理値“０”が書込まれて
いれば、極性ビット部１ｃの値に関係なく、有効ビット
信号141 は論理値“０”となる。
書込まれ、極性ビット部１ｃに論理値“１”が書込まれ
ていれば、有効ビット信号141 は論理値“１”となる。
さらに、有効ビット部１ｂに論理値“０”が書込まれて
いれば、極性ビット部１ｃの値に関係なく、有効ビット
信号141 は論理値“０”となる。
【００２０】これら図１および図２を用いて本発明の一
実施例の動作について説明する。記憶領域１のあるアド
レスのデータが無効となった場合、まず該アドレスに対
応する有効ビット部１ｂに無効ビット値（論理値
“０”）を書込む。
実施例の動作について説明する。記憶領域１のあるアド
レスのデータが無効となった場合、まず該アドレスに対
応する有効ビット部１ｂに無効ビット値（論理値
“０”）を書込む。
【００２１】この後に、無効データを持つ該アドレスの
データをデータ部１ａから読出すと、該アドレスの有効
ビット部１ｂから無効ビット値が読出されるので、論理
積回路４の演算結果が論理値“０”となって有効ビット
信号141 として無効ビット値が出力される。
データをデータ部１ａから読出すと、該アドレスの有効
ビット部１ｂから無効ビット値が読出されるので、論理
積回路４の演算結果が論理値“０”となって有効ビット
信号141 として無効ビット値が出力される。
【００２２】次に、記憶領域１のすべてのアドレスのデ
ータが無効となった場合、レジスタファイル２の内容を
反転させることによって全アドレスのデータを夫々無効
化する。すなわち、レジスタファイル２に論理値“０”
が格納されていればその内容を反転して論理値“１”と
し、論理値“１”が格納されていればその内容を反転し
て論理値“０”とする。
ータが無効となった場合、レジスタファイル２の内容を
反転させることによって全アドレスのデータを夫々無効
化する。すなわち、レジスタファイル２に論理値“０”
が格納されていればその内容を反転して論理値“１”と
し、論理値“１”が格納されていればその内容を反転し
て論理値“０”とする。
【００２３】これによって、記憶領域１からデータ111
を読出す場合、極性ビット部１ｃの値とレジスタファイ
ル２の値とが一致しなくなるので、排他的論理積回路３
の出力が論理値“０”となり、論理積回路４から有効ビ
ット信号141 として無効ビット値が出力される。
を読出す場合、極性ビット部１ｃの値とレジスタファイ
ル２の値とが一致しなくなるので、排他的論理積回路３
の出力が論理値“０”となり、論理積回路４から有効ビ
ット信号141 として無効ビット値が出力される。
【００２４】例えば、記憶領域１が1024ワードのアドレ
スで構成されている場合、記憶領域１のすべてのアドレ
スに対して無効化処理を行うとき、従来のメモリ回路で
は1024回の書込み動作が必要となる。これに対して、上
記の記憶領域１ではレジスタファイル２の内容を反転す
ることによって、記憶領域１のすべてのアドレスに対し
て無効化処理を行うことができる。
スで構成されている場合、記憶領域１のすべてのアドレ
スに対して無効化処理を行うとき、従来のメモリ回路で
は1024回の書込み動作が必要となる。これに対して、上
記の記憶領域１ではレジスタファイル２の内容を反転す
ることによって、記憶領域１のすべてのアドレスに対し
て無効化処理を行うことができる。
【００２５】通常、この種のシステムがクロック同期で
あることを加味すると、従来のメモリ回路では1024クロ
ック以上必要であるのに対し、本発明の一実施例による
メモリ回路では１クロックで記憶領域１のすべてのアド
レスに対して無効化処理を行うことができる。
あることを加味すると、従来のメモリ回路では1024クロ
ック以上必要であるのに対し、本発明の一実施例による
メモリ回路では１クロックで記憶領域１のすべてのアド
レスに対して無効化処理を行うことができる。
【００２６】図３は本発明の他の実施例の構成を示すブ
ロック図である。図において、本発明の他の実施例は記
憶領域１をアドレス上４ブロックに分割し、各ブロック
に対応してレジスタファイル２−１〜２−４を設け、レ
ジスタファイル２−１〜２−４各々の出力信号121 〜12
4 をセレクタ５で選択するようにした以外は図１に示す
本発明の一実施例と同様の構成となっており、同一構成
要素には同一符号を付してある。また、同一構成要素の
動作は本発明の一実施例と同様である。
ロック図である。図において、本発明の他の実施例は記
憶領域１をアドレス上４ブロックに分割し、各ブロック
に対応してレジスタファイル２−１〜２−４を設け、レ
ジスタファイル２−１〜２−４各々の出力信号121 〜12
4 をセレクタ５で選択するようにした以外は図１に示す
本発明の一実施例と同様の構成となっており、同一構成
要素には同一符号を付してある。また、同一構成要素の
動作は本発明の一実施例と同様である。
【００２７】ここで、記憶領域１をアドレスの上位２ビ
ットで分割した場合について以下説明する。尚、レジス
タファイル２−１はアドレスの上位２ビットが“００”
のブロックに対応し、レジスタファイル２−２はアドレ
スの上位２ビットが“０１”のブロックに対応し、レジ
スタファイル２−３はアドレスの上位２ビットが“１
０”のブロックに対応し、レジスタファイル２−４はア
ドレスの上位２ビットが“１１”のブロックに対応する
ものとする。
ットで分割した場合について以下説明する。尚、レジス
タファイル２−１はアドレスの上位２ビットが“００”
のブロックに対応し、レジスタファイル２−２はアドレ
スの上位２ビットが“０１”のブロックに対応し、レジ
スタファイル２−３はアドレスの上位２ビットが“１
０”のブロックに対応し、レジスタファイル２−４はア
ドレスの上位２ビットが“１１”のブロックに対応する
ものとする。
【００２８】まず、アドレスの上位２ビットが“００”
の記憶領域１にデータを書込む動作では、データ101 が
記憶領域１のデータ部１ａに、該データ101 に対応する
有効ビット入力102 が有効ビット部１ｂに、レジスタフ
ァイル２−１の出力値121 がセレクタ５で選択信号103
に応じて選択されて極性ビット部１ｃに夫々書込まれ
る。
の記憶領域１にデータを書込む動作では、データ101 が
記憶領域１のデータ部１ａに、該データ101 に対応する
有効ビット入力102 が有効ビット部１ｂに、レジスタフ
ァイル２−１の出力値121 がセレクタ５で選択信号103
に応じて選択されて極性ビット部１ｃに夫々書込まれ
る。
【００２９】アドレスの上位２ビットが“００”の記憶
領域１からデータを読出す動作では、記憶領域１のデー
タ部１ａの値をデータ111 として出力するとともに、有
効ビット部１ｂの値を出力信号112 として論理積回路４
に、極性ビット部１ｃの値を出力信号113 として排他的
論理積回路３に出力する。
領域１からデータを読出す動作では、記憶領域１のデー
タ部１ａの値をデータ111 として出力するとともに、有
効ビット部１ｂの値を出力信号112 として論理積回路４
に、極性ビット部１ｃの値を出力信号113 として排他的
論理積回路３に出力する。
【００３０】したがって、上述した本発明の一実施例の
処理と同様にして、レジスタファイル２−１の内容を反
転することによって、アドレスの上位２ビットが“０
０”である記憶領域１のデータのみを一括して無効化処
理することができる。
処理と同様にして、レジスタファイル２−１の内容を反
転することによって、アドレスの上位２ビットが“０
０”である記憶領域１のデータのみを一括して無効化処
理することができる。
【００３１】また、レジスタファイル２−２〜２−４の
内容を夫々反転することによって、アドレスの上位２ビ
ットが“０１”，“１０”，“１１”である記憶領域１
のデータを夫々独立に一括して無効化処理することがで
きる。
内容を夫々反転することによって、アドレスの上位２ビ
ットが“０１”，“１０”，“１１”である記憶領域１
のデータを夫々独立に一括して無効化処理することがで
きる。
【００３２】このように、複数のデータ部からなる所定
領域内のデータが有効か否かを示す極性ビットをレジス
タファイル２に保持しておき、このレジスタファイル２
の内容と記憶領域１の極性ビット部１ｃの内容との排他
的論理積を排他的論理積回路３でとり、排他的論理積回
路３の演算結果と記憶領域１の有効ビット部１ｂの内容
との論理積を論理積回路４でとってその演算結果を有効
ビット信号として出力することによって、複数アドレス
のデータの無効化を１クロックで実現することができ、
従来の処理に比べて無効化処理のための時間を大幅に短
縮することができる。
領域内のデータが有効か否かを示す極性ビットをレジス
タファイル２に保持しておき、このレジスタファイル２
の内容と記憶領域１の極性ビット部１ｃの内容との排他
的論理積を排他的論理積回路３でとり、排他的論理積回
路３の演算結果と記憶領域１の有効ビット部１ｂの内容
との論理積を論理積回路４でとってその演算結果を有効
ビット信号として出力することによって、複数アドレス
のデータの無効化を１クロックで実現することができ、
従来の処理に比べて無効化処理のための時間を大幅に短
縮することができる。
【００３３】よって、記憶領域１をキャッシュメモリと
して用いた場合、無効化処理時のＣＰＵの待ち時間を大
幅に短縮することができ、システムの処理速度を大幅に
向上させることができる。
して用いた場合、無効化処理時のＣＰＵの待ち時間を大
幅に短縮することができ、システムの処理速度を大幅に
向上させることができる。
【００３４】
【発明の効果】以上説明したように本発明によれば、複
数のデータ部から構成される所定領域内のデータが有効
か否かを示す極性ビットを保持手段に保持しておき、記
憶領域にデータおよび有効ビットを書込むときに保持手
段に保持した極性ビットを記憶領域の極性ビット部に書
込むとともに、記憶領域からデータを読出すときに極性
ビット部の極性ビットと保持手段の極性ビットとの論理
演算の演算結果と有効ビット部の有効ビットとに応じて
有効ビット信号を出力することによって、無効化処理時
のＣＰＵの待ち時間を大幅に短縮することができ、シス
テムの処理速度を大幅に向上させることができるという
効果がある。
数のデータ部から構成される所定領域内のデータが有効
か否かを示す極性ビットを保持手段に保持しておき、記
憶領域にデータおよび有効ビットを書込むときに保持手
段に保持した極性ビットを記憶領域の極性ビット部に書
込むとともに、記憶領域からデータを読出すときに極性
ビット部の極性ビットと保持手段の極性ビットとの論理
演算の演算結果と有効ビット部の有効ビットとに応じて
有効ビット信号を出力することによって、無効化処理時
のＣＰＵの待ち時間を大幅に短縮することができ、シス
テムの処理速度を大幅に向上させることができるという
効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例における読出し動作時の有効
ビット信号の真理値表を示す図である。
ビット信号の真理値表を示す図である。
【図３】本発明の他の実施例の構成を示すブロック図で
ある。
ある。
【図４】従来例の構成を示すブロック図である。
１ 記憶領域 １ａ データ部 １ｂ 有効ビット部 １ｃ 極性ビット部 ２，２−１〜２−４ レジスタファイル ３ 排他的論理積回路 ４ 論理積回路 ５ セレクタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 - 12/12
Claims (1)
- 【請求項１】 複数のエントリからなる記憶領域と、複
数の保持領域と、選択手段と、書込み手段と、演算手段
と、出力手段と、無効化手段とを有するメモリ回路であ
って、前記記憶領域は、予め複数のブロックに分割して管理さ
れるものであり、 前記エントリは、データを記憶するデータ部と、前記デ
ータが有効か否かを示す有効ビットを格納する有効ビッ
ト部と、極性ビットを記憶する極性ビット部とを少なく
とも備えるものであり、 前記複数の保持領域を構成するそれぞれの保持領域は、
前記複数のブロックのそれぞれのブロックに対応するも
のであり、各保持領域は対応する前記ブロック内の各エ
ントリの前記データの有効性を判断するために必要にな
る前記極性ビットの値を独立して更新可能に保持するも
のであり、 前記選択手段は、前記記憶領域に前記データを書込む時
と前記記憶領域から前記データを読出す時に、前記複数
の保持領域から出力される極性ビットの値のうち、書込
みまたは読出し対象となっている１つの前記ブロックに
対応する前記保持領域から出力される前記極性ビットの
値を選択して出力するものであり、 前記書込み手段は、前記記憶領域に前記データを書込む
時に、前記選択手段から出力された前記極性ビットの値
を前記データを書込む前記エントリの前記極性ビット部
に書込むものであり、 前記演算手段は、前記記憶領域から前記データを読出す
時に、前記データを読出す前記エントリの前記極性ビッ
ト部から出力された極性ビットの値と前記選択手段から
出力された極性ビットとの論理演算を行うものであり、 前記出力手段は、前記記憶領域から前記データを読出す
時に、少なくとも前記演算手段の論理演算の結果を用い
て、前記記憶領域から読出された前記データが有効なも
のであるか否かを示す信号を出力するものであり、 前記無効化手段は、一つの前記ブロックに含まれる全て
のエントリのデータを無効化するために、無効化される
べき前記ブロックに対応する前記保持領域に保持されて
いる極性ビットの値を変更するものである ことを特徴と
するメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04032686A JP3074897B2 (ja) | 1992-01-23 | 1992-01-23 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04032686A JP3074897B2 (ja) | 1992-01-23 | 1992-01-23 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05204755A JPH05204755A (ja) | 1993-08-13 |
| JP3074897B2 true JP3074897B2 (ja) | 2000-08-07 |
Family
ID=12365760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04032686A Expired - Lifetime JP3074897B2 (ja) | 1992-01-23 | 1992-01-23 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3074897B2 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5642072B2 (ja) * | 1975-02-21 | 1981-10-02 | ||
| US4053948A (en) * | 1976-06-21 | 1977-10-11 | Ibm Corporation | Look aside array invalidation mechanism |
| JPS5644180A (en) * | 1979-09-17 | 1981-04-23 | Nec Corp | Information retrieval device |
| JPS5680870A (en) * | 1979-12-07 | 1981-07-02 | Hitachi Ltd | Data processor |
| JPS59167891A (ja) * | 1983-03-14 | 1984-09-21 | Nec Corp | 緩衝記憶装置 |
| JP2931636B2 (ja) * | 1990-06-08 | 1999-08-09 | 富士通株式会社 | データ処理装置 |
-
1992
- 1992-01-23 JP JP04032686A patent/JP3074897B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05204755A (ja) | 1993-08-13 |
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