JPS60183652A - キヤツシユメモリ制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、主メモリへのアクセスを高速に行な９べく王
メモリとプロセッサとの間に配されるキャッシュメモリ
の制御方法に係り、特にその内部に一部コピーされてい
る主メモリデータに対する書き換えを許可するか否かを
制御することによって必要とされる主メモリデータが速
やかに得られるようにしたキャッシュメモリ制御方法に
関するものである。

〔発明の背景〕

一般に計ｇ＋Ｇシステムにおいては、処理装置の内部処
理速度に比して主メモリへのアクセス速度は数〜故十倍
も遅く、処理に必俄な命令やデータを命令の実行毎に読
み出していたのでは命令の高速処理は望めないものとな
っている。そこで主メモリの内容の一部を処理装置内部
に置く高速メモリにコピーしておき大部分のメモリアク
セスをその高速メモリに対して行なうようにして処理の
高速化を図る方式が考えられている。この高速メモリが
キャッシュメモリと称されているものである。

キャッシュメモリの目的は上述の内容からす」らかなよ
うに処理装置の高速化、更に詳しくはメモリアクセスの
高速化にあるが、キャッシュメモリは主メモリの一部コ
ピーであシ、シたがって、大部分のメモリアクセスはキ
ャッシュメモリにて処理する一方、必要なデータ（命令
も含む）がキャッシュメモリにないときには主メモリか
ら必要なデータを含む数十バイトのデータ（これをブロ
ックと呼ぶンを転送記憶する（すなわちコピーするンよ
うにすれば、メモリアクセス全体としての処理時間が短
縮化され得るものである。必要なデータだけではなく将
来必要とするデータを予め併せて転送記憶しておく場合
は、キャッシュメモリによる効果がより効果的に発揮さ
れるところとなるわけである。

ところで、上記のようなキャッシュメモリでは処理装置
が必要とするデータあるいは命令がキャッシュメモリ上
にないときには、主メモリからは該当するブロックが転
送されることから、キャッシュメモリ上にそれまで存在
している古いデータの一部がこわされ、そこにυｔたに
宿：き込まれることになる。すなわち、処理装置が要求
するデータの所在に従って、ダイナミックにキャッシュ
メモリの内容が変わるので、このようなキャッシュメモ
リはダイナミックキャッシュメモリと称されている。

一般にプログラムを実行させるとキャッシュメモリの効
果によって処理装置の性能は向上する。

しかしながら、近年の計算機システムの応用分野ではキ
ャッシュメモリを付加しても更に性能向上が要求される
ものがある。たとえば、リアルタイム処理はその例であ
る。リアルタイム処理では、オペレーティングシステム
（以下、Ｏ８と（晒す）は故多くの小さなタスクを同時
、かつ並列に１υ１］御しなければならないからである
。そのためＯ８の中のタスクを制御する部分のプログラ
ムは繰シ返し頻繁に実行される。また、谷タスクもくり
返し頻繁に実行されることがある。このようなプログラ
ムを、前述のダイナミックキャッシュメモリをもつ計算
機システム上で実行すると、プログ２ムの主メモリ上の
配置にも影響されるが一般に使用頻度の高いプログラム
、あるいは使用頻度の高いデータがアクセスされる毎に
それらプログラムあるいはデータはキャッシュメモリに
再ロードされることになる。この再ロードは主メモリへ
のアクセスを含むため、処理装置がキャッシュメモリの
中にある命令あるいはデータをアクセスするよシははる
かに時間がかかるというものである。すなわち、頻繁に
使われるプログラムあるいはデータは、その使用の度に
キャッシュメモリに再ロードされる可能性があシ、再ロ
ード時のオーバヘッド時間の総和はそれらが使われる頻
度に比例して大きくなシ、処理性能に与える影響は大き
くなるというわけである。

この不具合を解消すべくキャッシュメモリを２種類設け
、１つは前述のダイナミックキャッシュメモリとして使
い、他方はその内容がある特別な処理を実行したとき（
たとえば、特別にキャッシュメモリを制御するために設
けられた命令を実行したとき）のみ書き換え＝Ｊとする
ような、スタティックな性質をもったものとして使う、
という方式が考えられている。後者のキャッシュメモリ
はスタティックキャッシュメモリと称されている。

したがって、繰り返し頻度大にして使用されるプログラ
ムあるいはデータをスタティックキャッシュメモリ上に
常駐させるようにする場合は、前出のリアルタイム処理
等において処理性能の向上が期待できるものである。

しかしながら、本方式においてはそのような性能向上を
実現するためにはスタティックキャッシュメモリを構成
するだめのメモリや−；ｊ（財）回路のハードウェアを
余分にもたねばならず、また、リアルタイム処理を行な
わない堝会にはプログラムやデータをスタティックキャ
ッシュメモリに常駐させても処理性能の向上には寄与せ
ず、スタティックキャッシュメモリとそのｙ−辺回路と
いったハードウェアは余分な投資となることは明らかで
ある。

〔発明の目的〕

本発明の目的は、キャッシュメモリとその周辺回路とい
ったハードウェアを徒らに増やすことなく、シかもリア
ルタイム処理等での処理性能の向上が期待し得るキャッ
シュメモリ制御方法を供するにある。

〔発明の概璧〕

この目的のため本発明は、キャッシュメモリ上に現在あ
るデータあるいは命令の主メモリ上でのアドレスを記憶
するディレクトリ内に、ブロック毎にダイナミックキャ
ッシュメモリとしてか、まだはスタティックキャッシュ
メモリとしてｔａ　作スること全規定すべく設けられた
フラグケソフトウエアによってオン、オフ制倒するよう
にしたものである。ブロック対応のキャッシュメモリ（
都’ｔ’ｆ　）がダイナミックなものとして動作するか
、スタアイツクなものとして１１１Ｉ１１乍するかはそ
のフ゛ロックχ寸応のフラグの状態によるようにしたぜ
）のである。

〔発明の実施例〕

以下、本発明を第１図から第６図により説明する。

先ず本発明に係る計ｙ？゛機システムについて説明する
。

第１図はその代表的なシステム構成を示したものである
。これによるとプロセッサ１０．２０゜３０は共通バス
６０を介して共有メモリ７０にアクセス可とされるが、
プロセッサｔｏ、２０各々と共通バス６０との間には共
有メモリ７０の一部データのコピーをもつキャッシュメ
モリ４０．５０が介在されるものとなっている。これら
のキャッシュメモリ４０．５０は、それぞれプロセッサ
１０．２０からのメモリアクセスに対して以下の様に動
作するようになっている。

（１）　リードアクセス時 キャッシュメモリ上に必″ｉｌ：なデータが揃っている
場合ｔ・よ、そのデータをプロセッサに渡す。ない場合
には共有メモリから該当データを読出してプロセッサに
渡すと共に、キャッシュメモリ上にも１呆持しておく。

この時、データと共にそのデータの共有メモリ上でのア
ドレスも保持しておく。

（２）　ライトアクセス時 ライトアクセス時には、そのデータがキャッシュメモリ
上にある場合には、キャッシュメモリと共有メモリを、
ない場合には共有メモリのみを更新する。これはストア
スルー、ライトスルーと呼ばれる方式である。

第２図は本発明に係るキャッシュメモリを主メモリに関
連せしめて示したものである。キャッシュメモリは主メ
モリ７０上のデータの一部を記憶しておくデータ記憶部
２０１と、そのデータの主メモリ７０上でのアドレスを
貯えるディレクトリ２０２と、プロセッサからの主メモ
リ７０のアドレス２０３のうちローアドレス部分２０４
とディレクトリ２０２に記憶されている内容とを比較し
たうえ一致、不一致を検出する比較器２０６とから構成
されるようになっている。ここで主メモリ７０を図示の
如（ｎ　２個のブロック、換言すればｎ　１１７ｊのロ
ーと、ｎ個のカラムに分割したとする。

これに対応して、ディレクトリ２０２はｎ個のアドレス
を、また、データ記憶部２０１はｎ個のブロック分のデ
ータをｎ己１意することができるものとなっている。主
メモリ７０上のデータをデータ記１°こ部２０１にと９
込んで両者の対応づけをする方法、すなわち、マツピン
グの方法としてはこれまで株々の方法が考案されている
が、本発明に直接係らないのでその説明は省略する。こ
こでは理解し易いように簡単な構成の場合を想定してい
るが、以下キャッシュメモリの動作を王メモリのリード
時とライト時とに分けて説明する。

（１）リード時 プロセッサからのアドレス２０３の中のカラムアドレス
部分２０５によってディレクトリ２０２のカラムアドレ
ス時に相当する部分が選択されその内容（主メモリ７０
上のローアドレス）が読み出される。本ｆｌＪでは主メ
モリ７０の内容はｎ個のカラムに分割されているため、
カラムアドレス２０５は１からｎｉでの値をとる。次に
ディレクトリ２０２からの出力とアドレス２０３の中の
ローアドレス部分２０４とはアドレス比較器２０６によ
り比較されるようになっている。この比較でもしそれら
が一致していなければ、主メモリ７０からはそのアドレ
ス対応のデータをブロック単位に読み出すことになるが
、これによりデータ記憶部２０１の対応するカラムアド
レスの部分には主メモリ７０上の対応するローアドレス
およびカラムアドレスで示される１ブロツクのデータが
、また、ローアドレスがディレクトリ中の対応するカラ
ムアドレスの部分に格納されるものである。本例ではア
ラムアドレスがｍ１０−アドレスがｂであって、もとも
とデータ記憶部２０１に所望のデータがない場合を想定
しているが、このような場合にはローアドレスｂがディ
レクトリ２０２に、また、ローアドレスト１カラムアド
レスｍで示されるブロックのデータ２０７がデータ記憶
部２０１に格納されるところとなるわけである。一方、
アドレス比較器２０６の出力が一致を示している場合に
は所望のブロックがデータ記憶部２０１に存在すること
から、このような場合には主メモリ７０へのアクセスは
実行されず、ディレクトリ２０２およびデータ記憶部２
０１の内容は不変とされている。

（２）ライト時 ライト時にも上述のリード時の場合と同様にローアドレ
スの比較が行なわれるが、アドレスが一致した場合には
ライトされるデータはキャッシュメモリ内のデータ記憶
部２０１にライトされると同時に、データ記憶部２０１
と主メモリ７０の内容の一致をとるために主メモリ７０
にも同じデータが替き込まれるようになっている。アド
レスが不一致の場合には、データは主メモリ７０に層−
き込まれるだけでありデータ記憶部２０１の内容は不変
とされる。なお、ライト時にあって（グディレクトリ２
０２の内容はアドレスの一致、不一致に拘わらず不変と
される。

第３図は第２図におけるディレクト’Ｊ　２０２の）・
−ドウエア構成を示したものである。図示の如くディレ
クトリ２０２はローアドレス部分２０４を渥込するだめ
のローアドレス１ヰ込制御回路３０１と、ディレクトリ
メモリ３０２とから（１４成されるようになっている。

ディレクトリメモリ３０２はカラムアドレス２０５で示
される数だけの８Ｍｉを持つメモリであシ、ローアドレ
ス２０４が各々の記憶域に格納されるものとなっている
。主メモリに対するリード、またはライトのアクセスが
あった場合には、カラムアドレス部分２０５によってデ
ィレクトリメモリ３０２からはそのアドレス部分２０５
が指し示す番地のメモリ内容が読み出されたうえ主メモ
リアドレス２０３のローアドレス部分２０４とアドレス
比較器２０６で比較されるところとなるものである。と
ころで、アドレス比較器２０６がらは両アドレスの比較
結果信号３０３が得られるが、アドレスの一致がとれな
い場合には比較結果信号３０３はいわゆるパＯｎ状態と
なシ、これがリードアクセス時に反転ゲート３０４を介
しディレクトリメモリ書込イネーブル信号３０５として
ローアドレス、書込制御回路３０１に作用する結果、そ
のときのローアドレス部分２０４がディレクトリメモリ
３０２に書込寸れるものである。一方、これとは逆に比
較結果信号３０３がアドレスの一致を示している場合に
は、ディレクトリメモリー込イネーブル信号３０５は生
成されずディレクトリメモリ３０２の内容は不変とされ
る。なお、第３図においてはディレクトリメモリ畜込イ
ネーブル信号３０５生成条件であるリードアクセスの条
件は図示を省略している。

第４図は第３図におけるディレクトリとその周辺回路を
更に詳細に示したものである。図示の如くディレクトリ
メモリ３０２は’４Ｊ　Ｖ？、にはカラムアドレスフィ
ールド４０１とカラムアドレスフィールド４０１対応の
スタティック化フラグフィールド４０２とから構成され
るようになっている。結果的にプログラムによって制御
されるプログラムステータスワード（以下ＰＳＷと称す
）４０３の中ニするキャッシュメモリスタティック化ビ
ット４０４が、メモリアクセス信号４０５とアントゲ−
）４０６にて論理積されその結果がローアドレス訪込制
御回路３０１を介しディレクトリメモリ３０２のフィー
ルド４０２にＬ゛き込まれるものとなっている。各フィ
ールド４０２各々のフラグ状態がＩＩ　ＯＩＰよシ゛１
”の状態に変化するのは、スタティックビノート４０４
が′１”であることを剪／提としてアドレス比較器２０
６の出力がパＯｎ状態で、かつそのフィールド４０２の
出力が”０”状態であるときである。このときには、ノ
アゲート４０７の出力が″′１″状態になり、これによ
ってローアドレス畳込制御回路３０１がイネーブル状態
におかれるからである。すなわち、ＰＳＷ４０３中のキ
ャッシュメモリスタティック化ピット４０４が′１”状
態にある期間にキャッシュメモリ上にないデータをリー
ドする場合には、リードしたブロックに該当するディレ
クトリメモリ３０２の中にあるスタティック化フラグフ
ィールド４０２に“ｌ”が立ち、上述した理由よシして
本フィールドの値が”１″である限シ、ディレクトリメ
モリ３０２の該フィールド４０２の値は変化しない。つ
まり、該ブロックは必ずキャッシュメモリのデータ記憶
部にあυ常駐化しているというものである。言い換えれ
ば、該ブロックの部分だけキャッシュメモリはスタティ
ックキャッシュメモリになったと云える。

第５図は本発明による機能を併せもつキャッシュメモリ
の一例での全体構成を示したものである。

本例でのキャッシュメモリは主メモリのデータの−Ｓ分
ｔコピーしておくデータ記憶部５００と、そのデータの
主メモリ上でのアドレスを貯える、本発明に係るディレ
クトリ３０２と、そのデータの有効性を示す有効ピッ）
（Ｖビット）メモリ５０１とから主になシ、これらはプ
ロセッサからのメモリアクセス処理と、共；Ｉｉｉバス
６０上を同期式に転送される他プロセツサによるメモリ
アクセスにもとすくキャッシュメモリと主メモリーとの
データの一致化処理とで時分割に使用されるものとなっ
ている。次に、各場合の動作について説明する。

（１）ライトアクセス時 プロセッサからのライトアクセス時に１は、ライトデー
タがライトデータレジスタ５０２にラッチされる。次に
アドレス２０３中のカラムアドレス部分２０５によりデ
ィレクトリメモリ３０２を°アクセスし、ディレクトリ
メモリ３０２の出力とローアドレス部分２０４をアドレ
ス比ｑ９ｄ　２０６で比較する。もしも、この比較結果
が一致した場合には、アドレス２０３とライトデータを
各々ゲー）５０３．５０４を介して共通バス６０へ送出
する一方、これと同時にデータレジスタ５０２の内容を
セレクタ５０７を介してデータ記憶部５００へ書き込む
。このデータ記憶部５００への曹き込みの位置の指定は
アドレス２０３から与えるようにするものである。

（２）リードアクセス時 プロセッサからのリードアクセス時にもディレクトリメ
モリ３０２の内容チェックが行なわれるが、これは上述
のライトアクセス時と同様である。

アドレスが一致したときには、アドレス２０３で示され
る位置のデータがデータ記憶部５００から読み出された
うえセレクタ５０５を介してプロセッサに返送されるよ
うにする。一方、アドレス不一致の場合には、アドレス
２０３をゲー）５０３を介して共有バス６０に送出する
。これにより主メモリよりデータが読み出されると、そ
れをり一ドデータレジスタ５０６にランチしたうえその
データをセレクタ５０７を介してデータ記憶部５００へ
書き込むが、これと同時にローアドレス部分２０４をセ
レクタ３０１，５１６を介してディレクトメモリ３０２
，５１０の販当するブロックの部分にライトする。なお
、ディレクトメモリが２而設けられているが、これは性
能向上のためである。

（３）データ更新 他のプロセッサによるメモリアクセスが共有バス６０上
で行なわれているときには、共有バス６０上のアドレス
は共有バスアドレスレジスタ５０８にとりこまれる。こ
のレジスタ５０８のカラムアドレス部分５０９を用い、
てディレクトメモリ３０２のフィールド４０１と同じ内
容をもつ無効化ディレクトリメモリ５１０がアクセスさ
れる。

これにより無効化ディレクトリメモリ５１０よシ読み出
された内容はローアドレス部分５１１とアドレス比較器
５１２で比較されるが、比較結果が一致を示している場
合には、カラムアドレス部分５０９を無効化カラムアド
レスレジスタ５１３にランチしたうえ、セレクタ５１４
を介して有効ビットメモリ５０１のクリアを行なうもの
である。

このような無効化処理が必要とされるのは、他プロセツ
サによるアクセスによって主メモリの内容が変更される
可能性が大であって、しかもキャッシュメモリでは変更
の事実を知り得ないからである。したがって、キャッシ
ュメモリではアクセスに係るアドレス対応のデータが存
在する場合にはぞのデータを無効なものとして取シ扱う
わけである。なお、有効ビットメモリ５０１およびアド
レス比較器２０６，５１２の出力にもとづき内部回路制
御部５１５は必要な制御を行なうものとなっている。

ところで、スタティック化フラグ４０４がｕ１″の場合
には、リードしようとするデータがデータ記憶部５００
になくともディレクトリ３０２にはそのデータ対応のア
ドレスはライトされないこと（・１第４図で説明した）
瓜シである。このときは、ノアゲート４０７の出力が０
”状態で、セレクタ５０７はイネーブル状態におかれな
いことから、主メモリからのデータもデータａ己１、女
部５００にはライトされないことになる。

きて、最後に第６図（、＋）　、　（ｂ）によりあるタ
スクを実行したときのディレクトリメモリ、データ記憶
部および主メモリ上のブロックの関係について説明する
。第６図（ａ）は頻繁に使用されるタスクＴの動作を示
したものである。Ｏ８はこのタスク実行前のタスクスイ
ッチングにてＩ）　Ｓ〜Ｖのスタティック化ビットを″
′１″状態にしてタスクＴにスイッチングする。これに
よりタスクＴが次々とブロックＡ−Ｃをアクセスしたと
すると、これらプロ。

りＡ−Ｃに対応するカラムアドレス０１〜Ｃ３のディレ
クトリメモリ部分にはローアドレスＲｘが格納され、か
つ、ディレクトリメモリ内のスタティック化フラグ４０
２はｌ”状態にセットされることから、そｎらブロック
Ａ−Ｃはキャッシュメモリ上でスタティック化されるこ
とになるものである。

なお、このスタティック化フラグ４０２をフラグ毎にク
リアする方法としては、ディレクトリメモリ３０２Ｑレ
ジスタと見なしレジスタライトの命令を用いてゼロを沓
き込むといった以外にも抽々考えられる。たとえば、そ
の方法だと第５図において、ディレクトリメモリ３０２
のフラグビット入力にレジスタライト時にゲート制神に
よって′０″を入力させればよく、実施例としで容易に
考えつくことができるので説明は省略する。

〔発明の効果〕

以上説明したように本発明による二場合ｔよ、ディレク
トリ内に設けられたブロック対応のメモリモード指定用
フラグはソフトウェアによってオン、オフ制；１される
ようにしたものであるから、キャッシュメモリは全体的
、部分的にダイナミックなものとしても、また、スタテ
ィックなものとしても動作可能となり、キャッシュメモ
リなどの７・−ドウエアを徒らに増やすことなく、シか
もリアルタイム処理等での処理性能の向上が期待し得る
という効果がある、

【図面の簡単な説明】

第１図は、本発明に係るキャッシュメモリを有するＩｔ
　＃ｆ：　ｊ＞システムの一例でのシステム４゛Ｉ４成
を示す図、第２図は、本発明に係るキャッシュメモリの
Ｒ友を王メモリに関連せしめて示す図、第３図１は、そ
のキャッシュメモリにおけるディレクトリの概要イム１
成を示す図、第４図は、そのディレクトリとその周辺回
路とを詳細に示す図、第５図は、本発明による機能を併
せもつキャッシュメモリの一例での全体構成を示す図、
第６図（ａ）、（ｂ）は、タスク実行時でのディレクト
リメモリ、データ記憶部および主メそり上のブロックの
関係について説明するための図である。 ２０６・・・アドレス比較器、３０１・・・ローアドレ
ス書込制御回路、３０２・・・ディレクトリメモリ、４
０３・・・プログラムステータスワード、４０４・・・
キャラツユメモリスタティック化ビット。 代理人　弁理士　秋本正実 憤１８ 端２　図 第　３　図 〃４図

Claims (1)

【特許請求の範囲】
1. １、主メモリへのアクセスを高速化すべく論理的に、あ
   るいは物理的に上記主メモリとプロセッサとの間に設け
   られ、かつ、上記主メモリのデータの一部分をブロック
   単位に更新可としてコピーしておく　３ｇ　１の手段と
   、該データの主メモリ上でのアドレス情報を記憶する第
   ２の手段とを少なくとも有してなるキャッシュメモリの
   制御方法にして、３第２の手段におけるブロック単位の
   アドレス情報対応に設けられたダイナミック／スタティ
   ックモード指定用フラッグの状感をソフトウェアによ多
   制御することによって、第１の手段における一部分が少
   なくともスタティック動作可とされることを特徴とする
   キャッシュメモリ制御方法。