JPH0628258A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH0628258A JPH0628258A JP4181998A JP18199892A JPH0628258A JP H0628258 A JPH0628258 A JP H0628258A JP 4181998 A JP4181998 A JP 4181998A JP 18199892 A JP18199892 A JP 18199892A JP H0628258 A JPH0628258 A JP H0628258A
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- JP
- Japan
- Prior art keywords
- cache memory
- data
- memory
- cache
- interrupt
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】割り込みなどにより突発的に生じた事象を処理
することで、それまでキャッシュメモリに保持されてい
たデータが無効化されることを防ぎ、割り込み処理等か
らの復帰後も高速な処理を実現する。 【構成】命令プリフェッチ部５でプリフェッチされた命
令コードは命令解析部６でデコードされ、命令アクセス
部７からのメモリライトアクセスがあると、キャッシュ
メモリ８とキャッシュメモリ９には切り替え回路１０と
アドレスバス３とデータバス４とを介して主記憶２から
データが同時に書き込まれる。外部割り込み信号１２は
命令実行部７と切り替え回路１０，１１に入力され、割
り込み処理によりデータが主記憶２から割り込み専用キ
ャッシュメモリ９に書き込まれる。このとき、キャッシ
ュメモリ８は割り込み前のデータが保存されているの
で、割り込み処理終了信号１３により割り込み処理から
の復帰後、キャッシュメモリ８が再び前の状態に戻る動
作が高速化される。
することで、それまでキャッシュメモリに保持されてい
たデータが無効化されることを防ぎ、割り込み処理等か
らの復帰後も高速な処理を実現する。 【構成】命令プリフェッチ部５でプリフェッチされた命
令コードは命令解析部６でデコードされ、命令アクセス
部７からのメモリライトアクセスがあると、キャッシュ
メモリ８とキャッシュメモリ９には切り替え回路１０と
アドレスバス３とデータバス４とを介して主記憶２から
データが同時に書き込まれる。外部割り込み信号１２は
命令実行部７と切り替え回路１０，１１に入力され、割
り込み処理によりデータが主記憶２から割り込み専用キ
ャッシュメモリ９に書き込まれる。このとき、キャッシ
ュメモリ８は割り込み前のデータが保存されているの
で、割り込み処理終了信号１３により割り込み処理から
の復帰後、キャッシュメモリ８が再び前の状態に戻る動
作が高速化される。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサに関
し、特にマイクロプロセッサが有するキャッシュメモリ
機構に関する。
し、特にマイクロプロセッサが有するキャッシュメモリ
機構に関する。
【０００２】
【従来の技術】従来のマイクロプロセッサは、図３に示
すマイクロコンピュータの構成図によれば外部に設置す
る主記憶２と、マイクロプロセッサ１と主記憶２とをイ
ンターフェースするアドレスバス３と、データバス４
と、プログラムカウンタ（図示せず）によりアドレスさ
れた命令を主記憶２から命令実行部７に読み出す命令プ
リフェッチ部５と、読み出された命令をデコードする命
令解析部６と、外部の主記憶２とインタフェースする部
分に単一のキャッシュメモリ８を有している。このキャ
ッシュメモリ８は、主記憶上のデータの一部をコピーし
ており、命令実行部７などからのメモリアクセスに際し
て、その要求データがキャッシュメモリ８にコピーされ
ていれば（以下、キャッシュヒットと言う。）キャッシ
ュメモリアクセスとなり、上記要求データがコピーされ
ていなければ（以下、キャッシュミスと言う。）主記憶
２が直接アクセスされるとともに、そのデータ（もしく
はメモリアドレスで特定されるデータ領域）がキャッシ
ュメロイ８に保持されているいずれかのデータと入れ替
わる。
すマイクロコンピュータの構成図によれば外部に設置す
る主記憶２と、マイクロプロセッサ１と主記憶２とをイ
ンターフェースするアドレスバス３と、データバス４
と、プログラムカウンタ（図示せず）によりアドレスさ
れた命令を主記憶２から命令実行部７に読み出す命令プ
リフェッチ部５と、読み出された命令をデコードする命
令解析部６と、外部の主記憶２とインタフェースする部
分に単一のキャッシュメモリ８を有している。このキャ
ッシュメモリ８は、主記憶上のデータの一部をコピーし
ており、命令実行部７などからのメモリアクセスに際し
て、その要求データがキャッシュメモリ８にコピーされ
ていれば（以下、キャッシュヒットと言う。）キャッシ
ュメモリアクセスとなり、上記要求データがコピーされ
ていなければ（以下、キャッシュミスと言う。）主記憶
２が直接アクセスされるとともに、そのデータ（もしく
はメモリアドレスで特定されるデータ領域）がキャッシ
ュメロイ８に保持されているいずれかのデータと入れ替
わる。
【０００３】キャッシュミスした場合に生じるデータの
入れ替えにおいて、キャッシュメモリ内で無効化される
データは、基本的に主記憶から転送されるデータの下位
アドレスが同じものが選ばれる。また、キャッシュヒッ
ト率向上のためキャッシュメモリを複数のバンクから構
成する。すなわち上記下位アドレスに該当するデータが
複数存在することがあるが、その場合には複数あるデー
タの中から時間的に最もアクセスされていないデータを
選択するＬＲＵ方式、一定時間内に一度もアクセスされ
ていないデータを選択するＦＩＦＯ方式、まったく任意
にデータを選択するランダム方式などいくつかの方式が
ある。
入れ替えにおいて、キャッシュメモリ内で無効化される
データは、基本的に主記憶から転送されるデータの下位
アドレスが同じものが選ばれる。また、キャッシュヒッ
ト率向上のためキャッシュメモリを複数のバンクから構
成する。すなわち上記下位アドレスに該当するデータが
複数存在することがあるが、その場合には複数あるデー
タの中から時間的に最もアクセスされていないデータを
選択するＬＲＵ方式、一定時間内に一度もアクセスされ
ていないデータを選択するＦＩＦＯ方式、まったく任意
にデータを選択するランダム方式などいくつかの方式が
ある。
【０００４】キャッシュミス時に無効化されるキャッシ
ュメモリ内データの選択においては、上述したいずれの
場合においても、データの内容には関係なく、ハードウ
ェア的な要因と過去のアクセス状況によって決められて
いる。
ュメモリ内データの選択においては、上述したいずれの
場合においても、データの内容には関係なく、ハードウ
ェア的な要因と過去のアクセス状況によって決められて
いる。
【０００５】
【発明が解決しようとする課題】この従来のマイクロプ
ロセッサでは、それが有するキャッシュメモリ機構にお
いて、キャッシュメモリに保持されているデータ管理
が、データ内容にはまったく関係なく、ハードウェアま
たは過去のアクセス状況によって行われている。このた
め、キャッシュミスが生じた場合に、必要性の高いデー
タが無効化されてしまうこともあり、そのデータを再び
キャッシュメモリに転送するにあたっては大きなオーバ
ヘッドとなる。
ロセッサでは、それが有するキャッシュメモリ機構にお
いて、キャッシュメモリに保持されているデータ管理
が、データ内容にはまったく関係なく、ハードウェアま
たは過去のアクセス状況によって行われている。このた
め、キャッシュミスが生じた場合に、必要性の高いデー
タが無効化されてしまうこともあり、そのデータを再び
キャッシュメモリに転送するにあたっては大きなオーバ
ヘッドとなる。
【０００６】このような課題は、特に頻繁に割り込みが
発生するような場合に顕著である。マイクロプロセッサ
が割り込み処理をすることにより、それまでキャッシュ
メモリに保持されていたデータが順次無効化されてしま
うため、割り込み処理が終了した後、キャッシュメモリ
が再び割り込み前の状態に戻るまで性能的な低下が生じ
るという欠点を有している。
発生するような場合に顕著である。マイクロプロセッサ
が割り込み処理をすることにより、それまでキャッシュ
メモリに保持されていたデータが順次無効化されてしま
うため、割り込み処理が終了した後、キャッシュメモリ
が再び割り込み前の状態に戻るまで性能的な低下が生じ
るという欠点を有している。
【０００７】本発明の目的は、上記の欠点を除去するこ
とにより、割り込みなどにより突発的に生じる事象を処
理することで、それまでキャッシュメモリに保持されて
いたデータが無効化されることを防止し、割り込み処理
等からの復帰後も高速処理を実現するマイクロプロセッ
サを提供することにある。
とにより、割り込みなどにより突発的に生じる事象を処
理することで、それまでキャッシュメモリに保持されて
いたデータが無効化されることを防止し、割り込み処理
等からの復帰後も高速処理を実現するマイクロプロセッ
サを提供することにある。
【０００８】
【課題を解決するための手段】本発明の特徴は、主記憶
との間にバッファメモリを有し、マイクロプロセッサが
メモリをアクセスする際に、前記主記憶上の所定のデー
タが前記バッファメモリにも記憶されていれば前記バッ
ファメモリをアクセスし、前記所定のデータが記憶され
ていなければ前記主記憶を直接アクセスするとともに、
そのアドレスで特定されるデータ領域を前記バッファメ
モリ内のデータと入れ替える動作をするキャッシュメモ
リ機構を備えた前記マイクロプロセッサにおいて、外部
または内部からの割り込み要求に応じて前記マイクロプ
ロセッサが所定の処理を実行するとき、前記割り込み要
求前のデータを保持するキャッシュメモリ機構と、前記
割り込み要求によって前記主記憶からアクセスして読み
出したデータ領域を新に記憶する割り込み処理専用のキ
ャッシュメモリ機構と、前記割り込み要求と前記マイク
ロプロセッサの命令実行部からの割り込み終了の信号に
より前記キャッシュメモリまたは前記割り込み処理専用
のキャッシュメモリのいずれか一方を選択する切り替え
回路とを備えることにある。
との間にバッファメモリを有し、マイクロプロセッサが
メモリをアクセスする際に、前記主記憶上の所定のデー
タが前記バッファメモリにも記憶されていれば前記バッ
ファメモリをアクセスし、前記所定のデータが記憶され
ていなければ前記主記憶を直接アクセスするとともに、
そのアドレスで特定されるデータ領域を前記バッファメ
モリ内のデータと入れ替える動作をするキャッシュメモ
リ機構を備えた前記マイクロプロセッサにおいて、外部
または内部からの割り込み要求に応じて前記マイクロプ
ロセッサが所定の処理を実行するとき、前記割り込み要
求前のデータを保持するキャッシュメモリ機構と、前記
割り込み要求によって前記主記憶からアクセスして読み
出したデータ領域を新に記憶する割り込み処理専用のキ
ャッシュメモリ機構と、前記割り込み要求と前記マイク
ロプロセッサの命令実行部からの割り込み終了の信号に
より前記キャッシュメモリまたは前記割り込み処理専用
のキャッシュメモリのいずれか一方を選択する切り替え
回路とを備えることにある。
【０００９】また、前記命令実行部に設ける切り替え用
レジスタから出力するキャッシュ切り替え信号を用いて
前記切り替え制御回路を制御することにより、前記キャ
ッシュメモリ及び前記割り込み専用キャッシュメモリの
切り替えがプログラマブルに処理できる。
レジスタから出力するキャッシュ切り替え信号を用いて
前記切り替え制御回路を制御することにより、前記キャ
ッシュメモリ及び前記割り込み専用キャッシュメモリの
切り替えがプログラマブルに処理できる。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の内部構成図を示す図
である。主記憶２とのインタフェース部分には、マイク
ロプロセッサ１の基本的な構成は従来例と同様である
が、通常時に機能しているキャッシュメモリ８と割り込
み処理時に機能する割り込み専用キャッシュメモリ９が
あり、切り替え回路１０によってどちらか一方が選択さ
れ動作することが従来例とは異なる構成となっている。
キャッシュメモリ８と割り込み専用キャッシュメモリ９
の構成上の差異はなく、キャッシュミスした場合の動作
も同じである。
る。図１は本発明の第１の実施例の内部構成図を示す図
である。主記憶２とのインタフェース部分には、マイク
ロプロセッサ１の基本的な構成は従来例と同様である
が、通常時に機能しているキャッシュメモリ８と割り込
み処理時に機能する割り込み専用キャッシュメモリ９が
あり、切り替え回路１０によってどちらか一方が選択さ
れ動作することが従来例とは異なる構成となっている。
キャッシュメモリ８と割り込み専用キャッシュメモリ９
の構成上の差異はなく、キャッシュミスした場合の動作
も同じである。
【００１１】命令実行部７等からのメモリライトアクセ
スがあった場合、キャッシュメモリ８と割り込み専用キ
ャッシュメモリ９の保持しているデータ内容の一致性を
保つため、ライトアクセス時のみキャッシュメモリ８と
割り込み専用キャッシュメモリ９の両方に同時に書き込
む機能を有する。
スがあった場合、キャッシュメモリ８と割り込み専用キ
ャッシュメモリ９の保持しているデータ内容の一致性を
保つため、ライトアクセス時のみキャッシュメモリ８と
割り込み専用キャッシュメモリ９の両方に同時に書き込
む機能を有する。
【００１２】ここで、切り替え回路１０，１１はマイク
ロプロセッサ１の内部とキャッシュメモリ８，割り込み
専用キャッシュメモリ９とのインターフェイス，また主
記憶２とキャッシュメモリ８，割り込み専用キャッシュ
メモリ９とのインターフェイスを司るもので、アドレス
バス３やデータバス４を通常のキャッシュメモリ８に接
続するか、割り込み専用キャッシュメモリ９に接続する
かを選択する。従ってマイクロプロセッサ１の命令プリ
フェッチ５と命令実行部７側に切り替え回路１１が、主
記憶２側に切り替え回路１０がそれぞれ配置されてい
る。
ロプロセッサ１の内部とキャッシュメモリ８，割り込み
専用キャッシュメモリ９とのインターフェイス，また主
記憶２とキャッシュメモリ８，割り込み専用キャッシュ
メモリ９とのインターフェイスを司るもので、アドレス
バス３やデータバス４を通常のキャッシュメモリ８に接
続するか、割り込み専用キャッシュメモリ９に接続する
かを選択する。従ってマイクロプロセッサ１の命令プリ
フェッチ５と命令実行部７側に切り替え回路１１が、主
記憶２側に切り替え回路１０がそれぞれ配置されてい
る。
【００１３】キャッシュメモリを構成する場合には、命
令コードをキャッシングするための命令キャッシュとデ
ータをキャッシングするためのデータキャッシュに分け
るのが一般的である。このようなキャッシュ構成におい
ては命令キャッシュ部分のみを図１に示すような構成と
し、データキャッシュ部分は、通常時、割り込み時とも
共通とする。
令コードをキャッシングするための命令キャッシュとデ
ータをキャッシングするためのデータキャッシュに分け
るのが一般的である。このようなキャッシュ構成におい
ては命令キャッシュ部分のみを図１に示すような構成と
し、データキャッシュ部分は、通常時、割り込み時とも
共通とする。
【００１４】命令キャッシュのみに適用することで、通
常時のキャッシュ８と割り込み専用キャッシュ９の両キ
ャッシュのデータ内容の一致性を管理する必要がなくな
るという利点がある。これは、命令キャッシュに対して
はデータを更新するようなライトアクセスがなく、ライ
トアクセスはデータキャッシュのみを対象とすることに
よる。
常時のキャッシュ８と割り込み専用キャッシュ９の両キ
ャッシュのデータ内容の一致性を管理する必要がなくな
るという利点がある。これは、命令キャッシュに対して
はデータを更新するようなライトアクセスがなく、ライ
トアクセスはデータキャッシュのみを対象とすることに
よる。
【００１５】切り替え回路１０は、マイクロプロセッサ
１の外部からの割り込み信号１２と割り込み処理終了信
号１３によって制御される。割り込み信号１２は入力信
号そのものであり、割り込み終了信号１３は、命令実行
部７で割り込み処理最後の命令（例えば割り込みルーチ
ンからのリターン命令）を実行した際に命令実行部７か
ら出力される信号である。
１の外部からの割り込み信号１２と割り込み処理終了信
号１３によって制御される。割り込み信号１２は入力信
号そのものであり、割り込み終了信号１３は、命令実行
部７で割り込み処理最後の命令（例えば割り込みルーチ
ンからのリターン命令）を実行した際に命令実行部７か
ら出力される信号である。
【００１６】図２は実施例２の内部構成図である。実施
例１との違いは切り替え回路１０の制御方法である。実
施例２では、命令実行部７の中にキャッシュ切り替えレ
ジスタ１４が設けてあり、実施例１においては割り込み
信号によって、割り込み専用キャッシュ９をアクティブ
にするが実施例２では割り込みが発生してプログラムが
割り込み処理ルーチンに入ったところで、ソフトウェア
で割り込み専用キャッシュメモリ９を起動させる。ソフ
トウェアで割り込み専用キャッシュメモリ９を制御でき
ることは、割り込み時だけでなく、プログラム処理にお
いて別キャッシュを用いたいときに簡単にそれを実現す
ることが可能である。
例１との違いは切り替え回路１０の制御方法である。実
施例２では、命令実行部７の中にキャッシュ切り替えレ
ジスタ１４が設けてあり、実施例１においては割り込み
信号によって、割り込み専用キャッシュ９をアクティブ
にするが実施例２では割り込みが発生してプログラムが
割り込み処理ルーチンに入ったところで、ソフトウェア
で割り込み専用キャッシュメモリ９を起動させる。ソフ
トウェアで割り込み専用キャッシュメモリ９を制御でき
ることは、割り込み時だけでなく、プログラム処理にお
いて別キャッシュを用いたいときに簡単にそれを実現す
ることが可能である。
【００１７】従ってこのレジスタ１４へソフトウェア的
に書き込むことにより切り替え回路１０を制御するキャ
ッシュ切り替え信号１５が出力される。すなわち、キャ
ッシュメモリ８と割り込み専用キャッシュメモリ９の切
り替えがプログラマブルになっている。これにより、割
り込み専用キャッシュメモリ９は割り込み処理時のみな
らず、実行頻度が低いサブルーチンを処理するような場
合にも利用することができるようになり、より効率のい
いキャッシュ稼働を実現することができる。
に書き込むことにより切り替え回路１０を制御するキャ
ッシュ切り替え信号１５が出力される。すなわち、キャ
ッシュメモリ８と割り込み専用キャッシュメモリ９の切
り替えがプログラマブルになっている。これにより、割
り込み専用キャッシュメモリ９は割り込み処理時のみな
らず、実行頻度が低いサブルーチンを処理するような場
合にも利用することができるようになり、より効率のい
いキャッシュ稼働を実現することができる。
【００１８】実施例２においては、キャッシュの切り替
え制御を必ずしもレジスタで行う必要はなく、マイクロ
プロセッサがキャッシュ切り替え専用の命令を持って、
それにより制御することでも可能である。
え制御を必ずしもレジスタで行う必要はなく、マイクロ
プロセッサがキャッシュ切り替え専用の命令を持って、
それにより制御することでも可能である。
【００１９】
【発明の効果】以上説明したように本発明は、割り込み
などによる突発的な処理を行う場合には、専用のキャッ
シュメモリを用いることによって、それまでキャッシュ
メモリに保持されていたデータが主記憶から読み出した
データに書き替えられるため無効化されることを防いで
いる。これによって、割り込み処理等から復帰した場合
に、必要となる命令やデータを再び主記憶から転送する
ことがなくなり、それに要していた時間を大幅に減らす
ことによりシステム全体の性能を向上できるという結果
を有する。
などによる突発的な処理を行う場合には、専用のキャッ
シュメモリを用いることによって、それまでキャッシュ
メモリに保持されていたデータが主記憶から読み出した
データに書き替えられるため無効化されることを防いで
いる。これによって、割り込み処理等から復帰した場合
に、必要となる命令やデータを再び主記憶から転送する
ことがなくなり、それに要していた時間を大幅に減らす
ことによりシステム全体の性能を向上できるという結果
を有する。
【図１】本発明の第１の実施例の内部構成図である。
【図２】本発明の第２の実施例の内部構成図である。
【図３】従来技術のマイクロプロセッサの内部構成図で
ある。
ある。
１ マイクロプロセッサ ２ 主記憶 ３ アドレスバス ４ データバス ５ 命令プリフェッチ部 ６ 命令解析部 ７ 命令実行部 ８ キャッシュメモリ ９ 割り込み専用キャッシュメモリ １０，１１ 切り替え回路 １２ 外部割り込み信号 １３ 割り込み終了信号 １４ キャッシュ切替用レジスタ １５ キャッシュ切替信号
Claims (2)
- 【請求項１】 主記憶との間にバッファメモリを有し、
マイクロプロセッサがメモリをアクセスする際に、前記
主記憶上の所定のデータが前記バッファメモリにも記憶
されていれば前記バッファメモリをアクセスし、前記所
定のデータが記憶されていなければ前記主記憶を直接ア
クセスするとともに、そのアドレスで特定されるデータ
領域を前記バッファメモリ内のデータと入れ替える動作
をするキャッシュメモリ機構を備えた前記マイクロプロ
セッサにおいて、外部または内部からの割り込み要求に
応じて前記マイクロプロセッサが所定の処理を実行する
とき、前記割り込み要求前のデータを保持するキャッシ
ュメモリ機構と、前記割り込み要求によって前記主記憶
からアクセスして読み出したデータ領域を新に記憶する
割り込み処理専用のキャッシュメモリ機構と、前記割り
込み要求と前記マイクロプロセッサの命令実行部からの
割り込み終了の信号により前記キャッシュメモリまたは
前記割り込み処理専用のキャッシュメモリのいずれか一
方を選択する切り替え回路とを備えることを特徴とする
マイクロプロセッサ。 - 【請求項２】 前記命令実行部に設ける切り替え用レジ
スタから出力するキャッシュ切り替え信号を用いて前記
切り替え制御回路を制御することにより、前記キャッシ
ュメモリ及び前記割り込み専用キャッシュメモリの切り
替えがプロガグラマブルに処理できることを特徴とする
請求項１記載のマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4181998A JPH0628258A (ja) | 1992-07-09 | 1992-07-09 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4181998A JPH0628258A (ja) | 1992-07-09 | 1992-07-09 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628258A true JPH0628258A (ja) | 1994-02-04 |
Family
ID=16110539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4181998A Withdrawn JPH0628258A (ja) | 1992-07-09 | 1992-07-09 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628258A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6376808B2 (en) | 2000-05-12 | 2002-04-23 | Nhk Spring Co., Ltd. | Heating apparatus |
| US6660097B2 (en) | 2000-06-26 | 2003-12-09 | Tokyo Electron Limited | Single-substrate-processing apparatus for semiconductor process |
| US7045045B2 (en) | 2001-09-11 | 2006-05-16 | Sumitomo Electric Industries, Ltd. | Workpiece holder for processing apparatus, and processing apparatus using the same |
| US7073045B2 (en) | 2003-06-27 | 2006-07-04 | Fujitsu Limited | Memory interface circuit having plurality of prefetch buffers, each assigned to either first prefetch buffer enabled for rewrite or second prefetch buffer disabled for rewrite during normal operation period |
-
1992
- 1992-07-09 JP JP4181998A patent/JPH0628258A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6376808B2 (en) | 2000-05-12 | 2002-04-23 | Nhk Spring Co., Ltd. | Heating apparatus |
| US6660097B2 (en) | 2000-06-26 | 2003-12-09 | Tokyo Electron Limited | Single-substrate-processing apparatus for semiconductor process |
| US7045045B2 (en) | 2001-09-11 | 2006-05-16 | Sumitomo Electric Industries, Ltd. | Workpiece holder for processing apparatus, and processing apparatus using the same |
| US7264699B2 (en) | 2001-09-11 | 2007-09-04 | Sumitomo Electric Industries, Ltd. | Workpiece holder for processing apparatus, and processing apparatus using the same |
| US7073045B2 (en) | 2003-06-27 | 2006-07-04 | Fujitsu Limited | Memory interface circuit having plurality of prefetch buffers, each assigned to either first prefetch buffer enabled for rewrite or second prefetch buffer disabled for rewrite during normal operation period |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |