JPH06318174A - キャッシュ・メモリ・システム及び主メモリに記憶されているデータのサブセットをキャッシュする方法 - Google Patents
キャッシュ・メモリ・システム及び主メモリに記憶されているデータのサブセットをキャッシュする方法Info
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- JPH06318174A JPH06318174A JP5124784A JP12478493A JPH06318174A JP H06318174 A JPH06318174 A JP H06318174A JP 5124784 A JP5124784 A JP 5124784A JP 12478493 A JP12478493 A JP 12478493A JP H06318174 A JPH06318174 A JP H06318174A
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- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
- G06F12/121—Replacement control using replacement algorithms
- G06F12/123—Replacement control using replacement algorithms with age lists, e.g. queue, most recently used [MRU] list or least recently used [LRU] list
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】 キャッシュ・メモリ、及び主メモリに記憶さ
れているデータのサブセットをキャッシュする方法を得
る。 【構成】 物理的タグ・アレイとセット・タグ・アレイ
との２つのキャッシュ・タグ・アレイが、キャッシュ・
ラインがセットに分割されているキャッシュと、キャッ
シュ制御論理とを有するセット連想キャッシュ装置に設
けられる。対応するタグ・エントリが２つのキャッシュ
・タグ・アレイに保存される。タイミング・エントリ内
の制御及び記述情報の読出し及び書込みを行うために、
キャッシュ制御論理は別々のタグ・アレイに対して独立
した同時のアクセスを行う。それらのアクセスは型によ
りまとめられ、各型は予め指示されたタイムスロット内
で行われるキャッシュ制御論理がある選択された読出し
／書込みアクセスを物理的タグ・アレイに対して行うこ
とができ、しかもその間にセット・タグ・アレイに対す
る別の選択された読出し／書込みアクセスを同時に行う
ことができるようにする。
れているデータのサブセットをキャッシュする方法を得
る。 【構成】 物理的タグ・アレイとセット・タグ・アレイ
との２つのキャッシュ・タグ・アレイが、キャッシュ・
ラインがセットに分割されているキャッシュと、キャッ
シュ制御論理とを有するセット連想キャッシュ装置に設
けられる。対応するタグ・エントリが２つのキャッシュ
・タグ・アレイに保存される。タイミング・エントリ内
の制御及び記述情報の読出し及び書込みを行うために、
キャッシュ制御論理は別々のタグ・アレイに対して独立
した同時のアクセスを行う。それらのアクセスは型によ
りまとめられ、各型は予め指示されたタイムスロット内
で行われるキャッシュ制御論理がある選択された読出し
／書込みアクセスを物理的タグ・アレイに対して行うこ
とができ、しかもその間にセット・タグ・アレイに対す
る別の選択された読出し／書込みアクセスを同時に行う
ことができるようにする。
Description
【０００１】
【産業上の利用分野】本発明はコンピュータにおけるキ
ャッシュ・メモリ装置の分野に関するものであり、更に
詳しく言えば、キャッシュ・メモリ装置内に別々の物理
的タグ・アレイ及びセット・タグ・アレイを有するキャ
ッシュ制御器に関するものである。
ャッシュ・メモリ装置の分野に関するものであり、更に
詳しく言えば、キャッシュ・メモリ装置内に別々の物理
的タグ・アレイ及びセット・タグ・アレイを有するキャ
ッシュ制御器に関するものである。
【０００２】
【従来の技術】典型的には、コンピュータ装置における
中央処理装置（ＣＰＵ）はコンピュータ装置主メモリよ
り十分高速で動作する。ほとんどのコンピュータ装置
は、主メモリと高速ＣＰＵの間でデータと命令をバッフ
ァするために主メモリより高速で動作できるキャッシュ
・メモリを設ける。任意の特定の時点において、主メモ
リに記憶されているデータのサブセットと命令を保存す
る。
中央処理装置（ＣＰＵ）はコンピュータ装置主メモリよ
り十分高速で動作する。ほとんどのコンピュータ装置
は、主メモリと高速ＣＰＵの間でデータと命令をバッフ
ァするために主メモリより高速で動作できるキャッシュ
・メモリを設ける。任意の特定の時点において、主メモ
リに記憶されているデータのサブセットと命令を保存す
る。
【０００３】プロセッサが読出し要求と、主メモリ内の
希望のデータのための記憶場所を識別するアドレスとを
出すと、そのアドレスをキャッシュ・メモリ内のタグ・
アレイ内のタグ・フィールドと比較することによりキャ
ッシュ・メモリが検査される。希望のデータがキャッシ
ュ・メモリ内に保存されておれば、「ヒット」が生じ、
希望のデータを主プロセッサが直ちに利用できる。希望
のデータがキャッシュ・メモリ内に保存されていなけれ
ば、「ミス」が生じ、希望のデータをより遅い主メモリ
から取り出さなければならない。キャッシュ・ラインが
選択され、その取り出されたデータを保存するために再
び割り当てられる。
希望のデータのための記憶場所を識別するアドレスとを
出すと、そのアドレスをキャッシュ・メモリ内のタグ・
アレイ内のタグ・フィールドと比較することによりキャ
ッシュ・メモリが検査される。希望のデータがキャッシ
ュ・メモリ内に保存されておれば、「ヒット」が生じ、
希望のデータを主プロセッサが直ちに利用できる。希望
のデータがキャッシュ・メモリ内に保存されていなけれ
ば、「ミス」が生じ、希望のデータをより遅い主メモリ
から取り出さなければならない。キャッシュ・ラインが
選択され、その取り出されたデータを保存するために再
び割り当てられる。
【０００４】典型的には、セット連想キャッシュに対し
て、キャッシュがヒットされているキャッシュ・ライン
に対するキャッシュ・タグ・アレイ内のキャッシュ・ラ
イン交換情報がキャッシュ・ヒットの場合に更新もされ
る。同様に、取り出されたデータを保存するために割り
当てられたキャッシュ・ラインに対する、キャッシュ・
タグ・アレイ内のキャッシュ・データ妥当性情報も、キ
ャッシュ・ミスの場合に更新される。
て、キャッシュがヒットされているキャッシュ・ライン
に対するキャッシュ・タグ・アレイ内のキャッシュ・ラ
イン交換情報がキャッシュ・ヒットの場合に更新もされ
る。同様に、取り出されたデータを保存するために割り
当てられたキャッシュ・ラインに対する、キャッシュ・
タグ・アレイ内のキャッシュ・データ妥当性情報も、キ
ャッシュ・ミスの場合に更新される。
【０００５】キャッシュ・ヒット率を高くし、キャッシ
ュ・ミスの罰を小さくするために、典型的には、希望の
データを最初に取り出すようにして、データはブロック
として主メモリから取り出される。また、希望のデータ
はプロセッサへ同時に迂回させられることにより、プロ
セッサが動作を続けることを許す。その結果、キャッシ
ュ充填が終了する前に別のキャッシュ読出しを受けるこ
とができる。したがって、取り出されたデータを保存す
るために割り当てられたキャッシュ・ラインに対するキ
ャッシュ・タグ・アレイ内のキャッシュ・データ妥当性
情報がキャッシュ充填が終わったときに更新されるもの
とすると、更新オペレーションが、キャッシュ・ヒット
が引き続くキャッシュ・ラインに対するキャッシュ・タ
グ・アレイ内の交換情報の更新と衝突する。そうすると
キャッシュ制御器はそれら２つの更新オペレーションを
調停せねばならないであろうし、別々のクロック・サイ
クルにおいてそれらのオペレーションを実行せねばなら
ないであろう。したがって、交換情報更新と独立の妥当
性情報更新を同時に実行できるならば、それは望ましい
ことである。
ュ・ミスの罰を小さくするために、典型的には、希望の
データを最初に取り出すようにして、データはブロック
として主メモリから取り出される。また、希望のデータ
はプロセッサへ同時に迂回させられることにより、プロ
セッサが動作を続けることを許す。その結果、キャッシ
ュ充填が終了する前に別のキャッシュ読出しを受けるこ
とができる。したがって、取り出されたデータを保存す
るために割り当てられたキャッシュ・ラインに対するキ
ャッシュ・タグ・アレイ内のキャッシュ・データ妥当性
情報がキャッシュ充填が終わったときに更新されるもの
とすると、更新オペレーションが、キャッシュ・ヒット
が引き続くキャッシュ・ラインに対するキャッシュ・タ
グ・アレイ内の交換情報の更新と衝突する。そうすると
キャッシュ制御器はそれら２つの更新オペレーションを
調停せねばならないであろうし、別々のクロック・サイ
クルにおいてそれらのオペレーションを実行せねばなら
ないであろう。したがって、交換情報更新と独立の妥当
性情報更新を同時に実行できるならば、それは望ましい
ことである。
【０００６】更に、マルチプロセッサ・システムにおい
ては、メモリ装置はキャッシュ・コヒーレンシイを示さ
なければならない。一般に、どのマルチプロセッサも同
じメモリをアクセスできる場合に、キャッシュ・コヒー
レンシイに対する必要性が含まれる。たとえば、プログ
ラムがマルチプロセッサ装置で実行されている場合に
は、そのプログラムは同じデータのコピーをいくつかの
キャッシュに持つことができる。しかし、１つのプロセ
ッサが主メモリを更新するものとすると、主メモリ内の
そのアドレスに対応するキャッシュ・メモリ内に古いデ
ータを残すことができる。このようにして、あらゆるキ
ャッシュは別のキャッシュにより主メモリに対して行わ
れた書込みアドレスをモニタするから、更新されている
データのコピーがキャッシュに維持される場合に、それ
はその古くなったコピーが無効であることを知るであろ
う。
ては、メモリ装置はキャッシュ・コヒーレンシイを示さ
なければならない。一般に、どのマルチプロセッサも同
じメモリをアクセスできる場合に、キャッシュ・コヒー
レンシイに対する必要性が含まれる。たとえば、プログ
ラムがマルチプロセッサ装置で実行されている場合に
は、そのプログラムは同じデータのコピーをいくつかの
キャッシュに持つことができる。しかし、１つのプロセ
ッサが主メモリを更新するものとすると、主メモリ内の
そのアドレスに対応するキャッシュ・メモリ内に古いデ
ータを残すことができる。このようにして、あらゆるキ
ャッシュは別のキャッシュにより主メモリに対して行わ
れた書込みアドレスをモニタするから、更新されている
データのコピーがキャッシュに維持される場合に、それ
はその古くなったコピーが無効であることを知るであろ
う。
【０００７】スヌーピングというのは、更新されている
データの古くなったコピーを探して、それを無効にする
ためのプロトコルである。スヌーピングにおいては、あ
るキャッシュ制御器は、それのタグ・アレイが更新され
ているデータのコピーを有するかどうかを判定するため
にそのタグ・アレイをアクセスし、コピーが維持されて
いると判定されたとすると、タグ・アレイ内の対応する
タグ・エントリの妥当性情報を更新する。典型的には、
正常な読出し及びスヌーピング（読出しまたは書込み）
が別のクロック・サイクルにおいて、または並行に、キ
ャッシュ・タグ・アレイに対して実行される。しかし、
スヌーブ読出しオペレーション及びスヌーブ書込みオペ
レーションが、キャッシュ・ヒットの結果として交換情
報更新と依然として衝突することがある。各場合に、そ
のような衝突が起きると、キャッシュ制御器は競合する
オペレーションを調停せねばならず、かつそれらのオペ
レーションを別々のクロック・サイクルで実行せねばな
らない。同様に、システムの性能が低下させられる。し
たがって、交換情報更新及びスヌーブ読出しオペレーシ
ョン及びスヌーブ書込みオペレーションを同時に実行出
来るものとすると、それは更に望ましい。
データの古くなったコピーを探して、それを無効にする
ためのプロトコルである。スヌーピングにおいては、あ
るキャッシュ制御器は、それのタグ・アレイが更新され
ているデータのコピーを有するかどうかを判定するため
にそのタグ・アレイをアクセスし、コピーが維持されて
いると判定されたとすると、タグ・アレイ内の対応する
タグ・エントリの妥当性情報を更新する。典型的には、
正常な読出し及びスヌーピング（読出しまたは書込み）
が別のクロック・サイクルにおいて、または並行に、キ
ャッシュ・タグ・アレイに対して実行される。しかし、
スヌーブ読出しオペレーション及びスヌーブ書込みオペ
レーションが、キャッシュ・ヒットの結果として交換情
報更新と依然として衝突することがある。各場合に、そ
のような衝突が起きると、キャッシュ制御器は競合する
オペレーションを調停せねばならず、かつそれらのオペ
レーションを別々のクロック・サイクルで実行せねばな
らない。同様に、システムの性能が低下させられる。し
たがって、交換情報更新及びスヌーブ読出しオペレーシ
ョン及びスヌーブ書込みオペレーションを同時に実行出
来るものとすると、それは更に望ましい。
【０００８】キャッシュ・メモリと、キャッシュの性能
問題及び改良技術の詳細については、ヘネシー（Ｊ．
Ｌ．Ｈｅｎｎｅｓｓｙ）およびパターソン（Ｄ．Ａ．Ｐ
ａｔｅｒｓｏｎ）著「コンピュータ・アーキテクチャ−
定量的取り組み（Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅｃ
ｔｕｒｅ−Ａ Ｑｕａｎｔｉｔａｔｉｖｅ Ａｐｐｒｏ
ａｃｈ）」（モーガン・カウフマン（Ｍｏｒｇａｎ Ｋ
ａｕｆｍａｎｎ）１９９０年発行）４０２〜４６１ペー
ジを参照されたい。
問題及び改良技術の詳細については、ヘネシー（Ｊ．
Ｌ．Ｈｅｎｎｅｓｓｙ）およびパターソン（Ｄ．Ａ．Ｐ
ａｔｅｒｓｏｎ）著「コンピュータ・アーキテクチャ−
定量的取り組み（Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅｃ
ｔｕｒｅ−Ａ Ｑｕａｎｔｉｔａｔｉｖｅ Ａｐｐｒｏ
ａｃｈ）」（モーガン・カウフマン（Ｍｏｒｇａｎ Ｋ
ａｕｆｍａｎｎ）１９９０年発行）４０２〜４６１ペー
ジを参照されたい。
【０００９】
【発明が解決しようとする課題】後で説明するように、
それらの目的および希望の結果は、独立している２つの
キャッシュ・タグ・オペレーションを同時に実行するた
めの方法及び装置を提供する本発明の目的及び結果のな
かにある。
それらの目的および希望の結果は、独立している２つの
キャッシュ・タグ・オペレーションを同時に実行するた
めの方法及び装置を提供する本発明の目的及び結果のな
かにある。
【００１０】この出願においては、主メモリに記憶され
ているデータを、独立している２つのキャッシュ・タグ
・オペレーションを同時に実行できるようにするやり方
で、キャッシュするための方法及び装置を開示する。こ
の方法および装置はキャッシュ設計、とくにマルチプロ
セッサ・システムにおけるキャッシュ設計に応用され
る。
ているデータを、独立している２つのキャッシュ・タグ
・オペレーションを同時に実行できるようにするやり方
で、キャッシュするための方法及び装置を開示する。こ
の方法および装置はキャッシュ設計、とくにマルチプロ
セッサ・システムにおけるキャッシュ設計に応用され
る。
【００１１】
【課題を解決するための手段】本発明においては、物理
的タグ・アレイとセット・タグ・アレイの２つの別々の
キャッシュ・タグ・アレイが、キャッシュ・ラインがセ
ットに分割されているキャッシュと、キャッシュ制御論
理とを有するセット連想キャッシュ装置に用意されてい
る。対応するタグ・エントリが２つの別々のキャッシュ
・タグ・アレイに保存される。物理的タグ・アレイ内の
各タグ・エントリがキャッシュ・ラインのセットのため
のタグ・アドレスと制御ビットを保存する。制御ビット
は、対応するキャッシュ・ラインに保存されているデー
タが有効であるかどうかを示す少なくとも１つの有効な
ビットを含む。セット・タグ・アレイ内の対応するタグ
・エントリはキャッシュ・ラインの同じセットに対する
記述ビットを保存する。記述ビットはキャッシュ・セッ
トの最後に用いられたキャッシュ・ラインを識別する最
後に用いられた（ＭＲＵ）フィールドを少なくとも含
む。各タグ・アレイには、２つの別々のタグ・アレイ内
のタグ・エントリをキャッシュ制御論理により同時に独
立してアクセスできるようにするそれ自身のインターフ
ェイスが設けられる。
的タグ・アレイとセット・タグ・アレイの２つの別々の
キャッシュ・タグ・アレイが、キャッシュ・ラインがセ
ットに分割されているキャッシュと、キャッシュ制御論
理とを有するセット連想キャッシュ装置に用意されてい
る。対応するタグ・エントリが２つの別々のキャッシュ
・タグ・アレイに保存される。物理的タグ・アレイ内の
各タグ・エントリがキャッシュ・ラインのセットのため
のタグ・アドレスと制御ビットを保存する。制御ビット
は、対応するキャッシュ・ラインに保存されているデー
タが有効であるかどうかを示す少なくとも１つの有効な
ビットを含む。セット・タグ・アレイ内の対応するタグ
・エントリはキャッシュ・ラインの同じセットに対する
記述ビットを保存する。記述ビットはキャッシュ・セッ
トの最後に用いられたキャッシュ・ラインを識別する最
後に用いられた（ＭＲＵ）フィールドを少なくとも含
む。各タグ・アレイには、２つの別々のタグ・アレイ内
のタグ・エントリをキャッシュ制御論理により同時に独
立してアクセスできるようにするそれ自身のインターフ
ェイスが設けられる。
【００１２】キャッシュ制御論理はキャッシュに対して
実行される読出しオペレーションと書込みオペレーショ
ンを制御する。キャッシュ制御論理は別々のタグ・アレ
イに対して独立のアクセスを同時に行って、タグ・エン
トリ内の制御及び記述情報を読出し及び書込む。アクセ
スは型によりグループにまとめられ、アクセスの各型は
所定のタイムスロットで行われる。アクセスの型がグル
ープにまとめられ、物理的タグ・アレイに対するある選
択された読出しアクセス／書込みアクセスをキャッシュ
制御論理が実行できるようにし、その間にセット・タグ
・アレイに対するある選択された読出しアクセス／書込
みアクセスを同時に実行できるようにするために、タイ
ムスロットが最適化されたやり方で予め指定される。
実行される読出しオペレーションと書込みオペレーショ
ンを制御する。キャッシュ制御論理は別々のタグ・アレ
イに対して独立のアクセスを同時に行って、タグ・エン
トリ内の制御及び記述情報を読出し及び書込む。アクセ
スは型によりグループにまとめられ、アクセスの各型は
所定のタイムスロットで行われる。アクセスの型がグル
ープにまとめられ、物理的タグ・アレイに対するある選
択された読出しアクセス／書込みアクセスをキャッシュ
制御論理が実行できるようにし、その間にセット・タグ
・アレイに対するある選択された読出しアクセス／書込
みアクセスを同時に実行できるようにするために、タイ
ムスロットが最適化されたやり方で予め指定される。
【００１３】一実施例においては、キャッシュ制御論理
は２つの別々のタグ・アレイを、１クロック・サイクル
中に２回独立して同時にアクセスする。クロック・サイ
クルの第１の半分においては、キャッシュ制御論理は、
正常なキャッシュ・タグ読出しのために同じアドレスで
２つの別々のタグ・アレイをアクセスする。クロック・
サイクルの第２の半分においては、キャッシュ制御論理
は、物理的タグ・アレイを、スヌーブ読出し、スヌーブ
書込みまたは正常なキャッシュ・タグ書込みのいずれか
に対する１つのアドレスでアクセスし、かつ、正常なキ
ャッシュ・タグ書込みに対する同じアドレスまたは別の
アドレスでアクセスする。この結果、キャッシュ・ライ
ンの交換情報を更新でき、その間に別のキャッシュ・ラ
インのタグ・アドレスをスヌーブ読出しとすることがで
き、または、別のキャッシュ・ラインの妥当性情報を同
時にスヌーブ書込みまたは正常に書込みできる。
は２つの別々のタグ・アレイを、１クロック・サイクル
中に２回独立して同時にアクセスする。クロック・サイ
クルの第１の半分においては、キャッシュ制御論理は、
正常なキャッシュ・タグ読出しのために同じアドレスで
２つの別々のタグ・アレイをアクセスする。クロック・
サイクルの第２の半分においては、キャッシュ制御論理
は、物理的タグ・アレイを、スヌーブ読出し、スヌーブ
書込みまたは正常なキャッシュ・タグ書込みのいずれか
に対する１つのアドレスでアクセスし、かつ、正常なキ
ャッシュ・タグ書込みに対する同じアドレスまたは別の
アドレスでアクセスする。この結果、キャッシュ・ライ
ンの交換情報を更新でき、その間に別のキャッシュ・ラ
インのタグ・アドレスをスヌーブ読出しとすることがで
き、または、別のキャッシュ・ラインの妥当性情報を同
時にスヌーブ書込みまたは正常に書込みできる。
【００１４】この出願においては、独立している２つの
キャッシュ・タグ・オペレーションを同時に実行できる
ようにするやり方で、主メモリに記憶されているデータ
をキャッシュするための方法及び装置を開示する。この
方法及び装置はキャッシュ設計、とくにマルチプロセッ
サ・システムにおけるキャッシュ設計に応用される。以
下の説明においては、本発明を完全に理解できるように
するために、特定の用語について述べる。しかし、それ
らの特定の詳細なしに本発明を実施できることが当業者
には明らかであろう。他の場合には、本発明を不必要に
あいまいにしないようにするために、周知の回路及び装
置はブロック図で示した。
キャッシュ・タグ・オペレーションを同時に実行できる
ようにするやり方で、主メモリに記憶されているデータ
をキャッシュするための方法及び装置を開示する。この
方法及び装置はキャッシュ設計、とくにマルチプロセッ
サ・システムにおけるキャッシュ設計に応用される。以
下の説明においては、本発明を完全に理解できるように
するために、特定の用語について述べる。しかし、それ
らの特定の詳細なしに本発明を実施できることが当業者
には明らかであろう。他の場合には、本発明を不必要に
あいまいにしないようにするために、周知の回路及び装
置はブロック図で示した。
【００１５】
【実施例】まず、本発明のキャッシュ・メモリ装置を採
用するコンピュータ装置の例が示されている図１を参照
する。本発明のキャッシュ制御器１２とキャッシュ・メ
モリ１４が中央処理装置（ＣＰＵ）１０と主メモリ１６
へ結合され、かつ相互に結合される。キャッシュ制御器
１２とキャッシュ・メモリ１４はアドレス・バス１８と
データ・バス２０を介してＣＰＵ１０へ結合され、かつ
マルチプロセッサ・バス２６を介して主メモリ１６へ結
合される。キャッシュ制御器１２とキャッシュ・メモリ
１４は主メモリ１６と協働してデータと命令をＣＰＵ１
０へ供給する。とくに、キャッシュミスの場合には、デ
ータは主メモリ１６からブロックとして取り出される。
この場合には要求されたデータが最初に取り出される。
要求されたデータはＣＰＵ１０へ同時に迂回させられ
る。キャッシュ制御器１２とキャッシュ・メモリ１４に
ついては後で図２〜６を参照して詳しく説明する。ＣＰ
Ｕ１０と主メモリ１６は、ほとんどのコンピュータ装置
において見られるそれらの種類の素子を表すことを意図
するものである。それらの素子の構成及び基本的な機能
は周知であるから、これ以上は説明しない。
用するコンピュータ装置の例が示されている図１を参照
する。本発明のキャッシュ制御器１２とキャッシュ・メ
モリ１４が中央処理装置（ＣＰＵ）１０と主メモリ１６
へ結合され、かつ相互に結合される。キャッシュ制御器
１２とキャッシュ・メモリ１４はアドレス・バス１８と
データ・バス２０を介してＣＰＵ１０へ結合され、かつ
マルチプロセッサ・バス２６を介して主メモリ１６へ結
合される。キャッシュ制御器１２とキャッシュ・メモリ
１４は主メモリ１６と協働してデータと命令をＣＰＵ１
０へ供給する。とくに、キャッシュミスの場合には、デ
ータは主メモリ１６からブロックとして取り出される。
この場合には要求されたデータが最初に取り出される。
要求されたデータはＣＰＵ１０へ同時に迂回させられ
る。キャッシュ制御器１２とキャッシュ・メモリ１４に
ついては後で図２〜６を参照して詳しく説明する。ＣＰ
Ｕ１０と主メモリ１６は、ほとんどのコンピュータ装置
において見られるそれらの種類の素子を表すことを意図
するものである。それらの素子の構成及び基本的な機能
は周知であるから、これ以上は説明しない。
【００１６】ＣＰＵ１０は書込みバッファ２２を介して
マルチプロセッサ・バス２６へ結合され、ＤＭＡ制御器
２４がマルチプロセッサ・バス２６へ直結される。書込
みバッファ２２とＤＭＡ制御器２４もほとんどのコンピ
ュータ装置において見られるそれらの種類の素子を表す
ことを意図するものである。それらの素子の構成及び基
本的な機能は周知であるから、これ以上は説明しない。
このコンピュータ装置の例はＤＭＡ制御器２４を有する
ものとして示されているが、マルチプロセッサ装置のよ
うな、メモリ資源を共用するモジュールを有する任意の
コンピュータ装置で本発明を実施できる事がわかるであ
ろう。
マルチプロセッサ・バス２６へ結合され、ＤＭＡ制御器
２４がマルチプロセッサ・バス２６へ直結される。書込
みバッファ２２とＤＭＡ制御器２４もほとんどのコンピ
ュータ装置において見られるそれらの種類の素子を表す
ことを意図するものである。それらの素子の構成及び基
本的な機能は周知であるから、これ以上は説明しない。
このコンピュータ装置の例はＤＭＡ制御器２４を有する
ものとして示されているが、マルチプロセッサ装置のよ
うな、メモリ資源を共用するモジュールを有する任意の
コンピュータ装置で本発明を実施できる事がわかるであ
ろう。
【００１７】次に、本発明のキャッシュ制御器とキャッ
シュ・メモリが示されている図２を参照する。図２には
互いに結合されているキャッシュ制御器１２とキャッシ
ュ・メモリ１４が示されている。キャッシュ制御器１２
はキャッシュ制御論理３０と、２つの別々のキャッシュ
・タグ・アレイ３２、３４とを含む。キャッシュ制御論
理３０と、２つの別々のキャッシュ・タグ・アレイ３
２、３４とは協働してキャッシュ・メモリ１４の読出し
アクセスと書込みアクセスを制御する。キャッシュ・メ
モリ１４と、別々のキャッシュ・タグ・アレイ３２、３
４とについては、図３ａ〜３ｃを参照して順次詳しく説
明する。キャッシュ制御論理３０が２つの別々のキャッ
シュ・タグ・アレイ３２、３４と協働するやり方を除
き、キャッシュ制御論理３０は、ほとんどのコンピュー
タ装置において見られるそれらの種類の素子を表すこと
を意図するものである。それらの素子の構成及び基本的
な機能は周知であるから、これ以上は説明しない。キャ
ッシュ制御論理３０が２つの別々のキャッシュ・タグ・
アレイ３２、３４とどのようにして協働するかについて
は、図５及び図６を参照して詳しく説明する。
シュ・メモリが示されている図２を参照する。図２には
互いに結合されているキャッシュ制御器１２とキャッシ
ュ・メモリ１４が示されている。キャッシュ制御器１２
はキャッシュ制御論理３０と、２つの別々のキャッシュ
・タグ・アレイ３２、３４とを含む。キャッシュ制御論
理３０と、２つの別々のキャッシュ・タグ・アレイ３
２、３４とは協働してキャッシュ・メモリ１４の読出し
アクセスと書込みアクセスを制御する。キャッシュ・メ
モリ１４と、別々のキャッシュ・タグ・アレイ３２、３
４とについては、図３ａ〜３ｃを参照して順次詳しく説
明する。キャッシュ制御論理３０が２つの別々のキャッ
シュ・タグ・アレイ３２、３４と協働するやり方を除
き、キャッシュ制御論理３０は、ほとんどのコンピュー
タ装置において見られるそれらの種類の素子を表すこと
を意図するものである。それらの素子の構成及び基本的
な機能は周知であるから、これ以上は説明しない。キャ
ッシュ制御論理３０が２つの別々のキャッシュ・タグ・
アレイ３２、３４とどのようにして協働するかについて
は、図５及び図６を参照して詳しく説明する。
【００１８】ここで、キャッシュ・メモリの一実施例が
示されている図３ａを参照する。この図には、１２８の
セットに分割されている５１２本のキャッシュ・ライン
を有するキャッシュ・メモリ１４が示されている。各セ
ットは４本のキャッシュ・ラインを有する。主メモリ内
の各メモリ・ブロックは１２８セットのおのおのへ割り
当てられ、割り当てられたセットの４本のキャッシュ・
ラインの任意の１本に保存できる。
示されている図３ａを参照する。この図には、１２８の
セットに分割されている５１２本のキャッシュ・ライン
を有するキャッシュ・メモリ１４が示されている。各セ
ットは４本のキャッシュ・ラインを有する。主メモリ内
の各メモリ・ブロックは１２８セットのおのおのへ割り
当てられ、割り当てられたセットの４本のキャッシュ・
ラインの任意の１本に保存できる。
【００１９】次に、物理的タグ・アレイの対応する実施
例が示されている図３ｂを参照する。この図には１２８
個のタグ・エントリを含む物理的タグ・アレイ３２が示
されている。各タグ・エントリは１２８セットのキャッ
シュ・ラインのおのおのに対応している。各タグ・エン
トリは、キャッシュ・セットの各キャッシュ・ラインに
対してアドレス・タグ３５と制御ビット４１を含む。キ
ャッシュ・セットの特定のキャッシュ・ラインに保存さ
れているデータが有効であるか否かを示すために、制御
ビット４１の各グループは少なくとも１つの有効なビッ
トを含む。
例が示されている図３ｂを参照する。この図には１２８
個のタグ・エントリを含む物理的タグ・アレイ３２が示
されている。各タグ・エントリは１２８セットのキャッ
シュ・ラインのおのおのに対応している。各タグ・エン
トリは、キャッシュ・セットの各キャッシュ・ラインに
対してアドレス・タグ３５と制御ビット４１を含む。キ
ャッシュ・セットの特定のキャッシュ・ラインに保存さ
れているデータが有効であるか否かを示すために、制御
ビット４１の各グループは少なくとも１つの有効なビッ
トを含む。
【００２０】次に、別々のセット・タグ・アレイの対応
する実施例が示されている図３ｃを参照する。この図に
は、１２８個の対応するタグ・エントリを含むセット・
タグ・アレイ３４が示されている。１２８セットのキャ
ッシュ・ラインの各々に対して対応している。各タグ・
エントリはキャッシュ・セットのいくつかの記述属性を
含む。それらの記述属性は、キャッシュ・セットの最後
に用いられたキャッシュ・ラインを示すための最後に用
いられた（ＭＲＵ）ビットのグループ３７を含む。主メ
モリから取り出されたデータのブロックを受けるために
キャッシュ・ラインを選択および再割り当てするために
使用情報が用いられる。それらの記述属性は別の記述情
報、たとえば、キャッシュ・セットのロックされたキャ
ッシュ・ラインを示してロックされたキャッシュ・ライ
ンが、主メモリから取り出されたデータを受けるために
選択され、かつ再び割り当てられることを阻止するロッ
ク・ビット３８のグループ、を更に備えることができ
る。
する実施例が示されている図３ｃを参照する。この図に
は、１２８個の対応するタグ・エントリを含むセット・
タグ・アレイ３４が示されている。１２８セットのキャ
ッシュ・ラインの各々に対して対応している。各タグ・
エントリはキャッシュ・セットのいくつかの記述属性を
含む。それらの記述属性は、キャッシュ・セットの最後
に用いられたキャッシュ・ラインを示すための最後に用
いられた（ＭＲＵ）ビットのグループ３７を含む。主メ
モリから取り出されたデータのブロックを受けるために
キャッシュ・ラインを選択および再割り当てするために
使用情報が用いられる。それらの記述属性は別の記述情
報、たとえば、キャッシュ・セットのロックされたキャ
ッシュ・ラインを示してロックされたキャッシュ・ライ
ンが、主メモリから取り出されたデータを受けるために
選択され、かつ再び割り当てられることを阻止するロッ
ク・ビット３８のグループ、を更に備えることができ
る。
【００２１】本発明のキャッシュ・メモリと別々のキャ
ッシュ・タグ・アレイを１２８のセットを有する四重結
合実施例について説明したが、本発明はセット連想キャ
ッシュ、およびその他の型のキャッシュ・マッピングで
実施できることがわかるであろう。
ッシュ・タグ・アレイを１２８のセットを有する四重結
合実施例について説明したが、本発明はセット連想キャ
ッシュ、およびその他の型のキャッシュ・マッピングで
実施できることがわかるであろう。
【００２２】次に、キャッシュ制御論理３０とセット・
タグ・アレイ３２の間のインターフェイスの一実施例
と、キャッシュ制御論理３０と物理的タグ・アレイ３４
の間のインターフェイスの一実施例が示されている図４
を参照する。この図には、キャッシュ制御論理３０とセ
ット・タグ・アレイ３２の間のインターフェイスと、キ
ャッシュ制御論理３０と物理的タグ・アレイ３４の間の
類似する別のインターフェイスが示されている。それら
のインターフェイスは２つのタグ・アレイ３２と３４に
対して独立のアクセスを同時に行う。
タグ・アレイ３２の間のインターフェイスの一実施例
と、キャッシュ制御論理３０と物理的タグ・アレイ３４
の間のインターフェイスの一実施例が示されている図４
を参照する。この図には、キャッシュ制御論理３０とセ
ット・タグ・アレイ３２の間のインターフェイスと、キ
ャッシュ制御論理３０と物理的タグ・アレイ３４の間の
類似する別のインターフェイスが示されている。それら
のインターフェイスは２つのタグ・アレイ３２と３４に
対して独立のアクセスを同時に行う。
【００２３】各読出しサイクルに対して、セット・タグ
・アレイ３４はマルチプレクサ５８を介して読出しアド
レス５６を入力として受け、かつ読出し制御信号４４を
入力として受ける。それに応答して、セット・タグ・ア
レイ３４は記述属性、ＭＲＵビット５４、ロック・ビッ
ト５６を独立の出力線を介して出力する。各書込みサイ
クルごとに、セット・タグ・アレイ３４は書込みアドレ
ス５２をマルチプレクサ５８を介して受け、かつ、記述
属性、ＭＲＵデータ４０、ロック・データ４２、および
それらの属性の制御信号４６と４７を入力として独立に
受ける。それに応答して、セット・タグ・アレイ３４は
アドレスされたタグ・エントリをそれに従って更新す
る。また、セット・タグ・アレイ３４をＳＴａｇクリヤ
信号４８を介してキャッシュ制御論理３０によりクリヤ
および初期化できる。
・アレイ３４はマルチプレクサ５８を介して読出しアド
レス５６を入力として受け、かつ読出し制御信号４４を
入力として受ける。それに応答して、セット・タグ・ア
レイ３４は記述属性、ＭＲＵビット５４、ロック・ビッ
ト５６を独立の出力線を介して出力する。各書込みサイ
クルごとに、セット・タグ・アレイ３４は書込みアドレ
ス５２をマルチプレクサ５８を介して受け、かつ、記述
属性、ＭＲＵデータ４０、ロック・データ４２、および
それらの属性の制御信号４６と４７を入力として独立に
受ける。それに応答して、セット・タグ・アレイ３４は
アドレスされたタグ・エントリをそれに従って更新す
る。また、セット・タグ・アレイ３４をＳＴａｇクリヤ
信号４８を介してキャッシュ制御論理３０によりクリヤ
および初期化できる。
【００２４】なお図４を参照する。各読出しサイクルご
とに、物理的タグ・アレイ３２は正常な読出しアドレス
６６またはスヌーブ・アドレス６８ｂをマルチプレクサ
７０を介して入力として受け、かつ、読出し制御信号６
０を入力として受ける。それに応答して、物理的タグ・
アレイ３２はタグ・アドレスと制御ビット７２をそれの
出力線を介して出力する。各書込みサイクルごとに、物
理的タグ・アレイ３２は正常なキャッシュ・タグ書込み
アドレス６８ａまたはスヌーブ書込みアドレス６８ｃを
マルチプレクサ７０を介して入力として受け、かつ、タ
グ・エントリ更新信号５８と書込み制御信号６２を入力
として受ける。それに応答して、物理的タグ・アレイ３
２はタグ・エントリをそれに従って更新する。また、物
理的タグ・アレイ３２をＰＴａｇクリヤ信号６４を介し
てキャッシュ制御論理３０によりクリヤおよび初期化で
きる。
とに、物理的タグ・アレイ３２は正常な読出しアドレス
６６またはスヌーブ・アドレス６８ｂをマルチプレクサ
７０を介して入力として受け、かつ、読出し制御信号６
０を入力として受ける。それに応答して、物理的タグ・
アレイ３２はタグ・アドレスと制御ビット７２をそれの
出力線を介して出力する。各書込みサイクルごとに、物
理的タグ・アレイ３２は正常なキャッシュ・タグ書込み
アドレス６８ａまたはスヌーブ書込みアドレス６８ｃを
マルチプレクサ７０を介して入力として受け、かつ、タ
グ・エントリ更新信号５８と書込み制御信号６２を入力
として受ける。それに応答して、物理的タグ・アレイ３
２はタグ・エントリをそれに従って更新する。また、物
理的タグ・アレイ３２をＰＴａｇクリヤ信号６４を介し
てキャッシュ制御論理３０によりクリヤおよび初期化で
きる。
【００２５】次に、動作の流れ図と、正常なキャッシュ
読出しおよびスヌーブ・オペレーションを取り扱う時に
キャッシュ制御論理により２つの別々のキャッシュ・タ
グ・アレイに対するアクセスとが示されている図５を参
照する。図５ａに示すように、正常なキャッシュ読出し
を検出すると、キャッシュ制御論理は物理的タグ・アレ
イおよびセット・タグ・アレイを同じアドレスで、独立
して同時にアクセスする（ブロック８２）。物理的タグ
・アレイのタグ・エントリ読出しを基にして、キャッシ
ュ制御論理はタグの一致が存在するかどうかを判定する
（ブロック８４）。タグの一致が存在するものとする
と、キャッシュ制御論理はセット・タグ・アレイから読
出された対応するタグ・エントリのＭＲＵビットを変更
し、変更されたタグ・エントリをセット・タグ・アレイ
へ書込む（ブロック８６）。それと同時に、キャッシュ
制御論理はデータをキャッシュから読出させる（ブロッ
ク８６）。タグの一致が存在しない（キャッシュ充填）
とすると、キャッシュ制御論理はキャッシュ充填を開始
する（ブロック８８）。キャッシュ充填が終わると、キ
ャッシュ制御論理は物理的タグ・アレイをアクセスして
有効なビットを更新する（ブロック９０）。以下に行う
図６についての説明から明らかなように、キャッシュ制
御論理がこの時における以後のキャッシュ・ヒットの結
果として異なるタグ・エントリのＭＲＵビットを更新せ
ねばならないという事実にもかかわらず、両方のオペレ
ーションは、それらを仲裁および別々の時に実行する必
要なしに、同時に独立して実行される。
読出しおよびスヌーブ・オペレーションを取り扱う時に
キャッシュ制御論理により２つの別々のキャッシュ・タ
グ・アレイに対するアクセスとが示されている図５を参
照する。図５ａに示すように、正常なキャッシュ読出し
を検出すると、キャッシュ制御論理は物理的タグ・アレ
イおよびセット・タグ・アレイを同じアドレスで、独立
して同時にアクセスする（ブロック８２）。物理的タグ
・アレイのタグ・エントリ読出しを基にして、キャッシ
ュ制御論理はタグの一致が存在するかどうかを判定する
（ブロック８４）。タグの一致が存在するものとする
と、キャッシュ制御論理はセット・タグ・アレイから読
出された対応するタグ・エントリのＭＲＵビットを変更
し、変更されたタグ・エントリをセット・タグ・アレイ
へ書込む（ブロック８６）。それと同時に、キャッシュ
制御論理はデータをキャッシュから読出させる（ブロッ
ク８６）。タグの一致が存在しない（キャッシュ充填）
とすると、キャッシュ制御論理はキャッシュ充填を開始
する（ブロック８８）。キャッシュ充填が終わると、キ
ャッシュ制御論理は物理的タグ・アレイをアクセスして
有効なビットを更新する（ブロック９０）。以下に行う
図６についての説明から明らかなように、キャッシュ制
御論理がこの時における以後のキャッシュ・ヒットの結
果として異なるタグ・エントリのＭＲＵビットを更新せ
ねばならないという事実にもかかわらず、両方のオペレ
ーションは、それらを仲裁および別々の時に実行する必
要なしに、同時に独立して実行される。
【００２６】図５ｂに示されているように、スヌーブ・
オペレーションを検出すると、キャッシュ制御論理は物
理的タグ・アレイをアクセスする（ブロック９４）。物
理的タグ・アレイのタグ・エントリ読出しを基にして、
キャッシュ制御論理はタグの一致が存在するかどうかを
判定する（ブロック９６）。タグの一致が存在する（キ
ャッシュにおけるコピー）ものとすると、キャッシュ制
御論理は物理的タグ・アレイから読出されたタグ・エン
トリの有効なビットを変更し、変更されたタグ・エント
リを物理的タグ・アレイへ書込む（ブロック９８）。タ
グの一致が存在しない（キャッシュにおけるコピーな
し）とすると、キャッシュ制御論理はそれ以上の動作を
行わない。以下に行う図６についての説明から明らかな
ように、スヌーブ読出しまたはスヌーブ書込みが行われ
るのと同時に、以前に開始されたキャッシュ充填が終わ
った結果として、キャッシュ制御論理が異なるタグ・エ
ントリの有効なビットを更新せねばならないという事実
にもかかわらず、両方の場合に、オペレーションは、競
合するオペレーションを仲裁及び別々の時に実行する必
要なしに、同時に独立して実行される。
オペレーションを検出すると、キャッシュ制御論理は物
理的タグ・アレイをアクセスする（ブロック９４）。物
理的タグ・アレイのタグ・エントリ読出しを基にして、
キャッシュ制御論理はタグの一致が存在するかどうかを
判定する（ブロック９６）。タグの一致が存在する（キ
ャッシュにおけるコピー）ものとすると、キャッシュ制
御論理は物理的タグ・アレイから読出されたタグ・エン
トリの有効なビットを変更し、変更されたタグ・エント
リを物理的タグ・アレイへ書込む（ブロック９８）。タ
グの一致が存在しない（キャッシュにおけるコピーな
し）とすると、キャッシュ制御論理はそれ以上の動作を
行わない。以下に行う図６についての説明から明らかな
ように、スヌーブ読出しまたはスヌーブ書込みが行われ
るのと同時に、以前に開始されたキャッシュ充填が終わ
った結果として、キャッシュ制御論理が異なるタグ・エ
ントリの有効なビットを更新せねばならないという事実
にもかかわらず、両方の場合に、オペレーションは、競
合するオペレーションを仲裁及び別々の時に実行する必
要なしに、同時に独立して実行される。
【００２７】次に、別々のタグ・アレイに対するキャッ
シュ制御論理アクセスのグループ化及びタイミングの一
実施例を示す２つの波形図が示されている図６を参照す
る。この実施例においては、キャッシュ制御論理は物理
的タグ・アレイとセット・タグ・アレイをクロック・サ
イクルごとに２回アクセスする、たとえば、１００ａ、
１００ｂ。クロック・サイクルの第１の半分、１００ａ
または１００ｂ、においては、図３と図４を参照して説
明した別々のタグ・アレイ・アーキテクチャ、及び別々
のインターフェイスとにより、キャッシュ制御論理は、
正常なタグ読出しのための同じアドレスで、物理的タグ
・アレイとセット・タグ・アレイを独立して同時にアク
セスする。物理的タグ・アレイとセット・タグ・アレイ
を同時にアクセスするために同じアドレスが用いられる
が、それでも同時アクセスは独立して行われる。クロッ
ク・サイクルの第１の半分、１０２ａまたは１０２ｂ、
においては、キャッシュ制御論理は物理的タグ・アレイ
を、スヌーブ読出し、スヌーブ書込みまたは正常なタグ
書込みのためのアドレスでアクセスする。図３と図４を
参照して説明した別々のタグ・アレイ・アーキテクチ
ャ、及び別々のインターフェイスとにより、キャッシュ
制御論理は、正常なタグ読出しのための同じアドレスま
たは異なるアドレスでセット・タグ・アレイを独立して
同時にアクセスする。
シュ制御論理アクセスのグループ化及びタイミングの一
実施例を示す２つの波形図が示されている図６を参照す
る。この実施例においては、キャッシュ制御論理は物理
的タグ・アレイとセット・タグ・アレイをクロック・サ
イクルごとに２回アクセスする、たとえば、１００ａ、
１００ｂ。クロック・サイクルの第１の半分、１００ａ
または１００ｂ、においては、図３と図４を参照して説
明した別々のタグ・アレイ・アーキテクチャ、及び別々
のインターフェイスとにより、キャッシュ制御論理は、
正常なタグ読出しのための同じアドレスで、物理的タグ
・アレイとセット・タグ・アレイを独立して同時にアク
セスする。物理的タグ・アレイとセット・タグ・アレイ
を同時にアクセスするために同じアドレスが用いられる
が、それでも同時アクセスは独立して行われる。クロッ
ク・サイクルの第１の半分、１０２ａまたは１０２ｂ、
においては、キャッシュ制御論理は物理的タグ・アレイ
を、スヌーブ読出し、スヌーブ書込みまたは正常なタグ
書込みのためのアドレスでアクセスする。図３と図４を
参照して説明した別々のタグ・アレイ・アーキテクチ
ャ、及び別々のインターフェイスとにより、キャッシュ
制御論理は、正常なタグ読出しのための同じアドレスま
たは異なるアドレスでセット・タグ・アレイを独立して
同時にアクセスする。
【００２８】
【発明の効果】この結果、キャッシュ制御論理は１つの
タグ・エントリのスヌーブ読出し、スヌーブ書込みまた
は正常なタグ書込みを行うことができると同時に、仲裁
する必要なしに、別のタグ・エントリの有効なビットを
更新し、競合するオペレーションを異なる時に実行する
ことにより、装置の性能を更に向上する。以上、アクセ
ス型のグループ化およびタイミング指定の上記実施例に
ついて本発明を説明したが、独立した同時アクセスの異
なる最適化を行うために、本発明はを別のアクセス型の
グループ化およびタイミング指定で実施できる事がわか
るであろう。
タグ・エントリのスヌーブ読出し、スヌーブ書込みまた
は正常なタグ書込みを行うことができると同時に、仲裁
する必要なしに、別のタグ・エントリの有効なビットを
更新し、競合するオペレーションを異なる時に実行する
ことにより、装置の性能を更に向上する。以上、アクセ
ス型のグループ化およびタイミング指定の上記実施例に
ついて本発明を説明したが、独立した同時アクセスの異
なる最適化を行うために、本発明はを別のアクセス型の
グループ化およびタイミング指定で実施できる事がわか
るであろう。
【図１】本発明のキャッシュ装置を組み込んだコンピュ
ータ装置の一例を示す。
ータ装置の一例を示す。
【図２】本発明のキャッシュ制御器及びキャッシュ・メ
モリを示す。
モリを示す。
【図３】本発明のキャッシュ（ａ）、本発明の物理的タ
グ・アレイ（ｂ）及び本発明のセット・タグ・アレイ
（ｃ）を示す。
グ・アレイ（ｂ）及び本発明のセット・タグ・アレイ
（ｃ）を示す。
【図４】本発明の物理的タグ・アレイ及びセット・タグ
・アレイに対するインターフェイスを示す。
・アレイに対するインターフェイスを示す。
【図５】本発明のキャッシュ制御論理を示す流れ図であ
る。
る。
【図６】本発明の一実施例のための物理的タグ・アレイ
およびセット・タグ・アレイに対するアクセスのグルー
プ化及びタイミングを示す。
およびセット・タグ・アレイに対するアクセスのグルー
プ化及びタイミングを示す。
１０ ＣＰＵ １２ キャッシュ制御器 １４ キャッシュＲＡＭアレイ １６ 主メモリ １８ アドレス・バス ２０ データ・バス ２２ 書込みバッファ ２４ ＤＭＡ制御器 ２６ マルチプロセッサ・バス ３２ 物理的タグ・アレイ ５８ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラジヴ・エヌ・パテル アメリカ合衆国 95148 カリフォルニア 州・サン ホゼ・ホワイトサンド ドライ ブ・3116 (72)発明者 ノーマン・エム・ヘイーズ アメリカ合衆国 94087 カリフォルニア 州・サニーヴェイル・メリマック ドライ ブ・1121
Claims (2)
- 【請求項１】 中央処理装置（ＣＰＵ）と主メモリとを
有するコンピュータ・システムのキャッシュ・メモリ・
システムにおいて、 前記ＣＰＵ及び主メモリへ結合され、その主メモリに記
憶されているデータのサブセットを記憶するための複数
のキャッシュ・ラインをおのおの有する複数のキャッシ
ュ・セットを備えるキャッシュ・メモリと、 前記キャッシュ・セットに対応し、その対応するキャッ
シュ・セットの各前記キャッシュ・ラインに対する識別
および制御情報を備える第１の複数のキャッシュ・タグ
・エントリを有し、かつその識別および制御情報をアク
セスするための第１のインターフェイスを有する第１の
キャッシュ・タグ・アレイと、 前記キャッシュ・セット及び前記第１のキャッシュ・タ
グ・エントリに対応し、その対応するキャッシュ・セッ
トの前記キャッシュ・ラインに対する記述情報を備える
第２の複数のキャッシュ・タグ・エントリを有し、かつ
この記述情報をアクセスするための第２のインターフェ
イスを有する第２のタグ・アレイと、 前記ＣＰＵと、前記主メモリと、前記キャッシュ・メモ
リと、前記第１のキャッシュ・タグ・アレイと、前記第
２のキャッシュ・タグ・アレイとへ結合され、前記キャ
ッシュ・メモリに対する読出しオペレーション及び書込
みオペレーションを制御し、前記第１のキャッシュ・タ
グ・アレイ及び前記第２のキャッシュ・タグ・アレイに
対して独立にかつ同時にアクセスを行って、前記タグ・
エントリ内の前記識別情報と、前記制御情報及び前記記
述情報の読出し及び書込みを行い、キャッシュ制御器で
あって、前記アクセスは型によりグループにまとめら
れ、かつ、予め指示されているタイムスロット中に行わ
れ、前記アクセス型のグループ化及びタイムスロット指
示は、前記物理的タグ・アレイ内の１つのキャッシュ・
タグ・エントリに対して行われるある選択されたアクセ
ス型と、別のセット・タグ・アレイ内の別の独立したキ
ャッシュ・タグ・エントリに対して行われた別の選択さ
れたアクセス型とを最適にし、かつ可能にするようなや
り方で行われるキャッシュ制御器と、を有することを特
徴とするキャッシュ・メモリ・システム。 - 【請求項２】 中央処理装置（ＣＰＵ）及び主メモリを
備えるコンピュータ装置において主メモリに記憶されて
いるデータのサブセットをキャッシュする方法におい
て、 前記ＣＰＵ及び前記主メモリへ結合されているキャッシ
ュ・メモリのキャッシュ・セットの複数のキャッシュ・
ラインに、前記主メモリに記憶されている前記データの
サブセットを保存する過程と、 前記キャッシュ・セットに対応し、その対応するキャッ
シュ・セットの各前記キャッシュ・ラインに対する識別
及び制御情報を備える第１の複数のキャッシュ・タグ・
エントリをその識別及び制御情報をアクセスするための
第１のインターフェイスを備える第１のキャッシュ・タ
グ・アレイに保存する過程と、 前記キャッシュ・セット及び前記第１のキャッシュ・タ
グ・エントリに対応し、その対応するキャッシュ・セッ
トの前記キャッシュ・ラインに対する記述情報を備える
第２の複数のキャッシュ・タグ・エントリを記述情報を
アクセスするための第２のインターフェイスを備える第
２のキャッシュ・タグ・アレイに保存する過程と、 前記キャッシュ・メモリと前記第１及び前記第２のキャ
ッシュ・タグ・アレイに対する読出しオペレーションお
よび書込みオペレーションを、前記ＣＰＵと、前記主メ
モリと、前記キャッシュ・メモリと、前記第１のキャッ
シュ・タグ・アレイと、前記第２のキャッシュ・タグ・
アレイとへ結合され、前記第１のキャッシュ・タグ・ア
レイ及び前記第２のキャッシュ・タグ・アレイに対して
独立にかつ同時にアクセスを行って、前記タグ・エント
リ内の前記識別情報と、前記制御情報及び前記記述情報
の読出し及び書込みを行うキャッシュ制御器により制御
する過程であって、前記アクセスは型によりグループに
まとめられ、かつ、予め指示されているタイムスロット
中に行われ、前記アクセス型のグループ化及びタイムス
ロット指示は、前記物理的タグ・アレイ内の１つのキャ
ッシュ・タグ・エントリに対して行われるある選択され
たアクセス型と、別のセット・タグ・アレイ内の別の独
立したキャッシュ・タグ・エントリに対して行われる別
の選択されたアクセス型とを最適にし、かつ可能にする
ようなやり方で行われる過程と、を有することを特徴と
する主メモリに記憶されているデータのサブセットをキ
ャッシュする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US87535692A | 1992-04-29 | 1992-04-29 | |
| US875356 | 1992-04-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06318174A true JPH06318174A (ja) | 1994-11-15 |
Family
ID=25365660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5124784A Ceased JPH06318174A (ja) | 1992-04-29 | 1993-04-30 | キャッシュ・メモリ・システム及び主メモリに記憶されているデータのサブセットをキャッシュする方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5675765A (ja) |
| JP (1) | JPH06318174A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100492041B1 (ko) * | 1996-11-14 | 2005-08-25 | 프리스케일 세미컨덕터, 인크. | 캐시를구비한데이터처리시스템및그방법 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6049849A (en) * | 1997-04-14 | 2000-04-11 | International Business Machines Corporation | Imprecise method and system for selecting an alternative cache entry for replacement in response to a conflict between cache operation requests |
| US6145057A (en) * | 1997-04-14 | 2000-11-07 | International Business Machines Corporation | Precise method and system for selecting an alternative cache entry for replacement in response to a conflict between cache operation requests |
| US5963977A (en) * | 1997-10-09 | 1999-10-05 | Quantum Corporation | Buffer management and system coordination method |
| US6549984B1 (en) * | 1997-12-17 | 2003-04-15 | Intel Corporation | Multi-bus access cache |
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