JPH07121443A - 情報処理システム及びその動作方法 - Google Patents
情報処理システム及びその動作方法Info
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- JPH07121443A JPH07121443A JP6203172A JP20317294A JPH07121443A JP H07121443 A JPH07121443 A JP H07121443A JP 6203172 A JP6203172 A JP 6203172A JP 20317294 A JP20317294 A JP 20317294A JP H07121443 A JPH07121443 A JP H07121443A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
-
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- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
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Abstract
(57)【要約】
【目的】 オペレーションのための情報処理システム及
び方法を提供する。 【構成】 第１の命令に応答して、補助メモリがシステ
ム・メモリから第１の情報を記憶する。第２の命令に応
答して、第１の情報が第２の情報を含む場合には、キャ
ッシュ・メモリ１２が第２の情報を補助メモリから、そ
れ以外ではシステム・メモリ３０から記憶する。
び方法を提供する。 【構成】 第１の命令に応答して、補助メモリがシステ
ム・メモリから第１の情報を記憶する。第２の命令に応
答して、第１の情報が第２の情報を含む場合には、キャ
ッシュ・メモリ１２が第２の情報を補助メモリから、そ
れ以外ではシステム・メモリ３０から記憶する。
Description
【０００１】
【産業上の利用分野】本発明は、一般に情報処理システ
ムに関し、特にオペレーションの情報処理システム及び
方法に関する。
ムに関し、特にオペレーションの情報処理システム及び
方法に関する。
【０００２】
【従来の技術】情報処理のための多くのシステムは、シ
ステム・メモリとキャッシュ・メモリの両者を含む。キ
ャッシュ・メモリは比較的小さな高速のメモリであり、
システム・メモリの１個以上の部分からの情報のコピー
を記憶する。しばしば、キャッシュ・メモリはシステム
・メモリとは物理的に別個に存在する。こうしたキャッ
シュ・メモリはシステムのプロセッサ装置に統合された
り、統合されなかったりする。
ステム・メモリとキャッシュ・メモリの両者を含む。キ
ャッシュ・メモリは比較的小さな高速のメモリであり、
システム・メモリの１個以上の部分からの情報のコピー
を記憶する。しばしば、キャッシュ・メモリはシステム
・メモリとは物理的に別個に存在する。こうしたキャッ
シュ・メモリはシステムのプロセッサ装置に統合された
り、統合されなかったりする。
【０００３】情報はシステム・メモリの１部からキャッ
シュ・メモリにコピーされる。キャッシュ・メモリ内の
情報は変更される。更に、キャッシュ・メモリから変更
された情報が、システム・メモリの１部にコピーし戻さ
れる。
シュ・メモリにコピーされる。キャッシュ・メモリ内の
情報は変更される。更に、キャッシュ・メモリから変更
された情報が、システム・メモリの１部にコピーし戻さ
れる。
【０００４】命令に応答して、プロセッサの実行ユニッ
トはキャッシュ・メモリに記憶される情報を処理するこ
とができる。こうした情報は、キャッシュ・メモリとプ
ロセッサのレジスタとの間で、データ情報を転送するた
めのメモリ命令を含む。メモリ命令に対応する情報（例
えば"ロード／ストア"命令または"読出し／書込み"命
令）がキャッシュ・メモリに記憶されていないキャッシ
ュ・ミス状況においては、こうした情報がシステム・メ
モリから要求される。キャッシュ・ミス状況に応答し
て、システム・メモリから情報を待機するのに、相当量
の遅延が発生する。
トはキャッシュ・メモリに記憶される情報を処理するこ
とができる。こうした情報は、キャッシュ・メモリとプ
ロセッサのレジスタとの間で、データ情報を転送するた
めのメモリ命令を含む。メモリ命令に対応する情報（例
えば"ロード／ストア"命令または"読出し／書込み"命
令）がキャッシュ・メモリに記憶されていないキャッシ
ュ・ミス状況においては、こうした情報がシステム・メ
モリから要求される。キャッシュ・ミス状況に応答し
て、システム・メモリから情報を待機するのに、相当量
の遅延が発生する。
【０００５】こうしたキャッシュ・ミス状況のマイナス
の効果を低減するために、プロセッサは、情報がプロセ
ッサの別の命令のために使用される以前に、キャッシュ
・メモリにシステム・メモリ内の指定アドレスからデー
タ情報をロードするためのプリフェッチ命令（"タッチ
・ロード（touch load）"命令など）をサポートでき
る。それにも関わらず、プリフェッチ命令自身がキャッ
シュ・ミス状況を生じ、キャッシュ・メモリが"ブロッ
キング"・キャッシュ・メモリの場合には、情報がシス
テム・メモリから受信されるまで、別のメモリ命令はキ
ャッシュ・メモリの使用を阻止される。別のメモリ命令
はキャッシュ・メモリに既に記憶される情報を指定する
かどうかに関わらず、阻止される。
の効果を低減するために、プロセッサは、情報がプロセ
ッサの別の命令のために使用される以前に、キャッシュ
・メモリにシステム・メモリ内の指定アドレスからデー
タ情報をロードするためのプリフェッチ命令（"タッチ
・ロード（touch load）"命令など）をサポートでき
る。それにも関わらず、プリフェッチ命令自身がキャッ
シュ・ミス状況を生じ、キャッシュ・メモリが"ブロッ
キング"・キャッシュ・メモリの場合には、情報がシス
テム・メモリから受信されるまで、別のメモリ命令はキ
ャッシュ・メモリの使用を阻止される。別のメモリ命令
はキャッシュ・メモリに既に記憶される情報を指定する
かどうかに関わらず、阻止される。
【０００６】従って、従来のブロッキング・キャッシュ
・メモリでは、こうしたプリフェッチ命令はそれ程効果
はなく、プロセッサの性能を低下させる可能性さえあ
る。従来の技術では、キャッシュ・メモリが非ブロッキ
ング・タイプに製作されない場合には、プリフェッチ・
オペレーションは極めて非現実的である。非ブロッキン
グ・キャッシュ・メモリでは、別のメモリ命令がキャッ
シュ・メモリに既に記憶される情報を指定する場合、上
記命令はキャッシュ・メモリの使用を阻止されることは
ない。
・メモリでは、こうしたプリフェッチ命令はそれ程効果
はなく、プロセッサの性能を低下させる可能性さえあ
る。従来の技術では、キャッシュ・メモリが非ブロッキ
ング・タイプに製作されない場合には、プリフェッチ・
オペレーションは極めて非現実的である。非ブロッキン
グ・キャッシュ・メモリでは、別のメモリ命令がキャッ
シュ・メモリに既に記憶される情報を指定する場合、上
記命令はキャッシュ・メモリの使用を阻止されることは
ない。
【０００７】しかしながら、非ブロッキング・キャッシ
ュ・メモリの論理は、ブロッキング・キャッシュ・メモ
リの論理よりも複雑である。更に、システム・メモリか
ら情報を待機する間においても、別のメモリ命令がキャ
ッシュ・メモリの使用を阻止されないために、非ブロッ
キング・キャッシュ・メモリの正確なオペレーションを
検証することは困難である。
ュ・メモリの論理は、ブロッキング・キャッシュ・メモ
リの論理よりも複雑である。更に、システム・メモリか
ら情報を待機する間においても、別のメモリ命令がキャ
ッシュ・メモリの使用を阻止されないために、非ブロッ
キング・キャッシュ・メモリの正確なオペレーションを
検証することは困難である。
【０００８】
【発明が解決しようとする課題】従って、ブロッキング
・キャッシュ・メモリを有するシステムにおいて、プリ
フェッチ命令が有効なオペレーションのための情報処理
システム及び方法が必要とされる。更にキャッシュ・ミ
ス状況のマイナス効果が低減されるオペレーションのた
めの情報処理システム及び方法が必要とされる。
・キャッシュ・メモリを有するシステムにおいて、プリ
フェッチ命令が有効なオペレーションのための情報処理
システム及び方法が必要とされる。更にキャッシュ・ミ
ス状況のマイナス効果が低減されるオペレーションのた
めの情報処理システム及び方法が必要とされる。
【０００９】
【課題を解決するための手段】オペレーションのための
情報処理システム及び方法において、補助メモリが第１
の命令に応答して、システム・メモリから第１の情報を
記憶する。第２の命令に応答して、第１の情報が第２の
情報を含む場合には、キャッシュ・メモリが補助メモリ
から、それ以外の場合にはシステム・メモリから第２の
情報を記憶する。
情報処理システム及び方法において、補助メモリが第１
の命令に応答して、システム・メモリから第１の情報を
記憶する。第２の命令に応答して、第１の情報が第２の
情報を含む場合には、キャッシュ・メモリが補助メモリ
から、それ以外の場合にはシステム・メモリから第２の
情報を記憶する。
【００１０】本発明の技術的利点は、プリフェッチ命令
がブロッキング・キャッシュ・メモリを有するシステム
において有効であることである。
がブロッキング・キャッシュ・メモリを有するシステム
において有効であることである。
【００１１】本発明の別の技術的利点は、キャッシュ・
ミス状況のマイナス効果が低減されることである。
ミス状況のマイナス効果が低減されることである。
【００１２】
【実施例】本発明の一般的な実施例及びその利点が、図
１乃至図４を参照することにより理解される。これらの
図中、同一番号が同様の及び対応するパーツに対して使
用される。
１乃至図４を参照することにより理解される。これらの
図中、同一番号が同様の及び対応するパーツに対して使
用される。
【００１３】図１は本発明の好適な実施例による情報処
理システムのブロック図であり、一般に参照番号１０で
示される。システム１０において、キャッシュ・メモリ
１２はプロセッサ１６に統合される。プロセッサ１６は
単一の集積回路スーパスカラ・マイクロプロセッサであ
る。別の実施例では、キャッシュ・メモリ１２はプロセ
ッサ１６には統合されない。更に別の実施例では、プロ
セッサ１６はマルチチップのマイクロプロセッサであ
る。更に別の実施例では、プロセッサ１６は非スーパス
カラ・プロセッサである。
理システムのブロック図であり、一般に参照番号１０で
示される。システム１０において、キャッシュ・メモリ
１２はプロセッサ１６に統合される。プロセッサ１６は
単一の集積回路スーパスカラ・マイクロプロセッサであ
る。別の実施例では、キャッシュ・メモリ１２はプロセ
ッサ１６には統合されない。更に別の実施例では、プロ
セッサ１６はマルチチップのマイクロプロセッサであ
る。更に別の実施例では、プロセッサ１６は非スーパス
カラ・プロセッサである。
【００１４】プロセッサ１６はバス・インタフェース・
ユニット（"ＢＩＵ"）１８、スヌープ・レジスタ２０、
書込みレジスタ２２及び読出しレジスタ２４を含む。更
にプロセッサ１６は実行ユニット１９を含む。好適な実
施例の重要な態様では、プロセッサ１６はタッチ・ロー
ド・レジスタ（"ＴＬＲ"）により形成されるプリフェッ
チ・メモリ２６を含む。プロセッサ１６に加え、システ
ム１０はシステム・バス２８及びそれに接続されるシス
テム・メモリ３０を含む。また、プロセッサ１６のＢＩ
Ｕ１８はシステム・バス２８に接続される。
ユニット（"ＢＩＵ"）１８、スヌープ・レジスタ２０、
書込みレジスタ２２及び読出しレジスタ２４を含む。更
にプロセッサ１６は実行ユニット１９を含む。好適な実
施例の重要な態様では、プロセッサ１６はタッチ・ロー
ド・レジスタ（"ＴＬＲ"）により形成されるプリフェッ
チ・メモリ２６を含む。プロセッサ１６に加え、システ
ム１０はシステム・バス２８及びそれに接続されるシス
テム・メモリ３０を含む。また、プロセッサ１６のＢＩ
Ｕ１８はシステム・バス２８に接続される。
【００１５】プリフェッチ・メモリ２６は、システム１
０内のシステム・メモリ３０及びキャッシュ・メモリ１
２に追加される点で、補助メモリに相当する。プロセッ
サ１６はシステム・メモリ３０内のアドレスからデータ
情報を入力する。こうしたデータ情報はＢＩＵ１８によ
り、システム・メモリ３０からシステム・バス２８を介
して入力され、データ情報がＢＩＵ１８から読出しレジ
スタ２４に記憶される。適切な瞬間において、データ情
報は読出しレジスタ２４からキャッシュ・メモリ１２に
記憶される。プロセッサ１６は、データ情報と一緒にア
ドレス情報を記憶することにより、データ情報をその対
応するアドレスに関連付ける。
０内のシステム・メモリ３０及びキャッシュ・メモリ１
２に追加される点で、補助メモリに相当する。プロセッ
サ１６はシステム・メモリ３０内のアドレスからデータ
情報を入力する。こうしたデータ情報はＢＩＵ１８によ
り、システム・メモリ３０からシステム・バス２８を介
して入力され、データ情報がＢＩＵ１８から読出しレジ
スタ２４に記憶される。適切な瞬間において、データ情
報は読出しレジスタ２４からキャッシュ・メモリ１２に
記憶される。プロセッサ１６は、データ情報と一緒にア
ドレス情報を記憶することにより、データ情報をその対
応するアドレスに関連付ける。
【００１６】同様に、プロセッサはデータ情報をシステ
ム・メモリ３０内のアドレスに出力する。こうしたデー
タ情報はキャッシュ・メモリ１２から書込みレジスタ２
２に記憶される。適切な瞬間において、データ情報が書
込みレジスタ２２からＢＩＵ１８に出力され、ＢＩＵ１
８はシステム・バス２８を介して、データ情報をシステ
ム・メモリ３０に出力する。データ情報はシステム・メ
モリ３０内のその対応するアドレスに記憶される。
ム・メモリ３０内のアドレスに出力する。こうしたデー
タ情報はキャッシュ・メモリ１２から書込みレジスタ２
２に記憶される。適切な瞬間において、データ情報が書
込みレジスタ２２からＢＩＵ１８に出力され、ＢＩＵ１
８はシステム・バス２８を介して、データ情報をシステ
ム・メモリ３０に出力する。データ情報はシステム・メ
モリ３０内のその対応するアドレスに記憶される。
【００１７】記憶データ情報のコヒーレンシを維持する
ために、プロセッサ１６はシステム・バス２８上にアド
レス情報をスヌープする。こうしたアドレス情報はＢＩ
Ｕ１８によりシステム・バス２８から入力され、次にＢ
ＩＵ１８からスヌープ・レジスタ２０に記憶される。ス
ヌープ・レジスタ２０に記憶されるアドレス情報は、キ
ャッシュ・メモリ１２、書込みレジスタ２２及び読出し
レジスタ２４内のアドレス情報と比較される。重要な点
は、スヌープ・レジスタ２０に記憶されるアドレス情報
は、更にプリフェッチ・メモリ２６（図１のＴＬＲ２
６）内のアドレス情報と比較される。スヌープ・レジス
タ２０に記憶されるアドレス情報が、キャッシュ・メモ
リ１２、書込みレジスタ２２、読出しレジスタ２４、ま
たはプリフェッチ・メモリ２６に記憶されるアドレス情
報と一致すると、プロセッサ１６は適切なコヒーレンシ
・アクションにより応答する。
ために、プロセッサ１６はシステム・バス２８上にアド
レス情報をスヌープする。こうしたアドレス情報はＢＩ
Ｕ１８によりシステム・バス２８から入力され、次にＢ
ＩＵ１８からスヌープ・レジスタ２０に記憶される。ス
ヌープ・レジスタ２０に記憶されるアドレス情報は、キ
ャッシュ・メモリ１２、書込みレジスタ２２及び読出し
レジスタ２４内のアドレス情報と比較される。重要な点
は、スヌープ・レジスタ２０に記憶されるアドレス情報
は、更にプリフェッチ・メモリ２６（図１のＴＬＲ２
６）内のアドレス情報と比較される。スヌープ・レジス
タ２０に記憶されるアドレス情報が、キャッシュ・メモ
リ１２、書込みレジスタ２２、読出しレジスタ２４、ま
たはプリフェッチ・メモリ２６に記憶されるアドレス情
報と一致すると、プロセッサ１６は適切なコヒーレンシ
・アクションにより応答する。
【００１８】命令に応答して、実行ユニット１９はキャ
ッシュ・メモリ１２に記憶される情報を処理する。これ
らの命令は、データ情報をキャッシュ・メモリ１２とプ
ロセッサ１６のレジスタとの間で転送するためのメモリ
命令を含む。メモリ命令（ "ロード／ストア"命令また
は"読出し／書込み"命令 ）に対応する情報がキャッシ
ュ・メモリ１２に記憶されていない場合、プロセッサ１
６はこうした情報をシステム・メモリ３０から要求す
る。プロセッサ１６がキャッシュ・ミス状況に応答し
て、システム・メモリ３０から情報を待機する間、相当
な遅延が発生する。
ッシュ・メモリ１２に記憶される情報を処理する。これ
らの命令は、データ情報をキャッシュ・メモリ１２とプ
ロセッサ１６のレジスタとの間で転送するためのメモリ
命令を含む。メモリ命令（ "ロード／ストア"命令また
は"読出し／書込み"命令 ）に対応する情報がキャッシ
ュ・メモリ１２に記憶されていない場合、プロセッサ１
６はこうした情報をシステム・メモリ３０から要求す
る。プロセッサ１６がキャッシュ・ミス状況に応答し
て、システム・メモリ３０から情報を待機する間、相当
な遅延が発生する。
【００１９】好適な実施例では、キャッシュ・メモリ１
２は"ブロッキング"・キャッシュ・メモリである。有利
な点は、ブロッキング・キャッシュ・メモリの論理は、
非ブロッキング・キャッシュ・メモリの論理と比較して
複雑ではない。従って、プロセッサ１６がキャッシュ・
ミス状況に応答して、システム・メモリ３０から情報を
待機する間、別のメモリ命令は、こうした情報がシステ
ム・メモリ３０から受信されるまで、キャッシュ・メモ
リ１２の使用を阻止される。別のメモリ命令は、既にキ
ャッシュ・メモリ１２に記憶される情報を指定するかど
うかに関わらず、阻止される。それに対し、非ブロッキ
ング・キャッシュ・メモリでは、別のメモリ命令が既に
キャッシュ・メモリに記憶される情報を指定する場合、
それらのメモリ命令はキャッシュ・メモリの使用を阻止
されない。
２は"ブロッキング"・キャッシュ・メモリである。有利
な点は、ブロッキング・キャッシュ・メモリの論理は、
非ブロッキング・キャッシュ・メモリの論理と比較して
複雑ではない。従って、プロセッサ１６がキャッシュ・
ミス状況に応答して、システム・メモリ３０から情報を
待機する間、別のメモリ命令は、こうした情報がシステ
ム・メモリ３０から受信されるまで、キャッシュ・メモ
リ１２の使用を阻止される。別のメモリ命令は、既にキ
ャッシュ・メモリ１２に記憶される情報を指定するかど
うかに関わらず、阻止される。それに対し、非ブロッキ
ング・キャッシュ・メモリでは、別のメモリ命令が既に
キャッシュ・メモリに記憶される情報を指定する場合、
それらのメモリ命令はキャッシュ・メモリの使用を阻止
されない。
【００２０】プロセッサ１６がシステム・メモリ３０か
ら情報を待機する、こうしたキャッシュ・ミス状況のマ
イナス効果を低減するために、プロセッサ１６は情報が
プロセッサ１６の別の命令に対応して使用される以前
に、キャッシュ・メモリ１２にシステム・メモリ３０内
の指定アドレスからデータ情報をロードするプリフェッ
チ命令（"タッチ・ロード"命令など）を有利にサポート
する。従来のブロッキング・キャッシュ・メモリでは、
こうしたプリフェッチ命令はそれ程有効ではなく、プロ
セッサ１６の性能を低下する可能性すらあった。これは
プリフェッチ命令がキャッシュ・ミス状況に終わると、
プロセッサ１６がシステム・メモリ３０から情報を受信
するまで、別のメモリ命令がキャッシュ・メモリ１２の
使用を阻止されることによる。
ら情報を待機する、こうしたキャッシュ・ミス状況のマ
イナス効果を低減するために、プロセッサ１６は情報が
プロセッサ１６の別の命令に対応して使用される以前
に、キャッシュ・メモリ１２にシステム・メモリ３０内
の指定アドレスからデータ情報をロードするプリフェッ
チ命令（"タッチ・ロード"命令など）を有利にサポート
する。従来のブロッキング・キャッシュ・メモリでは、
こうしたプリフェッチ命令はそれ程有効ではなく、プロ
セッサ１６の性能を低下する可能性すらあった。これは
プリフェッチ命令がキャッシュ・ミス状況に終わると、
プロセッサ１６がシステム・メモリ３０から情報を受信
するまで、別のメモリ命令がキャッシュ・メモリ１２の
使用を阻止されることによる。
【００２１】好適な実施例のプロセッサ１６はプリフェ
ッチ・メモリ２６を含む。図２及び図３に関連して後述
されるように、プリフェッチ・メモリ２６は、ブロッキ
ング・キャッシュ・メモリ１２の論理をそれ程複雑化す
ることなく、プリフェッチ・オペレーションをサポート
する。
ッチ・メモリ２６を含む。図２及び図３に関連して後述
されるように、プリフェッチ・メモリ２６は、ブロッキ
ング・キャッシュ・メモリ１２の論理をそれ程複雑化す
ることなく、プリフェッチ・オペレーションをサポート
する。
【００２２】図２はプリフェッチ・メモリ２６（図１の
ＴＬＲ２６）の動作方法を示す流れ図である。最初に、
本方法は判断ステップ５０において、プロセッサ１６が
プリフェッチ命令（"タッチ・ロード"命令など）が実行
を保留中であると判断するまで、自己ループする。別の
実施例では、当該方法は判断ステップ５０において、プ
ロセッサ１６が特定のタイプを有する命令が実行を保留
中であると判断するまで、自己ループする。とりわけ、
こうした別の実施例では、特定のタイプの命令はプリフ
ェッチ命令タイプ以外の命令タイプに相当する。
ＴＬＲ２６）の動作方法を示す流れ図である。最初に、
本方法は判断ステップ５０において、プロセッサ１６が
プリフェッチ命令（"タッチ・ロード"命令など）が実行
を保留中であると判断するまで、自己ループする。別の
実施例では、当該方法は判断ステップ５０において、プ
ロセッサ１６が特定のタイプを有する命令が実行を保留
中であると判断するまで、自己ループする。とりわけ、
こうした別の実施例では、特定のタイプの命令はプリフ
ェッチ命令タイプ以外の命令タイプに相当する。
【００２３】図２を更に参照すると、プリフェッチ命令
が実行を保留中であることに応答して、本方法は判断ス
テップ５１に移行し、ここでプロセッサ１６はターゲッ
ト・データ情報が、既にキャッシュ・メモリ１２に記憶
されているかどうかを判断する。ターゲット・データ情
報が既にキャッシュ・メモリ１２に記憶されている場
合、本方法は判断ステップ５０に戻る。ターゲット・デ
ータ情報がキャッシュ・メモリ１２に記憶されていない
場合には（すなわちキャッシュ・ミス状況）、本方法は
判断ステップ５１からステップ５２に移行し、プロセッ
サ１６はシステム・メモリ３０からシステム・バス２８
を介して、ターゲット・データ情報を要求する。
が実行を保留中であることに応答して、本方法は判断ス
テップ５１に移行し、ここでプロセッサ１６はターゲッ
ト・データ情報が、既にキャッシュ・メモリ１２に記憶
されているかどうかを判断する。ターゲット・データ情
報が既にキャッシュ・メモリ１２に記憶されている場
合、本方法は判断ステップ５０に戻る。ターゲット・デ
ータ情報がキャッシュ・メモリ１２に記憶されていない
場合には（すなわちキャッシュ・ミス状況）、本方法は
判断ステップ５１からステップ５２に移行し、プロセッ
サ１６はシステム・メモリ３０からシステム・バス２８
を介して、ターゲット・データ情報を要求する。
【００２４】ステップ５２の後、本方法は、要求データ
情報がシステム・メモリ３０からシステム・バス２８を
介して受信されるまで、判断ステップ５４において自己
ループする。図１において、ＢＩＵ１８が受信データ情
報を入力する。受信されるデータ情報に応答して、本方
法はステップ５６に移行し、ここで情報がキャッシュ・
メモリ１２の代わりにプリフェッチ・メモリ２６に記憶
される。ステップ５６の後、本方法は判断ステップ５０
に戻る。
情報がシステム・メモリ３０からシステム・バス２８を
介して受信されるまで、判断ステップ５４において自己
ループする。図１において、ＢＩＵ１８が受信データ情
報を入力する。受信されるデータ情報に応答して、本方
法はステップ５６に移行し、ここで情報がキャッシュ・
メモリ１２の代わりにプリフェッチ・メモリ２６に記憶
される。ステップ５６の後、本方法は判断ステップ５０
に戻る。
【００２５】本発明の重要な態様では、プリフェッチ命
令に対応する要求データ情報がキャッシュ・メモリ１２
の代わりにプリフェッチ・メモリ２６に記憶されるの
で、プロセッサ１６がシステム・メモリ３０からデータ
情報を待機する間に、別のメモリ命令（"ロード／スト
ア"命令または"読出し／書込み"命令など）はキャッシ
ュ・メモリ１２の使用を阻止されない。
令に対応する要求データ情報がキャッシュ・メモリ１２
の代わりにプリフェッチ・メモリ２６に記憶されるの
で、プロセッサ１６がシステム・メモリ３０からデータ
情報を待機する間に、別のメモリ命令（"ロード／スト
ア"命令または"読出し／書込み"命令など）はキャッシ
ュ・メモリ１２の使用を阻止されない。
【００２６】図３はキャッシュ・メモリ１２の動作方法
を示す流れ図である。最初に、本方法は判断ステップ６
０において、プロセッサ１６がメモリ命令が実行を保留
中であると判断するまで、自己ループする。メモリ命令
が実行を保留中であることに応答して、本方法は判断ス
テップ６２に移行し、ここでプロセッサ１６は、ターゲ
ット・データ情報が既にキャッシュ・メモリ１２に記憶
されているかどうかを判断する。ターゲット・データ情
報が既にキャッシュ・メモリ１２に記憶されている場
合、本方法はステップ６４に移行し、ここでプロセッサ
１６は、キャッシュ・メモリ１２に既に記憶されている
データ情報を用いて、メモリ命令を実行する。ステップ
６４の後、本方法は判断ステップ６０に戻る。
を示す流れ図である。最初に、本方法は判断ステップ６
０において、プロセッサ１６がメモリ命令が実行を保留
中であると判断するまで、自己ループする。メモリ命令
が実行を保留中であることに応答して、本方法は判断ス
テップ６２に移行し、ここでプロセッサ１６は、ターゲ
ット・データ情報が既にキャッシュ・メモリ１２に記憶
されているかどうかを判断する。ターゲット・データ情
報が既にキャッシュ・メモリ１２に記憶されている場
合、本方法はステップ６４に移行し、ここでプロセッサ
１６は、キャッシュ・メモリ１２に既に記憶されている
データ情報を用いて、メモリ命令を実行する。ステップ
６４の後、本方法は判断ステップ６０に戻る。
【００２７】ターゲット・データ情報がキャッシュ・メ
モリ１２に記憶されていない場合には、本方法は判断ス
テップ６２から判断ステップ６６に移行し、ここでプロ
セッサ１６は、ターゲット・データ情報がプリフェッチ
・メモリ２６（図１のＴＬＲ２６）に記憶されているか
どうかを判断する。ターゲット・データ情報がプリフェ
ッチ・メモリ２６に記憶されている場合、本方法はステ
ップ６８に移行し、ここでプロセッサ１６はターゲット
・データ情報をプリフェッチ・メモリ２６からキャッシ
ュ・メモリ１２に記憶する。ステップ６８の後、本方法
はステップ６４に移行する。
モリ１２に記憶されていない場合には、本方法は判断ス
テップ６２から判断ステップ６６に移行し、ここでプロ
セッサ１６は、ターゲット・データ情報がプリフェッチ
・メモリ２６（図１のＴＬＲ２６）に記憶されているか
どうかを判断する。ターゲット・データ情報がプリフェ
ッチ・メモリ２６に記憶されている場合、本方法はステ
ップ６８に移行し、ここでプロセッサ１６はターゲット
・データ情報をプリフェッチ・メモリ２６からキャッシ
ュ・メモリ１２に記憶する。ステップ６８の後、本方法
はステップ６４に移行する。
【００２８】ターゲット・データ情報がプリフェッチ・
メモリ２６に記憶されていない場合、本方法は判断ステ
ップ６６からステップ７０に移行し、ここでプロセッサ
１６はターゲット・データ情報をシステム・メモリ３０
からシステム・バス２８を介して要求する。ステップ７
０の後、本方法は判断ステップ７２において、要求デー
タ情報がシステム・メモリ３０からシステム・バス２８
を介して受信されるまで、自己ループする。ＢＩＵ１８
が受信データ情報を入力する。受信されるデータ情報に
応答して、本方法はステップ７４に移行し、ここで情報
が読出しレジスタ２４に記憶される。ステップ７４の
後、本方法はステップ７６に移行し、プロセッサ１６は
情報を読出しレジスタ２４からキャッシュ・メモリ１２
に記憶する。ステップ７６の後、本方法はステップ６４
に移行する。
メモリ２６に記憶されていない場合、本方法は判断ステ
ップ６６からステップ７０に移行し、ここでプロセッサ
１６はターゲット・データ情報をシステム・メモリ３０
からシステム・バス２８を介して要求する。ステップ７
０の後、本方法は判断ステップ７２において、要求デー
タ情報がシステム・メモリ３０からシステム・バス２８
を介して受信されるまで、自己ループする。ＢＩＵ１８
が受信データ情報を入力する。受信されるデータ情報に
応答して、本方法はステップ７４に移行し、ここで情報
が読出しレジスタ２４に記憶される。ステップ７４の
後、本方法はステップ７６に移行し、プロセッサ１６は
情報を読出しレジスタ２４からキャッシュ・メモリ１２
に記憶する。ステップ７６の後、本方法はステップ６４
に移行する。
【００２９】従って、好適な実施例の重要な態様では、
ターゲット・データ情報がプリフェッチ・メモリ２６に
記憶されていない場合、プリフェッチ・メモリ２６に情
報を追加することなく、情報がシステム・メモリ３０か
らキャッシュ・メモリ１２に記憶される。更にこうした
情報がプリフェッチ・メモリ２６に追加される別の実施
例においても、キャッシュ・メモリ１２がシステム・メ
モリ３０から情報を記憶する時、キャッシュ・メモリ１
２はプリフェッチ・メモリ２６を有利にバイパスする。
プリフェッチ・メモリ２６をバイパスすることにより、
キャッシュ・メモリ１２はプリフェッチ・メモリ２６が
情報を記憶するのを待機することなく、より迅速にシス
テム・メモリ３０から情報を記憶する。
ターゲット・データ情報がプリフェッチ・メモリ２６に
記憶されていない場合、プリフェッチ・メモリ２６に情
報を追加することなく、情報がシステム・メモリ３０か
らキャッシュ・メモリ１２に記憶される。更にこうした
情報がプリフェッチ・メモリ２６に追加される別の実施
例においても、キャッシュ・メモリ１２がシステム・メ
モリ３０から情報を記憶する時、キャッシュ・メモリ１
２はプリフェッチ・メモリ２６を有利にバイパスする。
プリフェッチ・メモリ２６をバイパスすることにより、
キャッシュ・メモリ１２はプリフェッチ・メモリ２６が
情報を記憶するのを待機することなく、より迅速にシス
テム・メモリ３０から情報を記憶する。
【００３０】図４は本発明の別の実施例による情報処理
システムのブロック図であり、一般に９０で示される。
図４において、プリフェッチ・メモリ２６はプロセッサ
１６には統合されない。代わりに、プリフェッチ・メモ
リ２６はシステム・バス２８に接続されるメモリ・アレ
イにより形成される。図１のシステム１０と同様、シス
テム９０は図２及び図３の方法に従い動作する。
システムのブロック図であり、一般に９０で示される。
図４において、プリフェッチ・メモリ２６はプロセッサ
１６には統合されない。代わりに、プリフェッチ・メモ
リ２６はシステム・バス２８に接続されるメモリ・アレ
イにより形成される。図１のシステム１０と同様、シス
テム９０は図２及び図３の方法に従い動作する。
【００３１】従って、図２のステップ５２において、プ
リフェッチ命令に応答して、プロセッサ１６は特殊目的
通信信号をシステム・バス２８上に出力することによ
り、システム・バス２８上のオペレーションをプリフェ
ッチ・オペレーションとして指定する。システム・バス
２８はこうした特殊目的通信信号をサポートし、プリフ
ェッチ・メモリ２６はそれに応答する論理を含む。シス
テム・バス２８上の特殊目的通信信号に応答して、プリ
フェッチ・メモリ２６は図２のステップ５６で、情報が
システム・メモリ３０からシステム・バス２８を介して
受信された後に、こうした情報を記憶する。
リフェッチ命令に応答して、プロセッサ１６は特殊目的
通信信号をシステム・バス２８上に出力することによ
り、システム・バス２８上のオペレーションをプリフェ
ッチ・オペレーションとして指定する。システム・バス
２８はこうした特殊目的通信信号をサポートし、プリフ
ェッチ・メモリ２６はそれに応答する論理を含む。シス
テム・バス２８上の特殊目的通信信号に応答して、プリ
フェッチ・メモリ２６は図２のステップ５６で、情報が
システム・メモリ３０からシステム・バス２８を介して
受信された後に、こうした情報を記憶する。
【００３２】プリフェッチ命令に対応する要求データ情
報は、キャッシュ・メモリ１２の代わりにプリフェッチ
・メモリ２６に記憶されるので、別のメモリ命令（ "ロ
ード／ストア" 命令または"読出し／書込み"命令など）
は、プリフェッチ・メモリ２６がシステム・メモリ３０
からデータ情報を待機する間、キャッシュ・メモリ１２
の使用を阻止されない。
報は、キャッシュ・メモリ１２の代わりにプリフェッチ
・メモリ２６に記憶されるので、別のメモリ命令（ "ロ
ード／ストア" 命令または"読出し／書込み"命令など）
は、プリフェッチ・メモリ２６がシステム・メモリ３０
からデータ情報を待機する間、キャッシュ・メモリ１２
の使用を阻止されない。
【００３３】プリフェッチ・メモリ２６はシステム・メ
モリ３０よりもはるかに小さい。従って、キャッシュ・
メモリ１２はシステム・メモリ３０からよりも（図３の
ステップ７０乃至７４）、プリフェッチ・メモリ２６か
ら（図３のステップ６６乃至６８）、はるかに高速に情
報を入力できる。プロセッサ１６と同様、図４のプリフ
ェッチ・メモリ２６は、データ情報と一緒にアドレス情
報を記憶することにより、データ情報をその対応するア
ドレスに関連付ける。
モリ３０よりもはるかに小さい。従って、キャッシュ・
メモリ１２はシステム・メモリ３０からよりも（図３の
ステップ７０乃至７４）、プリフェッチ・メモリ２６か
ら（図３のステップ６６乃至６８）、はるかに高速に情
報を入力できる。プロセッサ１６と同様、図４のプリフ
ェッチ・メモリ２６は、データ情報と一緒にアドレス情
報を記憶することにより、データ情報をその対応するア
ドレスに関連付ける。
【００３４】図１及び図４の両方において、プリフェッ
チ・メモリ２６はプリフェッチ・オペレーションにおい
て、別のキャッシュ・ラインとして動作する。メモリ命
令がキャッシュ・メモリ１２に無い情報を要求すると
（すなわちキャッシュ・ミス状況）、情報がプリフェッ
チ・メモリ２６に記憶され、次にプリフェッチ・メモリ
２６からキャッシュ・メモリ１２に転送される。こうし
た状況において、キャッシュ・ミス状況により、プロセ
ッサ１６はシステム・メモリ３０からこうした情報を要
求しない。図１に示される実施例では、キャッシュ・メ
モリ１２へのこうした転送に先立ち、プリフェッチ・メ
モリ２６内の情報が続くプリフェッチ・オペレーション
に対応する情報により上書きされる。それに対して、図
４に示される実施例では、複数のプリフェッチ・オペレ
ーションに対応する情報が、プリフェッチ・メモリ２６
に同時に記憶される。
チ・メモリ２６はプリフェッチ・オペレーションにおい
て、別のキャッシュ・ラインとして動作する。メモリ命
令がキャッシュ・メモリ１２に無い情報を要求すると
（すなわちキャッシュ・ミス状況）、情報がプリフェッ
チ・メモリ２６に記憶され、次にプリフェッチ・メモリ
２６からキャッシュ・メモリ１２に転送される。こうし
た状況において、キャッシュ・ミス状況により、プロセ
ッサ１６はシステム・メモリ３０からこうした情報を要
求しない。図１に示される実施例では、キャッシュ・メ
モリ１２へのこうした転送に先立ち、プリフェッチ・メ
モリ２６内の情報が続くプリフェッチ・オペレーション
に対応する情報により上書きされる。それに対して、図
４に示される実施例では、複数のプリフェッチ・オペレ
ーションに対応する情報が、プリフェッチ・メモリ２６
に同時に記憶される。
【００３５】図１を参照して、スヌープ・レジスタ２８
に記憶されるアドレス情報が、プリフェッチ・メモリ２
６に記憶されるアドレス情報に一致すると、プロセッサ
１６はプリフェッチ・メモリ２６の内容を無効にする。
こうした状況では、プロセッサ１６はプリフェッチ・メ
モリ２６から情報を廃棄しない。なぜなら、情報がプリ
フェッチ・メモリ２６内で変更されないからである。
に記憶されるアドレス情報が、プリフェッチ・メモリ２
６に記憶されるアドレス情報に一致すると、プロセッサ
１６はプリフェッチ・メモリ２６の内容を無効にする。
こうした状況では、プロセッサ１６はプリフェッチ・メ
モリ２６から情報を廃棄しない。なぜなら、情報がプリ
フェッチ・メモリ２６内で変更されないからである。
【００３６】図４を参照して、プロセッサ１６と同様、
記憶データ情報のコヒーレンシを維持するために、図４
のプリフェッチ・メモリ２６はシステム・バス２８上に
アドレス情報をスヌープするための論理を含む。スヌー
プされるアドレス情報が、プリフェッチ・メモリ２６に
記憶されるアドレス情報に一致すると、図４のプリフェ
ッチ・メモリ２６はスヌープされるアドレス情報に対応
するそのデータ内容を無効にする。図４を更に参照し
て、プリフェッチ・メモリ２６は、情報がプリフェッチ
・メモリ２６内において変更されないために情報を廃棄
しない。
記憶データ情報のコヒーレンシを維持するために、図４
のプリフェッチ・メモリ２６はシステム・バス２８上に
アドレス情報をスヌープするための論理を含む。スヌー
プされるアドレス情報が、プリフェッチ・メモリ２６に
記憶されるアドレス情報に一致すると、図４のプリフェ
ッチ・メモリ２６はスヌープされるアドレス情報に対応
するそのデータ内容を無効にする。図４を更に参照し
て、プリフェッチ・メモリ２６は、情報がプリフェッチ
・メモリ２６内において変更されないために情報を廃棄
しない。
【００３７】とりわけ図１及び図４において、プリフェ
ッチ・メモリ２６は、キャッシュ・メモリ１２に関する
レベル−２キャッシュ・メモリとして動作する。それに
も関わらず、典型的な従来のレベル−２キャッシュ・メ
モリとは異なり、プリフェッチ・メモリ２６は高速なア
クセス時間、複雑でない論理及び対応するレベル−１キ
ャッシュ・メモリ１２よりも小さなサイズを有する。プ
リフェッチ・メモリ２６はシステム・メモリ３０よりも
はるかに小さく高速であり、またキャッシュ・メモリ１
２と比較してもはるかに小さく高速である。
ッチ・メモリ２６は、キャッシュ・メモリ１２に関する
レベル−２キャッシュ・メモリとして動作する。それに
も関わらず、典型的な従来のレベル−２キャッシュ・メ
モリとは異なり、プリフェッチ・メモリ２６は高速なア
クセス時間、複雑でない論理及び対応するレベル−１キ
ャッシュ・メモリ１２よりも小さなサイズを有する。プ
リフェッチ・メモリ２６はシステム・メモリ３０よりも
はるかに小さく高速であり、またキャッシュ・メモリ１
２と比較してもはるかに小さく高速である。
【００３８】これはプリフェッチ・メモリ２６に記憶さ
れる情報が、キャッシュ・メモリ１２に記憶される全て
の情報を含む必要がないことにより可能となる。プリフ
ェッチ・メモリ２６はプリフェッチ命令に対してのみ、
キャッシュ・メモリ１２に対するレベル−２キャッシュ
・メモリとして動作する。従って、キャッシュ・メモリ
１２はシステム・メモリ３０からよりも（図３のステッ
プ７０乃至７４）、プリフェッチ・メモリ２６から（図
３のステップ６６乃至６８）、はるかに高速に情報を入
力することができる。
れる情報が、キャッシュ・メモリ１２に記憶される全て
の情報を含む必要がないことにより可能となる。プリフ
ェッチ・メモリ２６はプリフェッチ命令に対してのみ、
キャッシュ・メモリ１２に対するレベル−２キャッシュ
・メモリとして動作する。従って、キャッシュ・メモリ
１２はシステム・メモリ３０からよりも（図３のステッ
プ７０乃至７４）、プリフェッチ・メモリ２６から（図
３のステップ６６乃至６８）、はるかに高速に情報を入
力することができる。
【００３９】プリフェッチ・メモリ２６無しでは、キャ
ッシュ・メモリ１２が非ブロッキングとして製作されな
い限り、プリフェッチ・オペレーションは極めて非現実
的である。それにも関わらず、非ブロッキング・キャッ
シュ・メモリの適切なオペレーションを検証することは
困難である。なぜなら、プロセッサ１６がシステム・メ
モリ３０から情報を待機する間にも、別のメモリ命令が
キャッシュ・メモリ１２の使用を阻止されないからであ
る。更に、非ブロッキング・キャッシュ・メモリの論理
は、ブロッキング・キャッシュ・メモリの論理よりも複
雑である。従って、キャッシュ・メモリ１２が非ブロッ
キングとして製作される代わりに、プリフェッチ・メモ
リ２６とブロッキング・キャッシュ・メモリ１２の組合
わせが有利である。こうした組合わせはプリフェッチ命
令に関しては非ブロッキングであり、他のメモリ命令に
関してはブロッキングである。
ッシュ・メモリ１２が非ブロッキングとして製作されな
い限り、プリフェッチ・オペレーションは極めて非現実
的である。それにも関わらず、非ブロッキング・キャッ
シュ・メモリの適切なオペレーションを検証することは
困難である。なぜなら、プロセッサ１６がシステム・メ
モリ３０から情報を待機する間にも、別のメモリ命令が
キャッシュ・メモリ１２の使用を阻止されないからであ
る。更に、非ブロッキング・キャッシュ・メモリの論理
は、ブロッキング・キャッシュ・メモリの論理よりも複
雑である。従って、キャッシュ・メモリ１２が非ブロッ
キングとして製作される代わりに、プリフェッチ・メモ
リ２６とブロッキング・キャッシュ・メモリ１２の組合
わせが有利である。こうした組合わせはプリフェッチ命
令に関しては非ブロッキングであり、他のメモリ命令に
関してはブロッキングである。
【００４０】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４１】（１）情報を記憶するシステム・メモリ
と、上記システム・メモリに接続され、プリフェッチ命
令に応答して、上記システム・メモリからの第１の情報
を記憶するプリフェッチ・メモリと、上記プリフェッチ
・メモリ及び上記システム・メモリに接続され、メモリ
情報に応答して第２の情報を記憶するキャッシュ・メモ
リであって、上記第１の情報が上記第２の情報を含む
時、上記第２の情報が上記プリフェッチ・メモリから到
来し、それ以外ではプリフェッチ・メモリに追加される
ことなくシステム・メモリから到来する、上記キャッシ
ュ・メモリとを含む、情報処理システム。 （２）キャッシュ・メモリがブロッキング・キャッシュ
・メモリである、上記（１）記載の情報処理システム。 （３）メモリに接続されて命令を処理するプロセッサを
含む、上記（１）記載の情報処理システム。 （４）キャッシュ・メモリがプロセッサに統合される、
上記（３）記載の情報処理システム。 （５）プリフェッチ・メモリがプロセッサに統合され
る、上記（３）記載の情報処理システム。 （６）プリフェッチ・メモリがキャッシュ・メモリより
も小さい、上記（１）記載の情報処理システム。 （７）プリフェッチ・メモリがシステム・メモリよりも
小さい、上記（１）記載の情報処理システム。 （８）情報を記憶するシステム・メモリと、上記システ
ム・メモリに接続され、第１の命令に応答して上記シス
テム・メモリからの第１の情報を記憶する補助メモリ
と、上記補助メモリ及び上記システム・メモリに接続さ
れ、第２の命令に応答して第２の情報を記憶するキャッ
シュ・メモリであって、上記第１の情報が上記第２の情
報を含む時、上記第２の情報が上記補助メモリから到来
し、それ以外では上記システム・メモリから到来する、
上記キャッシュ・メモリとを含む、情報処理システム。 （９）上記システム・メモリからの上記第２の情報が、
上記補助メモリに追加されることなく、上記キャッシュ
・メモリに記憶される、上記（８）記載の情報処理シス
テム。 （１０）上記補助メモリがプリフェッチ・メモリであ
る、上記（８）記載の情報処理システム。 （１１）上記第１の命令がプリフェッチ命令である、上
記（８）記載の情報処理システム。 （１２）上記補助メモリに接続され、上記補助メモリ内
の上記第１の情報のコヒーレンシを維持する手段を含
む、上記（８）記載の情報処理システム。 （１３）上記キャッシュ・メモリがブロッキング・キャ
ッシュ・メモリである、上記（８）記載の情報処理シス
テム。 （１４）上記メモリに接続され、上記命令を処理するプ
ロセッサを含む、上記（８）記載の情報処理システム。 （１５）上記キャッシュ・メモリが上記プロセッサに統
合される、上記（１４）記載の情報処理システム。 （１６）上記補助メモリが上記プロセッサに統合され
る、上記（１４）記載の情報処理システム。 （１７）上記プロセッサが上記第１の命令に応答して、
上記補助メモリに上記第１の命令を指定する信号を出力
する、上記（１４）記載の情報処理システム。 （１８）上記補助メモリが上記信号に応答して上記第１
の情報を記憶する、上記（１７）記載の情報処理システ
ム。 （１９）上記補助メモリが上記キャッシュ・メモリより
も小さい、上記（８）記載の情報処理システム。 （２０）上記補助メモリが上記システム・メモリよりも
小さい、上記（８）記載の情報処理システム。 （２１）上記補助メモリが第１の命令タイプを有する上
記第１の命令に応答して、上記第１の情報を記憶する、
上記（８）記載の情報処理システム。 （２２）上記キャッシュ・メモリが第２の命令タイプを
有する上記第２の命令に応答して、上記第２の情報を記
憶する、上記（２１）記載の情報処理システム。 （２３）第１の命令に応答して、システム・メモリから
補助メモリに第１の情報を記憶するステップと、第２の
命令に応答して、上記第１の情報が上記第２の情報を含
む時には、第２の情報を上記補助メモリから、それ以外
では上記システム・メモリからキャッシュ・メモリに記
憶するステップとを含む、情報処理システムの動作方
法。 （２４）上記第２の情報を記憶する上記ステップが、上
記第２の情報を上記補助メモリに追加することなく、上
記システム・メモリから上記キャッシュ・メモリに上記
第２の情報を記憶するステップを含む、上記（２３）記
載の動作方法。 （２５）上記第１の情報を上記補助メモリに記憶する上
記ステップが、上記第１の情報をプリフェッチ・メモリ
に記憶するステップを含む、上記（２３）記載の動作方
法。 （２６）上記第１の命令に応答して上記第１の情報を記
憶する上記ステップが、プリフェッチ命令に応答して上
記第１の情報を記憶するステップを含む、上記（２３）
記載の動作方法。 （２７）上記補助メモリ内の上記第１の情報のコヒーレ
ンシを維持するステップを含む、上記（２３）記載の動
作方法。 （２８）上記第２の情報を上記キャッシュ・メモリに記
憶する上記ステップが、上記第２の情報をブロッキング
・キャッシュ・メモリに記憶するステップを含む、上記
（２３）記載の動作方法。 （２９）上記第１の命令に応答して、上記補助メモリに
上記第１の命令を指定する信号を出力するステップを含
む、上記（２３）記載の動作方法。 （３０）上記第１の命令に応答して上記第１の情報を記
憶する上記ステップが、上記信号に応答して上記第１の
情報を記憶するステップを含む、上記（２９）記載の動
作方法。 （３１）上記第１の情報を記憶する上記ステップが、第
１の命令タイプを有する上記第１の命令に応答して、上
記第１の情報を記憶するステップを含む、上記（２３）
記載の動作方法。 （３２）上記第２の情報を記憶する上記ステップが、第
２の命令タイプを有する上記第２の命令に応答して、上
記第２の情報を記憶するステップを含む、上記（３１）
記載の動作方法。
と、上記システム・メモリに接続され、プリフェッチ命
令に応答して、上記システム・メモリからの第１の情報
を記憶するプリフェッチ・メモリと、上記プリフェッチ
・メモリ及び上記システム・メモリに接続され、メモリ
情報に応答して第２の情報を記憶するキャッシュ・メモ
リであって、上記第１の情報が上記第２の情報を含む
時、上記第２の情報が上記プリフェッチ・メモリから到
来し、それ以外ではプリフェッチ・メモリに追加される
ことなくシステム・メモリから到来する、上記キャッシ
ュ・メモリとを含む、情報処理システム。 （２）キャッシュ・メモリがブロッキング・キャッシュ
・メモリである、上記（１）記載の情報処理システム。 （３）メモリに接続されて命令を処理するプロセッサを
含む、上記（１）記載の情報処理システム。 （４）キャッシュ・メモリがプロセッサに統合される、
上記（３）記載の情報処理システム。 （５）プリフェッチ・メモリがプロセッサに統合され
る、上記（３）記載の情報処理システム。 （６）プリフェッチ・メモリがキャッシュ・メモリより
も小さい、上記（１）記載の情報処理システム。 （７）プリフェッチ・メモリがシステム・メモリよりも
小さい、上記（１）記載の情報処理システム。 （８）情報を記憶するシステム・メモリと、上記システ
ム・メモリに接続され、第１の命令に応答して上記シス
テム・メモリからの第１の情報を記憶する補助メモリ
と、上記補助メモリ及び上記システム・メモリに接続さ
れ、第２の命令に応答して第２の情報を記憶するキャッ
シュ・メモリであって、上記第１の情報が上記第２の情
報を含む時、上記第２の情報が上記補助メモリから到来
し、それ以外では上記システム・メモリから到来する、
上記キャッシュ・メモリとを含む、情報処理システム。 （９）上記システム・メモリからの上記第２の情報が、
上記補助メモリに追加されることなく、上記キャッシュ
・メモリに記憶される、上記（８）記載の情報処理シス
テム。 （１０）上記補助メモリがプリフェッチ・メモリであ
る、上記（８）記載の情報処理システム。 （１１）上記第１の命令がプリフェッチ命令である、上
記（８）記載の情報処理システム。 （１２）上記補助メモリに接続され、上記補助メモリ内
の上記第１の情報のコヒーレンシを維持する手段を含
む、上記（８）記載の情報処理システム。 （１３）上記キャッシュ・メモリがブロッキング・キャ
ッシュ・メモリである、上記（８）記載の情報処理シス
テム。 （１４）上記メモリに接続され、上記命令を処理するプ
ロセッサを含む、上記（８）記載の情報処理システム。 （１５）上記キャッシュ・メモリが上記プロセッサに統
合される、上記（１４）記載の情報処理システム。 （１６）上記補助メモリが上記プロセッサに統合され
る、上記（１４）記載の情報処理システム。 （１７）上記プロセッサが上記第１の命令に応答して、
上記補助メモリに上記第１の命令を指定する信号を出力
する、上記（１４）記載の情報処理システム。 （１８）上記補助メモリが上記信号に応答して上記第１
の情報を記憶する、上記（１７）記載の情報処理システ
ム。 （１９）上記補助メモリが上記キャッシュ・メモリより
も小さい、上記（８）記載の情報処理システム。 （２０）上記補助メモリが上記システム・メモリよりも
小さい、上記（８）記載の情報処理システム。 （２１）上記補助メモリが第１の命令タイプを有する上
記第１の命令に応答して、上記第１の情報を記憶する、
上記（８）記載の情報処理システム。 （２２）上記キャッシュ・メモリが第２の命令タイプを
有する上記第２の命令に応答して、上記第２の情報を記
憶する、上記（２１）記載の情報処理システム。 （２３）第１の命令に応答して、システム・メモリから
補助メモリに第１の情報を記憶するステップと、第２の
命令に応答して、上記第１の情報が上記第２の情報を含
む時には、第２の情報を上記補助メモリから、それ以外
では上記システム・メモリからキャッシュ・メモリに記
憶するステップとを含む、情報処理システムの動作方
法。 （２４）上記第２の情報を記憶する上記ステップが、上
記第２の情報を上記補助メモリに追加することなく、上
記システム・メモリから上記キャッシュ・メモリに上記
第２の情報を記憶するステップを含む、上記（２３）記
載の動作方法。 （２５）上記第１の情報を上記補助メモリに記憶する上
記ステップが、上記第１の情報をプリフェッチ・メモリ
に記憶するステップを含む、上記（２３）記載の動作方
法。 （２６）上記第１の命令に応答して上記第１の情報を記
憶する上記ステップが、プリフェッチ命令に応答して上
記第１の情報を記憶するステップを含む、上記（２３）
記載の動作方法。 （２７）上記補助メモリ内の上記第１の情報のコヒーレ
ンシを維持するステップを含む、上記（２３）記載の動
作方法。 （２８）上記第２の情報を上記キャッシュ・メモリに記
憶する上記ステップが、上記第２の情報をブロッキング
・キャッシュ・メモリに記憶するステップを含む、上記
（２３）記載の動作方法。 （２９）上記第１の命令に応答して、上記補助メモリに
上記第１の命令を指定する信号を出力するステップを含
む、上記（２３）記載の動作方法。 （３０）上記第１の命令に応答して上記第１の情報を記
憶する上記ステップが、上記信号に応答して上記第１の
情報を記憶するステップを含む、上記（２９）記載の動
作方法。 （３１）上記第１の情報を記憶する上記ステップが、第
１の命令タイプを有する上記第１の命令に応答して、上
記第１の情報を記憶するステップを含む、上記（２３）
記載の動作方法。 （３２）上記第２の情報を記憶する上記ステップが、第
２の命令タイプを有する上記第２の命令に応答して、上
記第２の情報を記憶するステップを含む、上記（３１）
記載の動作方法。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
ブロッキング・キャッシュ・メモリを有するシステムに
おいて、プリフェッチ命令が有効であり、更にキャッシ
ュ・ミス状況のマイナス効果を低減するオペレーション
のための情報処理システム及び方法が提供される。
ブロッキング・キャッシュ・メモリを有するシステムに
おいて、プリフェッチ命令が有効であり、更にキャッシ
ュ・ミス状況のマイナス効果を低減するオペレーション
のための情報処理システム及び方法が提供される。
【図１】本発明の好適な実施例による情報処理システム
のブロック図である。
のブロック図である。
【図２】図１のプリフェッチ・メモリの動作方法の流れ
図である。
図である。
【図３】図１のキャッシュ・メモリの動作方法の流れ図
である。
である。
【図４】本発明の別の実施例による情報処理システムの
ブロック図である。
ブロック図である。
１０ 情報処理システム １２ キャッシュ・メモリ １６ プロセッサ １８ バス・インタフェース・ユニット（ＢＩＵ） １９ 実行ユニット ２０ スヌープ・レジスタ ２２ 書込みレジスタ ２４ 読出しレジスタ ２６ プリフェッチ・メモリ ２８ システム・バス ３０ システム・メモリ
Claims (32)
- 【請求項１】情報を記憶するシステム・メモリと、 上記システム・メモリに接続され、プリフェッチ命令に
応答して、上記システム・メモリからの第１の情報を記
憶するプリフェッチ・メモリと、 上記プリフェッチ・メモリ及び上記システム・メモリに
接続され、メモリ命令に応答して第２の情報を記憶する
キャッシュ・メモリであって、上記第１の情報が上記第
２の情報を含む時、上記第２の情報が上記プリフェッチ
・メモリから到来し、それ以外ではプリフェッチ・メモ
リに追加されることなくシステム・メモリから到来す
る、上記キャッシュ・メモリとを含む、情報処理システ
ム。 - 【請求項２】キャッシュ・メモリがブロッキング・キャ
ッシュ・メモリである、請求項１記載の情報処理システ
ム。 - 【請求項３】メモリに接続されて命令を処理するプロセ
ッサを含む、請求項１記載の情報処理システム。 - 【請求項４】キャッシュ・メモリがプロセッサに統合さ
れる、請求項３記載の情報処理システム。 - 【請求項５】プリフェッチ・メモリがプロセッサに統合
される、請求項３記載の情報処理システム。 - 【請求項６】プリフェッチ・メモリがキャッシュ・メモ
リよりも小さい、請求項１記載の情報処理システム。 - 【請求項７】プリフェッチ・メモリがシステム・メモリ
よりも小さい、請求項１記載の情報処理システム。 - 【請求項８】情報を記憶するシステム・メモリと、 上記システム・メモリに接続され、第１の命令に応答し
て上記システム・メモリからの第１の情報を記憶する補
助メモリと、 上記補助メモリ及び上記システム・メモリに接続され、
第２の命令に応答して第２の情報を記憶するキャッシュ
・メモリであって、上記第１の情報が上記第２の情報を
含む時、上記第２の情報が上記補助メモリから到来し、
それ以外では上記システム・メモリから到来する、上記
キャッシュ・メモリとを含む、情報処理システム。 - 【請求項９】上記システム・メモリからの上記第２の情
報が、上記補助メモリに追加されることなく、上記キャ
ッシュ・メモリに記憶される、請求項８記載の情報処理
システム。 - 【請求項１０】上記補助メモリがプリフェッチ・メモリ
である、請求項８記載の情報処理システム。 - 【請求項１１】上記第１の命令がプリフェッチ命令であ
る、請求項８記載の情報処理システム。 - 【請求項１２】上記補助メモリに接続され、上記補助メ
モリ内の上記第１の情報のコヒーレンシを維持する手段
を含む、請求項８記載の情報処理システム。 - 【請求項１３】上記キャッシュ・メモリがブロッキング
・キャッシュ・メモリである、請求項８記載の情報処理
システム。 - 【請求項１４】上記メモリに接続され、上記命令を処理
するプロセッサを含む、請求項８記載の情報処理システ
ム。 - 【請求項１５】上記キャッシュ・メモリが上記プロセッ
サに統合される、請求項１４記載の情報処理システム。 - 【請求項１６】上記補助メモリが上記プロセッサに統合
される、請求項１４記載の情報処理システム。 - 【請求項１７】上記プロセッサが上記第１の命令に応答
して、上記補助メモリに上記第１の命令を指定する信号
を出力する、請求項１４記載の情報処理システム。 - 【請求項１８】上記補助メモリが上記信号に応答して上
記第１の情報を記憶する、請求項１７記載の情報処理シ
ステム。 - 【請求項１９】上記補助メモリが上記キャッシュ・メモ
リよりも小さい、請求項８記載の情報処理システム。 - 【請求項２０】上記補助メモリが上記システム・メモリ
よりも小さい、請求項８記載の情報処理システム。 - 【請求項２１】上記補助メモリが第１の命令タイプを有
する上記第１の命令に応答して、上記第１の情報を記憶
する、請求項８記載の情報処理システム。 - 【請求項２２】上記キャッシュ・メモリが第２の命令タ
イプを有する上記第２の命令に応答して、上記第２の情
報を記憶する、請求項２１記載の情報処理システム。 - 【請求項２３】第１の命令に応答して、システム・メモ
リから補助メモリに第１の情報を記憶するステップと、 第２の命令に応答して、上記第１の情報が上記第２の情
報を含む時には、第２の情報を上記補助メモリから、そ
れ以外では上記システム・メモリからキャッシュ・メモ
リに記憶するステップとを含む、情報処理システムの動
作方法。 - 【請求項２４】上記第２の情報を記憶する上記ステップ
が、上記第２の情報を上記補助メモリに追加することな
く、上記システム・メモリから上記キャッシュ・メモリ
に上記第２の情報を記憶するステップを含む、請求項２
３記載の動作方法。 - 【請求項２５】上記第１の情報を上記補助メモリに記憶
する上記ステップが、上記第１の情報をプリフェッチ・
メモリに記憶するステップを含む、請求項２３記載の動
作方法。 - 【請求項２６】上記第１の命令に応答して上記第１の情
報を記憶する上記ステップが、プリフェッチ命令に応答
して上記第１の情報を記憶するステップを含む、請求項
２３記載の動作方法。 - 【請求項２７】上記補助メモリ内の上記第１の情報のコ
ヒーレンシを維持するステップを含む、請求項２３記載
の動作方法。 - 【請求項２８】上記第２の情報を上記キャッシュ・メモ
リに記憶する上記ステップが、上記第２の情報をブロッ
キング・キャッシュ・メモリに記憶するステップを含
む、請求項２３記載の動作方法。 - 【請求項２９】上記第１の命令に応答して、上記補助メ
モリに上記第１の命令を指定する信号を出力するステッ
プを含む、請求項２３記載の動作方法。 - 【請求項３０】上記第１の命令に応答して上記第１の情
報を記憶する上記ステップが、上記信号に応答して上記
第１の情報を記憶するステップを含む、請求項２９記載
の動作方法。 - 【請求項３１】上記第１の情報を記憶する上記ステップ
が、第１の命令タイプを有する上記第１の命令に応答し
て、上記第１の情報を記憶するステップを含む、請求項
２３記載の動作方法。 - 【請求項３２】上記第２の情報を記憶する上記ステップ
が、第２の命令タイプを有する上記第２の命令に応答し
て、上記第２の情報を記憶するステップを含む、請求項
３１記載の動作方法。
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|---|---|---|---|
| US13060493A | 1993-10-01 | 1993-10-01 | |
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|---|---|
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| JP2702414B2 JP2702414B2 (ja) | 1998-01-21 |
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|---|---|---|---|
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|---|---|
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| AT (1) | ATE220810T1 (ja) |
| BR (1) | BR9403859A (ja) |
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| DE (1) | DE69430973T2 (ja) |
| ES (1) | ES2176225T3 (ja) |
| TW (1) | TW228580B (ja) |
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- 1994-09-08 EP EP94306614A patent/EP0646870B1/en not_active Expired - Lifetime
- 1994-09-08 AT AT94306614T patent/ATE220810T1/de not_active IP Right Cessation
- 1994-09-26 BR BR9403859A patent/BR9403859A/pt not_active Application Discontinuation
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| CA2126120C (en) | 1999-06-22 |
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