JPH0291744A - キャッシュメモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明はキャッジ、メモリシステムに関する。

（従来の技術） 従来、マイクａ　７’　ａセッサが持つデータ輸より％
広いデータ幅のメモリを持つコンビ、−タシステムに用
いられるキャッジ、メモリは、通常第４図に示す構成を
持つ。第４図には、マイクロプロセッサが持つデータ幅
２ｎの２１のメモリデータ幅を持つ例が示されている。

比較参照のため、マイクログロセッサのデータ幅と同じ
メモリデータ幅を持つ例を第５図に示す。図中、３ノは
マイクロプロセッサ、３２はデータトランシーバ（３）
、３３はキャッジ、７Ｊ−タメモリ、３４はメモリモジ
。

−ル、３５はデータバスを示す。

メモリのデータ幅がマイクロプロセッサのデータ幅よシ
広い場合（Ｍ４図）は、１度のメモリ読出しで、マイク
ロプロセッサ３１が１度に読出すヨク多くのデータを読
出し、それをキャッジ＆データメモリ３３に格納する。

従って連続アドレスの順次読出しの場合、広いデータ幅
のメモリ読出しが先読みとして働き、キャッジ、ｆ−タ
メモリ３３のヒツト率を高める効果がある。

例えば、マイクロプロセッサ３１のデータ幅が４バイト
、メモリのデータ幅が１６バイトの場合の順次読出しで
は、マイクロプロセッサ３ノがはじめの４バイトのデー
タを読出したときに、メモリモジュール３４から成るメ
モリからは１６バイトのデータが読まれキヤ、シ＆デー
タメモリ３３に入力されるので、残シの４パイ）Ｘ３１
１ｆｆｌのマイクロプロセッサ３１の読出しは、３回と
もすべてがキャッジ、ヒツトすることになる。このよう
にメモリのデータ幅が広いとデータの先読み効果によシ
キャッシ、のヒツト率が高くなるという利点がめり九。

（発明が解決しようとする課題） ところが、メモリのデータ幅が広いために、マイクロプ
ロセッサとキャッジ、データメモリの間にデータトラン
シーバが必要となる。このため、キャッジ、データメモ
リのアクセスタイムがデータトランシーバのない場合に
比べ遅くなるという問題が生じる。これは、第５図に示
す、マイクロプロセッサのデータ幅とメモリのデータ幅
が同じ場合の構成と比較すると容易に理解できる。

本発明は上記実状に鑑みてなされたものであシ、中ヤッ
シ、ｆ−タメモリのアクセスタイムを遅くすることなく
、かつメモリデータの先読み効果をもつ順次アドレス読
出し時にヒツト率の高いキャッジ、メモリシステムを提
供することを目的とする。

［発明の構成コ （課題を解決するための手段〉 ｔビットのデータ幅を持つグロセッサと、このマイクｏ
７’ロセ、すのデータバスに接続される２ｎビットのデ
ータ幅のキャッジ＆データメモリと、２ｎビットのデー
タ幅を持ち上記プロセッサが生成する連続アドレスに対
するデータが連続したモノ、−ルに順次格納されるよう
に割）付けられたｔ個のメモリモノ、−ルと、このメモ
リモジュールからの読出しデータが各メモリモー）、−
ル毎に記憶される２ｎビットのデータ幅の２ｒｎ＠のデ
ータラッチと、このデータラ、チに記憶されたデータの
上記メモリモジュール内での位置を示すメモリモジュー
ル内アドレスを記憶するアドレスレジスタと、グロセッ
サのメモリアクセス時にそのメモリモジュール内アドレ
スがアドレスレジスタに記憶された内容と一紋している
かどうかを検出するアドレスコン・母レータとを具備し
、メモリ読出し時に、アドレスコンツヤレータによブ一
致が検出されない場合は、全てのメモリモジュールを読
出し、各々対応して設けられるデータラッチに読出しデ
ータを格納するとともに、メモリモジュールのデータを
上記プロセッサのデータ線に出力し、一致が検出され九
場合は、該当するメモリモジュールに対応するｆ−タラ
、チに格納されたデータを上記プロセッサのデータ線に
出力する構成としたものである。

（作用） 上述したように、マイクロプロセッサのデータ幅と同じ
鴨のキャッジ、データメモリと、同時にアクセスできる
複数のメモリモジュールと、複数のメモリモジュールか
ら同時に読出したデータを格納するデータラッチ（先読
みバッファ）を持つことＫよシ、順次アドレスの連続読
出しの場合、まずはじめのメモリモジュール（０）への
メモリデータ読出しのときに、他のメモリモジュールも
同時に７″″−夕を絖出し、それを先読みバッファに記
憶し、続くメモリモジュール（１）以下へのアクセスは
メモリモジュールからではなく先読みバッファから高速
にデータを読出す。キャッジ、データメモリは先読みバ
ッファがない場合とまったく同じ動作をする・ このことによシ、キャッジ、データメモリのアクセスタ
イムを損わないで、複数メモリ七ゾ、−ル傅成による先
読みをおこなうことができるようになシ、マイクロプロ
セッサからみたメモリアクセスタイムが速くなる。また
、先読みバッファはキャッシュデータメモリやメモリモ
ソ、−ルとは分離して溝底できるので、ＬＳＩ化が容易
である。

（実施例〕 以下、図面を使用して本発明の実施例について詳細に説
明する。第１図は本発明の概略実施例を第２図は詳細実
施例を示す１０．り図でるる。

両図において、１はマイクロプロセッサであシ、２ｎバ
イトのデータ幅、２ｔバイトのアドレス２間をアクセス
する能力（を本のアドレス線）ｔ−持つ。

１ａはマイクロプロセッサ１のデータラインである。２
はメモリモゾ、−ルでめシ、全部で２”＊おシ、それぞ
れ２ｎバイトのデータ幅を持つ。アドレスの割付けは第
３図に示す通シであ夛、連続したアドレスが連続し九モ
ソ、−ルに順次割付けられる方式″Ｔ：ある。

３は先読みバッファ３０を構成するデータラッチ（６）
でらシ、全部で２ｎ１ｒｌＡであシ、それぞれ対応した
メモリモジュール２からの読出しデータを記憶する。記
憶のタイミング、マイクロプロセッサ１のデータバスへ
の出力タイミングは制御回路７で制御される。

４はデータトランシーバ（３）であシ、全部で２ｒｎｌ
固あシ　２ｎバイトのデータ幅を持つ。マイクロプロセ
ッサ１からメモリモジュール２への誓込みデータの出力
、メモリモジュール２からマイクロプロセッサ１への読
出しデータの出力は制御回路７で制御される。５はキヤ
、シ、アドレスレゾスタ（ＣＡＲ）でアシ、マイクロプ
ロセッサ１がメモリをリードしたときのｔビ、ドアドレ
ス人の上位（ｔ−ｎ−ｍ）ピットＡ（ｔ−１）：Ａ（ｎ
＋ｍ）ｔ−記憶する。

なお、Ａ（ｔ）はｔピットアドレスの第１ピ、トである
ことを示す。これはデータラッチ３に格納されたデータ
のアドレスを示す。キャッジ、アドレスレノスタ５は制
御回路７によシ制御される。

６はアドレスコン／４レータ（ＣＭＰ）でアシ、キヤ、
シュアドレスレジスタ５に記憶されたアドレスト、マイ
クロプロセッサ１から出力されるアドレスＡの上位ｔ−
ｎ−ｍピットとを比較し、一致した場合は、ＨＩＴ信号
をアクティブに、そうでなければインアクティブにする
。

２は制御回路であり、マイクロプロセッサ１の出力する
アドレスＡのうちメモリモジュール２のアドレスに相当
するｍピッ）　Ａ　（ｎ＋ｏ＞−１）：Ａ（ｎ−１）、
アドレスコン／４レータ６のＨＩＴ出力を入力し、デー
タラッチ３、データトランシーバ４、キヤ、シ、アドレ
スレゾスタ５を制御する。

８はバリッドフラグ（Ｖ７ラグ）であシ、制御回路７に
含まれ、データラッテ３に記憶されたメモリモゾ、−ル
２からの読出しデータが有効（ＶＡＬＩＤ）であること
を示す。９はキャッジ、データメモリであｐ、いわゆる
−収約なキャッジ、メモリの動作をする。

制御回路７は次のように動作する。リセット状態にあっ
ては、パリ、ドアラグ８をインアクティブとする。メモ
リリード状態において、「ひあるいはＶＡＬＩＤの条件
では、各メモリモジュール２からデータを読出しそれぞ
れ対応したデータラッチ３に記憶する。セしてＡ（ｔｈ
＋ｍ−１）：Ａ（ｎ−１）のｍピットメモリモノ、−ル
アドレスをデコードし、該当するメモリモジュールに対
応したデータトランシーバ４を胱出し方向にイネーブル
し、アクセスされるべきデータをマイクロプロセッサ１
のデータライン１ａに出力する。キヤ、シ、アドレスレ
ノスタ５にメモリモノ、−ル内アドレスＡ（ｔ−１）：
Ａ（ｎ＋ｍ）を記憶する。バリッド７ラグ８をアクティ
ブにする。

ＨＩＴ且つＶＡＬＩＤの条件にあっては、制御回路７は
Ａ（ｎ＋ｍ−１）：Ａ（ｎ−１）のメモリ七ソ、−ルア
ドレスをデコードし、該当するメモリモジュール２に対
応したデータラッチ３をイネーブルし、データラッチ３
に格納されたデータをマイクロプロセッサ１のデータラ
インに出力する。

次にメモリライト時の動作について説明する。

まず、ＨＩＴ状態状態力説明する。制御回路７は、マイ
クロプロセッサ１の出力するデータを、データトランシ
ーバ５を書込み方向にイネ−ツルすることで、メモリモ
ジュール２に与える。イネ−ツルするデータトランシー
パ５は２５固すべてでもよい、メモリモジュール内アド
レスＡ（ｔ−１）　：（ｎ−ｉ−ｍ）をデコードして該
当するメモリモジュール２に対応するものだけでもよい
。該当するメそリモノユール２には書込みが行われる。

ＨＩＴの場合は、上述したｆ（ＩＴＯ場曾と同様にデー
タトランシーバ５を誓込み方向にイネーブルする。そし
てメモリモジュール内アドレスＡ（ｔ−１）：Ａ（ｎ＋
ｍ）をデコードし、該当するメモリモジュール２に対応
した、データラッチ３に豊込みデータを格納する。

従って、例えばメモリモジュールアドレスＩＩＯ”から
２ｎバイトずつ連続して絖出すことを考えると、まグメ
モリモノ、−ルアドレス＠ｌＯ”のアドレスの読出しに
よシ、所望のデータが読出されるとともに、連続した２
ｎｘ２ｆｆｉバイトのデータが２ｎバイト毎に各データ
ラッチ３に格納される。引き続くメモリモジュールアド
レス″′１″から′″２ｍ−１ｊｌのアドレスの読出し
は、データが上記のようにすでにデータラッチ３内に格
納されているので、メモリモノ１−ル２をアクセスする
ことなく、ｒ−夕２．チ３から高速に行うことができる
。

このように、先読みによるマイクロプロセッサ１のメモ
リアータ胱出しの高速化が実現されていることが分る０
本発明実流例では、データラッチ３に記憶しているデー
タに対して書込みが行なわれたときには、ｗＸ当するデ
ータラッチの内容もメモリモジュール２への畳込みと同
時に蕾換えることで、格納しているデータの一貫性を保
つようにしている。このように先読み効果については、
データ２ツテ３がヒツトすることで、キヤ、シュアータ
メモリ９Ｖｃヒ、トシた以上に篩速にマイクロプロセッ
サｌのメモリ読出しが行なえることを説明してきたが、
先読み以外のキャッジ、の動作はキャッジ、５ｐ−タメ
モリ９によシパッ７ア（７″−タ２ツチ３）がない場合
とまったく同様に行なうことができるのはいうまでもな
い。

［発明の幼果コ 以上説明のように本発明に従えば、キヤ、シ＆データメ
モリのアクセスタイムを損なうことなく複数メモリ七ソ
、−ル傅成による先読みを行うことができるようになシ
、マイクロ７’Ｏセツサからみたメモリアクセスタイム
が速くなる。他、以下に列挙する効果がある。

ｔｘｔ　　先読みパ、７ア（ｒ−メ２．テ）はキャッジ
、メモリやメモリとは分離して構成できるのでＬＳＩ化
が容易でめる。

１２３Ｍ３図に示す例と比較してキャッジ、データメモ
リ幅がマイクロプロセッサのデーターで済むためキヤ、
シ＆データメモリのチ、！数が少なくてよい。

【図面の簡単な説明】

第１図は本発明の概略実施例を示すブロック図、１ｇ２
図は本発９１実施例の詳細を示すブロック図、第３図は
同実施例におけるアドレス構成を示す図、第４図並びに
第５図は従来例の構成を示す１０、り図である。 １・・・マイクロプロセッサ、２・・・メモリモジュー
ル、３・・・データラッチ（６）、４・・・データトラ
ンシーバ（イ）、５・・・キヤ、シ、アドレスレジスタ
（ＣＡＲ）、６・・・アドレスコンノ９レータ（ＣＭＰ
）　、７・・・制御回路、８・・・バリッドフラグ（Ｖ
７−ｙグ）、９・・・キヤ、シ＆データメモリ。 出願人代瑞入　　弁橿士　鈴　江　武　彦第 図

Claims (1)

【特許請求の範囲】
1. 　２＾ｎビットのデータ幅を持つプロセッサと、このマ
   イクロプロセッサのデータバスに接続される２＾ｎビッ
   トのデータ幅のキャッシュデータメモリと、２＾ｎビッ
   トのデータ幅を持ち上記プロセッサが生成する連続アド
   レスに対するデータが連続したモジュールに順次格納さ
   れるように割り付けられた２＾ｍ個のメモリモジュール
   と、このメモリモジュールからの読出しデータが各メモ
   リモジュール毎に記憶される２＾ｎビットのデータ幅の
   ２＾ｍ個のデータラッチと、このデータラッチに記憶さ
   れたデータの上記メモリモジュール内での位置を示すメ
   モリモジュール内アドレスを記憶するアドレスレジスタ
   と、上記プロセッサのメモリアクセス時にそのメモリモ
   ジュール内アドレスが上記アドレスレジスタに記憶され
   た内容と一致しているかどうかを検出するアドレスコン
   パレータとを具備し、メモリ読出し時に、アドレスコン
   パレータにより一致が検出されない場合は、上記全ての
   メモリモジュールを読出し、各々対応して設けられる上
   記データラッチに読み出しデータを格納するとともに、
   上記メモリモジュールのデータを上記プロセッサのデー
   タ線に出力し、一致が検出された場合は、該当するメモ
   リモジュールに対応するデータラッチに格納されたデー
   タを上記プロセッサのデータ線に出力することを特徴と
   するキャッシュメモリシステム。