JP2507721B2 - バツフアメモリ装置 - Google Patents
バツフアメモリ装置Info
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- JP2507721B2 JP2507721B2 JP61312970A JP31297086A JP2507721B2 JP 2507721 B2 JP2507721 B2 JP 2507721B2 JP 61312970 A JP61312970 A JP 61312970A JP 31297086 A JP31297086 A JP 31297086A JP 2507721 B2 JP2507721 B2 JP 2507721B2
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- memory management
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバツフアメモリ装置に係り、特に、高速計算
機システムのメモリ装置として用いるに好適なバツフア
メモリ装置に関する。
機システムのメモリ装置として用いるに好適なバツフア
メモリ装置に関する。
コンピユータシステムとしては、汎用コンピユータ，
ミニコン，オフコン，パソコンなどを用いたシステムが
あり、これらのシステムには、その規模に応じて各種の
メモリが用いられるようになつている。例えば汎用コン
ピユータシステムにおいては、キヤツシユメモリ，主メ
モリ，磁気デイスク，磁気デープ，光デイスク，マスス
トレージなどのメモリが用いられている。キヤツシユメ
モリはメモリ階層の最上位に位置し、高速小容量のメモ
リとして、CPUで頻繁に用いられるプログラムやデータ
を格納するために用いられている。主メモリはキヤツシ
ユメモリと共にCPUの内部メモリとして、CPUの処理に必
要なプログラムやデータの大部分を記憶するようになつ
ており、CPUの処理に直接関係するプログラム，データ
がキヤツシユメモリへ転送されるようになつている。
ミニコン，オフコン，パソコンなどを用いたシステムが
あり、これらのシステムには、その規模に応じて各種の
メモリが用いられるようになつている。例えば汎用コン
ピユータシステムにおいては、キヤツシユメモリ，主メ
モリ，磁気デイスク，磁気デープ，光デイスク，マスス
トレージなどのメモリが用いられている。キヤツシユメ
モリはメモリ階層の最上位に位置し、高速小容量のメモ
リとして、CPUで頻繁に用いられるプログラムやデータ
を格納するために用いられている。主メモリはキヤツシ
ユメモリと共にCPUの内部メモリとして、CPUの処理に必
要なプログラムやデータの大部分を記憶するようになつ
ており、CPUの処理に直接関係するプログラム，データ
がキヤツシユメモリへ転送されるようになつている。
磁気デイスク，磁気テープ，光デイスク，マスストレ
ージは主メモリよりも下位のメモリ階層に位置し、CPU
の外部メモリとして用いられている。磁気デイスクはシ
ステムが保有するプログラムフアイル，データフアイル
を格納し、CPUでの処理の進行に合わせてデータの一部
が主メモリへ転送されるようになつている。光デイスク
は多量のイメージデータを格納するのに用いられ、磁気
デープはバツクアツプ用のデータを格納するために用い
られている。又、マスストレージはまれにしか参照され
ない情報を大量に保管しておくために用いられている。
ージは主メモリよりも下位のメモリ階層に位置し、CPU
の外部メモリとして用いられている。磁気デイスクはシ
ステムが保有するプログラムフアイル，データフアイル
を格納し、CPUでの処理の進行に合わせてデータの一部
が主メモリへ転送されるようになつている。光デイスク
は多量のイメージデータを格納するのに用いられ、磁気
デープはバツクアツプ用のデータを格納するために用い
られている。又、マスストレージはまれにしか参照され
ない情報を大量に保管しておくために用いられている。
このように、コンピユータシステムにおいては、小容
量ではあるが高速度のキヤツシユメモリをメモリ階層の
最上位に配置し、主メモリに格納されているプログラム
やデータの中で使用頻度の高いプログラムやデータをキ
ヤツシユメモリに格納することによつて、システム全体
の平均的なアクセス時間を短縮することが行なわれてい
る。
量ではあるが高速度のキヤツシユメモリをメモリ階層の
最上位に配置し、主メモリに格納されているプログラム
やデータの中で使用頻度の高いプログラムやデータをキ
ヤツシユメモリに格納することによつて、システム全体
の平均的なアクセス時間を短縮することが行なわれてい
る。
キヤツシユメモリには、主メモリと同じ内容のデータ
がブロツク単位で格納されており、CPUの処理中キヤツ
シユメモリに必要なデータがないときには、キヤツシユ
メモリのデータと主メモリのデータとを交換するように
なつている。このデータの交換に際しては、LRU（Least
Recently Used）方式が採用されている。即ち、キヤツ
シユメモリのデータのうちその時点で一番長い間参照さ
れなかつたデータ（セグメント）を主メモリのデータと
交換する方式である。
がブロツク単位で格納されており、CPUの処理中キヤツ
シユメモリに必要なデータがないときには、キヤツシユ
メモリのデータと主メモリのデータとを交換するように
なつている。このデータの交換に際しては、LRU（Least
Recently Used）方式が採用されている。即ち、キヤツ
シユメモリのデータのうちその時点で一番長い間参照さ
れなかつたデータ（セグメント）を主メモリのデータと
交換する方式である。
キヤツシユメモリを用いたシステムにおいて、キヤツ
シユメモリのメモリ容量を増大させるときには、従来、
１チツプのLSIで構成されたキヤツシユメモリを複数個
配置し、各キヤツシユメモリをコントローラによつて制
御することが行なわれていた。ところが、この構成で
は、キヤツシユメモリ用のLSIを増やすことによつてメ
モリ容量を増大させることができるが、LSIを増やす毎
にLSIとコントローラ間とを制御線で接続しなければな
らず接続作業が面倒であつた。
シユメモリのメモリ容量を増大させるときには、従来、
１チツプのLSIで構成されたキヤツシユメモリを複数個
配置し、各キヤツシユメモリをコントローラによつて制
御することが行なわれていた。ところが、この構成で
は、キヤツシユメモリ用のLSIを増やすことによつてメ
モリ容量を増大させることができるが、LSIを増やす毎
にLSIとコントローラ間とを制御線で接続しなければな
らず接続作業が面倒であつた。
そこで、複数のキヤツシユメモリ素子とコントローラ
などを含むメモリ管理ユニツトを１チツプのLSIで構成
したものが提案された。
などを含むメモリ管理ユニツトを１チツプのLSIで構成
したものが提案された。
上記従来技術は１チツプ内にコントローラとキヤツシ
ユメモリを実装してキヤツシユメモリのデータを管理す
るユニツトを構成しているが、ユニツトを増やすことに
よつてメモリ容量を増大する点については配慮がされて
おらず、このユニツトを用いても、メモリ容量を十分に
増大することができないという不具合があつた。
ユメモリを実装してキヤツシユメモリのデータを管理す
るユニツトを構成しているが、ユニツトを増やすことに
よつてメモリ容量を増大する点については配慮がされて
おらず、このユニツトを用いても、メモリ容量を十分に
増大することができないという不具合があつた。
例えば、特開昭59−3773号公報は、一つのアソシアテ
ィブレベルを増加させるとLRUビットが大幅に増加する
ので、レベルの数を分割して、分割ごとにLRUをとり、
分割間をH/C（ホット・アンド・コールド）フラグビッ
トで調停する方式を提案している。
ィブレベルを増加させるとLRUビットが大幅に増加する
ので、レベルの数を分割して、分割ごとにLRUをとり、
分割間をH/C（ホット・アンド・コールド）フラグビッ
トで調停する方式を提案している。
この従来技術においては、一つのメモリ管理ユニット
内で、LRUビットの数を減らすことを主な目的としてお
り、制御回路は一つしかなく、複数のメモリ管理ユニッ
トを併設し、それらに内蔵された制御回路間で調停しキ
ャッシュメモリ全体の容量を増加させることは、全く考
慮されていない。
内で、LRUビットの数を減らすことを主な目的としてお
り、制御回路は一つしかなく、複数のメモリ管理ユニッ
トを併設し、それらに内蔵された制御回路間で調停しキ
ャッシュメモリ全体の容量を増加させることは、全く考
慮されていない。
したがって、一つのメモリ管理ユニットの容量が決ま
れば、そのユニットを交換しないかぎり、キャッシュメ
モリの容量を増やすことができなかった。
れば、そのユニットを交換しないかぎり、キャッシュメ
モリの容量を増やすことができなかった。
本発明の目的は、複数個のメモリ管理ユニットを併設
し、それぞれの制御回路を調停することにより、総キャ
ッシュメモリ量を増減できるバッファメモリ装置を提供
することである。
し、それぞれの制御回路を調停することにより、総キャ
ッシュメモリ量を増減できるバッファメモリ装置を提供
することである。
〔問題点を解決するための手段〕 本発明は、上記目的を達成するために、CPUと、容量
ｍのキャッシュメモリおよびその制御回路を含むメモリ
管理ユニットと、主メモリとを有する情報処理装置にお
いて、メモリ管理ユニットが、ｍ×ｎの総キャッシュメ
モリ容量となるようにCPUと主メモリとの間にｎ個並列
接続され、各メモリ管理ユニットが、並列接続状態を指
定する信号を取り込む外部端子を備えたバッファメモリ
装置を提案するものである。
ｍのキャッシュメモリおよびその制御回路を含むメモリ
管理ユニットと、主メモリとを有する情報処理装置にお
いて、メモリ管理ユニットが、ｍ×ｎの総キャッシュメ
モリ容量となるようにCPUと主メモリとの間にｎ個並列
接続され、各メモリ管理ユニットが、並列接続状態を指
定する信号を取り込む外部端子を備えたバッファメモリ
装置を提案するものである。
本発明は、また、上記目的を達成するために、CPU
と、論理アドレスを物理アドレスに変換するアドレスバ
ッファおよび容量ｍのキャッシュメモリおよびその制御
回路を含むメモリ管理ユニットと、主メモリとを有する
情報処理装置において、メモリ管理ユニットが、ｍ×ｎ
の総キャッシュメモリ容量となるようにCPUと主メモリ
との間にｎ個並列接続され、各メモリ管理ユニットが、
並列接続状態を指定する信号を取り込む外部端子を備え
たバッファメモリ装置を提案するものである。
と、論理アドレスを物理アドレスに変換するアドレスバ
ッファおよび容量ｍのキャッシュメモリおよびその制御
回路を含むメモリ管理ユニットと、主メモリとを有する
情報処理装置において、メモリ管理ユニットが、ｍ×ｎ
の総キャッシュメモリ容量となるようにCPUと主メモリ
との間にｎ個並列接続され、各メモリ管理ユニットが、
並列接続状態を指定する信号を取り込む外部端子を備え
たバッファメモリ装置を提案するものである。
外部端子を介して並列接続状態を各メモリ管理ユニッ
トに認識させる指示手段として、ｎ個並列接続されたメ
モリ管理ユニットの共通信号に対する出力許可を持つ単
一のマスタ用ユニットと複数のスレーブ用ユニットへの
所属を指定する主従指定手段を備える。
トに認識させる指示手段として、ｎ個並列接続されたメ
モリ管理ユニットの共通信号に対する出力許可を持つ単
一のマスタ用ユニットと複数のスレーブ用ユニットへの
所属を指定する主従指定手段を備える。
また、外部端子を介して並列接続状態を各メモリ管理
ユニットに認識させる指示手段としては、同一アドレス
に対するキャッシュミス時のキャッシュメモリのデータ
更新の際にｎ個並列接続されたメモリ管理ユニット間の
更新指示を更新する手段を備えることもできる。
ユニットに認識させる指示手段としては、同一アドレス
に対するキャッシュミス時のキャッシュメモリのデータ
更新の際にｎ個並列接続されたメモリ管理ユニット間の
更新指示を更新する手段を備えることもできる。
その場合は、同一アドレスに対するキャッシュミス時
のキャッシュメモリのデータ更新の際にｎ個並列接続さ
れたメモリ管理ユニット間の更新指示手段として、メモ
リ管理ユニット間を順番に指定するFIFO方式更新指示手
段を備えるようにする。
のキャッシュメモリのデータ更新の際にｎ個並列接続さ
れたメモリ管理ユニット間の更新指示手段として、メモ
リ管理ユニット間を順番に指定するFIFO方式更新指示手
段を備えるようにする。
いずれのバッファメモリ装置においても、各メモリ管
理ユニットを１チップのLSIとして構成したときは、外
部端子は、LSIのピンとなる。
理ユニットを１チップのLSIとして構成したときは、外
部端子は、LSIのピンとなる。
本発明は、さらに、上記目的を達成するために、CPU
と、容量ｍのキャッシュメモリおよびその制御回路を含
むメモリ管理ユニットと、主メモリとを有する情報処理
装置において、メモリ管理ユニットが、CPUからのデー
タバス幅をｎ分割してｍ×ｎの総キャッシュメモリ容量
となるようにCPUと主メモリとの間にそれぞれｎ個並列
接続され、各メモリ管理ユニットが、並列接続状態を指
定する信号を取り込む外部端子を備えたバッファメモリ
装置を提案するものである。
と、容量ｍのキャッシュメモリおよびその制御回路を含
むメモリ管理ユニットと、主メモリとを有する情報処理
装置において、メモリ管理ユニットが、CPUからのデー
タバス幅をｎ分割してｍ×ｎの総キャッシュメモリ容量
となるようにCPUと主メモリとの間にそれぞれｎ個並列
接続され、各メモリ管理ユニットが、並列接続状態を指
定する信号を取り込む外部端子を備えたバッファメモリ
装置を提案するものである。
本発明は、上記バッファメモリ装置の応用システムと
して、CPUと、主メモリと、容量ｍのキャッシュメモリ
およびその制御回路を含みｍ×ｎの総キャッシュメモリ
容量となるようにCPUと主メモリとの間にｎ個並列接続
され並列接続状態を指定する信号を取り込む外部端子を
備えたメモリ管理ユニットと、メモリ管理ユニットの外
部端子を介して並列接続状態を指定する信号を出力しキ
ャッシュメモリ容量を指定する手段とからなる情報制御
システムを提案するものである。
して、CPUと、主メモリと、容量ｍのキャッシュメモリ
およびその制御回路を含みｍ×ｎの総キャッシュメモリ
容量となるようにCPUと主メモリとの間にｎ個並列接続
され並列接続状態を指定する信号を取り込む外部端子を
備えたメモリ管理ユニットと、メモリ管理ユニットの外
部端子を介して並列接続状態を指定する信号を出力しキ
ャッシュメモリ容量を指定する手段とからなる情報制御
システムを提案するものである。
演算装置からの指令により、各メモリ管理ユニツトの
データ記憶手段に格納されたデータの参照が行なわれ、
いずれかのデータ記憶手段に指定のデータが存在したと
きには、該データが演算装置へ転送される。一方いずれ
のデータ記憶手段にも指定のデータが存在しないときに
は、更新順位指定手段によつて指定されたユニツトの制
御手段が主メモリから指定のデータを取り出して演算装
置へ転送すると共に、該データと同じ内容のデータを、
前記制御手段が属するユニツトのデータ記憶手段のデー
タのうち、更新順位記憶手段によつて記憶された更新順
位によつて指定されたデータに代えてデータ記憶手段に
格納する。
データ記憶手段に格納されたデータの参照が行なわれ、
いずれかのデータ記憶手段に指定のデータが存在したと
きには、該データが演算装置へ転送される。一方いずれ
のデータ記憶手段にも指定のデータが存在しないときに
は、更新順位指定手段によつて指定されたユニツトの制
御手段が主メモリから指定のデータを取り出して演算装
置へ転送すると共に、該データと同じ内容のデータを、
前記制御手段が属するユニツトのデータ記憶手段のデー
タのうち、更新順位記憶手段によつて記憶された更新順
位によつて指定されたデータに代えてデータ記憶手段に
格納する。
本発明においては、メモリ管理ユニットが、ｍ×ｎの
総キャッシュメモリ容量となるようにCPUと主メモリと
の間にｎ個並列接続され、各メモリ管理ユニットが、並
列接続状態を指定する信号を取り込む外部端子を備え、
外部端子を介して並列接続状態を各メモリ管理ユニット
に認識させる指示手段として、例えば、ｎ個並列接続さ
れたメモリ管理ユニットの共通信号に対する出力許可を
持つ単一のマスタ用ユニットと複数のスレーブ用ユニッ
トへの所属を指定する主従指定手段を備えたので、メモ
リ管理ユニットの並列接続関係の調停により、レベル数
を増加させることができ、メモリ管理ユニットの増設し
て、総キャッシュメモリ容量を柔軟に変更できる。
総キャッシュメモリ容量となるようにCPUと主メモリと
の間にｎ個並列接続され、各メモリ管理ユニットが、並
列接続状態を指定する信号を取り込む外部端子を備え、
外部端子を介して並列接続状態を各メモリ管理ユニット
に認識させる指示手段として、例えば、ｎ個並列接続さ
れたメモリ管理ユニットの共通信号に対する出力許可を
持つ単一のマスタ用ユニットと複数のスレーブ用ユニッ
トへの所属を指定する主従指定手段を備えたので、メモ
リ管理ユニットの並列接続関係の調停により、レベル数
を増加させることができ、メモリ管理ユニットの増設し
て、総キャッシュメモリ容量を柔軟に変更できる。
以下、本発明の実施例を図面に基づいて詳細に説明す
る。
る。
第１図には、本発明の好適な実施例の構成が示されて
いる。第１図において、CPUコアは、BPU（Basic Proces
sor Unit）190、メモリ管理ユニットMMU1〜８、I/Oコン
トローラ191,主メモリ192から構成されており、BPU190
がアドレスバス181,データ上位バス182,データ下位バス
183,コントロール線184,185,186を介してメモリ管理ユ
ニツトMMU1〜８に接続され、各メモリ管理ユニツトMMU1
〜８がアドレスバス181,データ上位バス182,データ下位
バス183などを介してI/Oコントローラ191と主メモリ192
に接続されている。
いる。第１図において、CPUコアは、BPU（Basic Proces
sor Unit）190、メモリ管理ユニットMMU1〜８、I/Oコン
トローラ191,主メモリ192から構成されており、BPU190
がアドレスバス181,データ上位バス182,データ下位バス
183,コントロール線184,185,186を介してメモリ管理ユ
ニツトMMU1〜８に接続され、各メモリ管理ユニツトMMU1
〜８がアドレスバス181,データ上位バス182,データ下位
バス183などを介してI/Oコントローラ191と主メモリ192
に接続されている。
メモリ管理ユニツト群MMU1〜８は上位ビツトグルー
プ，下位ビツトグループに分割されており、メモリ管理
ユニツトMMU1〜４が下位ビツトグループとしてそれぞれ
縦続接続され、メモリ管理ユニツトMMU5〜８が上位ビツ
トグループとしてそれぞれ縦続接続されている。
プ，下位ビツトグループに分割されており、メモリ管理
ユニツトMMU1〜４が下位ビツトグループとしてそれぞれ
縦続接続され、メモリ管理ユニツトMMU5〜８が上位ビツ
トグループとしてそれぞれ縦続接続されている。
各メモリ管理ユニツトMMU1〜８は、第２図に示される
ように、アドレス変換バツフア（TLB）203,キヤツシユ
メモリ202,コントローラ205,ダイナミツク回路201,更新
順位記憶回路（LRU）204,208,ストアバツフア207,フリ
ツプフロツプ206,インバータ209〜223を有し、端子106,
107,108,109がBPU190に接続され、端子110,111,112,113
がそれぞれI/Oコントローラ191,主メモリ192に接続され
るようになつている。
ように、アドレス変換バツフア（TLB）203,キヤツシユ
メモリ202,コントローラ205,ダイナミツク回路201,更新
順位記憶回路（LRU）204,208,ストアバツフア207,フリ
ツプフロツプ206,インバータ209〜223を有し、端子106,
107,108,109がBPU190に接続され、端子110,111,112,113
がそれぞれI/Oコントローラ191,主メモリ192に接続され
るようになつている。
アドレス変換バツフア203はBPU190から入力する論理
アドレスを物理アドレスに変換するようになつている。
データ記憶手段としてのキヤツシユメモリ202は主メモ
リ192のデータ群の中の一部のデータと同じ内容のデー
タをブロツク単位で格納するように構成されている。そ
してキヤツシユメモリ202はストアバツフア207,入出力
バツフアとしてのインバータ217,218を介してI/Oコント
ローラ191,主メモリ192に接続されている。
アドレスを物理アドレスに変換するようになつている。
データ記憶手段としてのキヤツシユメモリ202は主メモ
リ192のデータ群の中の一部のデータと同じ内容のデー
タをブロツク単位で格納するように構成されている。そ
してキヤツシユメモリ202はストアバツフア207,入出力
バツフアとしてのインバータ217,218を介してI/Oコント
ローラ191,主メモリ192に接続されている。
更新順位記憶手段としての更新順位記憶回路204は、
キヤツシユメモリに格納されたデータのブロツク単位ご
との更新順位をLRU方式に従つて記憶するように構成さ
れている。即ち、その時点で一番長い間参照されなかつ
たブロツクを更新順位１位のブロツクとして記憶するよ
うに構成されている。又、更新順位記憶回路208はアド
レス変換バツフア203に格納されたアドレス情報の更新
順位をLRU方式に従つて記憶するように構成されてい
る。
キヤツシユメモリに格納されたデータのブロツク単位ご
との更新順位をLRU方式に従つて記憶するように構成さ
れている。即ち、その時点で一番長い間参照されなかつ
たブロツクを更新順位１位のブロツクとして記憶するよ
うに構成されている。又、更新順位記憶回路208はアド
レス変換バツフア203に格納されたアドレス情報の更新
順位をLRU方式に従つて記憶するように構成されてい
る。
制御手段としてのコントローラ205はBPU190からの指
令によりアドレス変換バツフア203,キヤツシユメモリ20
2,更新順位記憶回路204,208,フリツプフロツプ206など
の状態を監視し、BPU190からの指令に従つた制御を行な
うようになつている。例えば、BPU190からの指令により
キヤツシユメモリ202内のデータを参照してキヤツシユ
メモリ202から指定のデータを得たときには、このデー
タを端子106を介してBPU190へ転送すると共にダイナミ
ツク回路201,端子109を介してデータアクノリツジ信号
を出力するようになつている。各ユニツトの端子109は
コントロール線185を介してワイヤドOR接続されてお
り、メモリ管理ユニツト群MMU1〜８の中のいずれかのユ
ニツトからデータアクノレツジ信号が出力されると、こ
の信号によつてユニツト群の中に指定のデータが存在し
ていることをBPU190が確認することができる。
令によりアドレス変換バツフア203,キヤツシユメモリ20
2,更新順位記憶回路204,208,フリツプフロツプ206など
の状態を監視し、BPU190からの指令に従つた制御を行な
うようになつている。例えば、BPU190からの指令により
キヤツシユメモリ202内のデータを参照してキヤツシユ
メモリ202から指定のデータを得たときには、このデー
タを端子106を介してBPU190へ転送すると共にダイナミ
ツク回路201,端子109を介してデータアクノリツジ信号
を出力するようになつている。各ユニツトの端子109は
コントロール線185を介してワイヤドOR接続されてお
り、メモリ管理ユニツト群MMU1〜８の中のいずれかのユ
ニツトからデータアクノレツジ信号が出力されると、こ
の信号によつてユニツト群の中に指定のデータが存在し
ていることをBPU190が確認することができる。
又、コントローラ205は初期設定用の端子104,105に接
続されており、端子104,105のレベルによつて上位ビツ
トグループ又は下位ビツトグループに指定されると共に
マスタ用ユニツト又はスレブ用ユニツトに指定されるよ
うになつている。即ち、端子104が主従指定手段として
設けられており、端子104が電源に接続されてハイレベ
ルに維持されたときには、上位ビツトグループ又は下位
ビツトグループにおける単一のマスタ用ユニツトに指定
され、端子104が接地されてローレベルに維持されたと
きには、スレブ用ユニツトに指定される。
続されており、端子104,105のレベルによつて上位ビツ
トグループ又は下位ビツトグループに指定されると共に
マスタ用ユニツト又はスレブ用ユニツトに指定されるよ
うになつている。即ち、端子104が主従指定手段として
設けられており、端子104が電源に接続されてハイレベ
ルに維持されたときには、上位ビツトグループ又は下位
ビツトグループにおける単一のマスタ用ユニツトに指定
され、端子104が接地されてローレベルに維持されたと
きには、スレブ用ユニツトに指定される。
又グループ指定手段に含まれる端子105が電源に接続
されてハイレベルに維持されたときには、上位ビツトグ
ループに指定され、端子105が接地されて、ローレベル
に維持されたときには下位ビツトグループに指定され
る。そして端子104がハイレベルに維持されたマスタ用
ユニツトのコントローラ205は初期設定時フリツプフロ
ツプ206をセツトするように構成されている。スレーブ
用ユニツトのフリツプフロツプ206はリセツトされる。
されてハイレベルに維持されたときには、上位ビツトグ
ループに指定され、端子105が接地されて、ローレベル
に維持されたときには下位ビツトグループに指定され
る。そして端子104がハイレベルに維持されたマスタ用
ユニツトのコントローラ205は初期設定時フリツプフロ
ツプ206をセツトするように構成されている。スレーブ
用ユニツトのフリツプフロツプ206はリセツトされる。
上位ビツトグループ及び下位ビツトグループのスレブ
用ユニツトに指定されたメモリ管理ユニツトのコントロ
ーラ205は端子109以外のコントロール線及びアドレス線
からの出力を停止し、上位ビツトグループのマスタ用ユ
ニツトに指定されたメモリ管理ユニツトのコントローラ
205は端子109及びデータストローブ以外のアドレス，コ
ントロール線からの出力を停止し、さらに下位ビツトグ
ループのマスタ用ユニツトに指定されたメモリ管理ユニ
ツトのコントローラ205は全ての端子からの出力を発生
するようになつている。これによりユニツト間で信号が
競合するのを避けることができる。
用ユニツトに指定されたメモリ管理ユニツトのコントロ
ーラ205は端子109以外のコントロール線及びアドレス線
からの出力を停止し、上位ビツトグループのマスタ用ユ
ニツトに指定されたメモリ管理ユニツトのコントローラ
205は端子109及びデータストローブ以外のアドレス，コ
ントロール線からの出力を停止し、さらに下位ビツトグ
ループのマスタ用ユニツトに指定されたメモリ管理ユニ
ツトのコントローラ205は全ての端子からの出力を発生
するようになつている。これによりユニツト間で信号が
競合するのを避けることができる。
又、各ユニツトのフリツプフロツプ206は、第３図に
示されるように、グループごとにループ状に接続されて
おり、初期設定時マスタ用ユニツトのフリツプフロツプ
206がセツトされた後、各ユニツトのキヤツシユメモリ2
02に指定のデータがないときには順番にフリツプフロツ
プ206をセツトするようになつている。即ち、フリツプ
フロツプ206は更新順位指定手段として設けられてお
り、各メモリ管理ユニツトのキヤツシユメモリ202に指
定のデータがないときのデータの更新順位をFIFO（Firs
t In First Out）方式によつて主メモリ192とのデータ
の交換を指定するFIFO回路を構成している。
示されるように、グループごとにループ状に接続されて
おり、初期設定時マスタ用ユニツトのフリツプフロツプ
206がセツトされた後、各ユニツトのキヤツシユメモリ2
02に指定のデータがないときには順番にフリツプフロツ
プ206をセツトするようになつている。即ち、フリツプ
フロツプ206は更新順位指定手段として設けられてお
り、各メモリ管理ユニツトのキヤツシユメモリ202に指
定のデータがないときのデータの更新順位をFIFO（Firs
t In First Out）方式によつて主メモリ192とのデータ
の交換を指定するFIFO回路を構成している。
以上の構成において、BPU190からリードの起動がかか
ると、BPU190から各メモリ管理ユニツトMMU1〜８へ論理
アドレスが出力される。各メモリ管理ユニツトMMU1〜８
は同時に論理アドレスを取り込み、アドレス変換バツフ
ア207によつて論理アドレスを物理アドレスに変換する
処理を行なう。各ユニツトのアドレス変換バツフア203
は同じ内容の情報を備えているので、各ユニツトにおい
て同時にアドレスの変換処理が行なわれる。各ユニツト
のアドレス変換バツフア203の指定のアドレス情報が存
在するとき（TLBヒツト）には、指定の物理アドレスが
キヤツシユメモリ202へ転送される。一方、各ユニツト
のアドレス変換バツフア203に指定のアドレス情報が存
在しないとき（TLBミス）には、主メモリ192に格納され
たアドレス情報と変換する処理をLRU方式により行な
う。この変換後あるいはTLBヒツト後はキヤツシユメモ
リ202内に指定のデータが格納されているか否かの処理
に移る。
ると、BPU190から各メモリ管理ユニツトMMU1〜８へ論理
アドレスが出力される。各メモリ管理ユニツトMMU1〜８
は同時に論理アドレスを取り込み、アドレス変換バツフ
ア207によつて論理アドレスを物理アドレスに変換する
処理を行なう。各ユニツトのアドレス変換バツフア203
は同じ内容の情報を備えているので、各ユニツトにおい
て同時にアドレスの変換処理が行なわれる。各ユニツト
のアドレス変換バツフア203の指定のアドレス情報が存
在するとき（TLBヒツト）には、指定の物理アドレスが
キヤツシユメモリ202へ転送される。一方、各ユニツト
のアドレス変換バツフア203に指定のアドレス情報が存
在しないとき（TLBミス）には、主メモリ192に格納され
たアドレス情報と変換する処理をLRU方式により行な
う。この変換後あるいはTLBヒツト後はキヤツシユメモ
リ202内に指定のデータが格納されているか否かの処理
に移る。
各ユニツトのキヤツシユメモリ202内のデータを参照
して指定のデータがいずれかのユニツトのキヤツシユメ
モリ202内に存在したとき（キヤツシユヒツト）には、
指定のデータをBPU190へ転送すると共に、端子109から
データアクノレツジ信号を出力し、いずれかのユニツト
によつてキヤツシユヒツトした旨をBPU190へ出力する。
して指定のデータがいずれかのユニツトのキヤツシユメ
モリ202内に存在したとき（キヤツシユヒツト）には、
指定のデータをBPU190へ転送すると共に、端子109から
データアクノレツジ信号を出力し、いずれかのユニツト
によつてキヤツシユヒツトした旨をBPU190へ出力する。
一方、いずれのユニツトのキヤツシユメモリ202にも
指定のデータが存在しない（キヤツシユミス）ときに
は、フリツプフロツプ206がセツトされたユニツトのコ
ントローラ205が、LRU方式に従つてキヤツシユメモリ20
2のデータと主メモリ192のデータとを交換する処理を行
なう。
指定のデータが存在しない（キヤツシユミス）ときに
は、フリツプフロツプ206がセツトされたユニツトのコ
ントローラ205が、LRU方式に従つてキヤツシユメモリ20
2のデータと主メモリ192のデータとを交換する処理を行
なう。
次に、BPU190からライトの起動がかかると、BPU190か
ら論理アドレスが各ユニツトに出力される。これにより
各ユニツトのアドレス変換バツフア203が論理アドレス
を物理アドレスに変換する処理を行なう。このときの処
理はTLBヒツト又はTEBミスのときにもリードのときと同
じ処理を行なう。そしてこの処理によつて物理アドレス
が生成される。
ら論理アドレスが各ユニツトに出力される。これにより
各ユニツトのアドレス変換バツフア203が論理アドレス
を物理アドレスに変換する処理を行なう。このときの処
理はTLBヒツト又はTEBミスのときにもリードのときと同
じ処理を行なう。そしてこの処理によつて物理アドレス
が生成される。
次に、キヤツシユメモリ202にデータを書き込むとき
にはライトスルー方式によつて行なう。即ち、キヤツシ
ユヒツトのときにはキヤツシユヒツトに該当したデータ
をストアバツフア207に書き込み、キヤツシユミスのと
きにもキヤツシユミスに該当するデータをストアバツフ
ア207に格納する。そして主メモリ192のデータと交換す
るときには主メモリ192の処理速度に応じてストアバツ
フア207のデータを主メモリ192に書き込む。これによ
り、主メモリ192の処理速度によらずキヤツシユメモリ2
02の処理を行なうことができる。
にはライトスルー方式によつて行なう。即ち、キヤツシ
ユヒツトのときにはキヤツシユヒツトに該当したデータ
をストアバツフア207に書き込み、キヤツシユミスのと
きにもキヤツシユミスに該当するデータをストアバツフ
ア207に格納する。そして主メモリ192のデータと交換す
るときには主メモリ192の処理速度に応じてストアバツ
フア207のデータを主メモリ192に書き込む。これによ
り、主メモリ192の処理速度によらずキヤツシユメモリ2
02の処理を行なうことができる。
このように、本実施例においては、各メモリ管理ユニ
ツトMMU1〜８にそれぞれ異なるデータを格納し、BPU190
からの指令によりキヤツシユメモリ202のデータを参照
して指定のデータを得たときには、このデータをBPU190
に転送し、指定のデータがないときには主メモリ192の
データと交換すると共に主メモリ192からのデータをBPU
190へ転送するようにしたため、メモリ容量の増大を図
ることができ、ヒツト率の向上に寄与することができ
る。又さらに上位ビツトグループと下位ビツトグループ
のユニツトをそれぞれペアで用いることによつてスルー
プツトの向上を図ることもできる。
ツトMMU1〜８にそれぞれ異なるデータを格納し、BPU190
からの指令によりキヤツシユメモリ202のデータを参照
して指定のデータを得たときには、このデータをBPU190
に転送し、指定のデータがないときには主メモリ192の
データと交換すると共に主メモリ192からのデータをBPU
190へ転送するようにしたため、メモリ容量の増大を図
ることができ、ヒツト率の向上に寄与することができ
る。又さらに上位ビツトグループと下位ビツトグループ
のユニツトをそれぞれペアで用いることによつてスルー
プツトの向上を図ることもできる。
前記実施例においては、各ユニツトにアドレス変換バ
ツフア203を備えたものについて述べたが、第４図に示
されるように、アドレス変換バツフア203をBPU190と共
に１つのユニツトを構成するようにすれば、各メモリ管
理ユニツト１〜８に多くのキヤツシユメモリ202を設け
ることができる。
ツフア203を備えたものについて述べたが、第４図に示
されるように、アドレス変換バツフア203をBPU190と共
に１つのユニツトを構成するようにすれば、各メモリ管
理ユニツト１〜８に多くのキヤツシユメモリ202を設け
ることができる。
又、前記実施例においては、上位ビツトグループと下
位ビツトグループをそれぞれ32ビツトずつに分けたもの
について述べたが、ユニツトのピンの関係上16ビツト分
にする場合あるいはシステムバス，ローカルバス共に12
8ビツトに拡張する場合は、第５図に示されているよう
に、各ユニツトをビツト方向に４ケずつ配置することに
よつて達成することができる。この場合、各ユニツトの
コントローラ205はデータ幅が減つた分作り代える必要
があるが、各ユニツトの構成は前記実施例と同一のもの
を採用することができる。即ち、ビツト方向を決める信
号を最下位16ビツト以外と、最下位16ビツトに分けるこ
とによつてビツト方向を特定することができる。
位ビツトグループをそれぞれ32ビツトずつに分けたもの
について述べたが、ユニツトのピンの関係上16ビツト分
にする場合あるいはシステムバス，ローカルバス共に12
8ビツトに拡張する場合は、第５図に示されているよう
に、各ユニツトをビツト方向に４ケずつ配置することに
よつて達成することができる。この場合、各ユニツトの
コントローラ205はデータ幅が減つた分作り代える必要
があるが、各ユニツトの構成は前記実施例と同一のもの
を採用することができる。即ち、ビツト方向を決める信
号を最下位16ビツト以外と、最下位16ビツトに分けるこ
とによつてビツト方向を特定することができる。
又、前記実施例においては、64ビツトのものについて
述べたが、従来のシステムとの互換性、システムの下位
バージヨンなどを考慮する場合には、第６図に示されて
いるように、システムバスを32ビツトによつて構成すれ
ば可能である。この場合、上位ビツトグループと下位ビ
ツトグループのユニツトから２度に分けてデータを出力
する必要はある。
述べたが、従来のシステムとの互換性、システムの下位
バージヨンなどを考慮する場合には、第６図に示されて
いるように、システムバスを32ビツトによつて構成すれ
ば可能である。この場合、上位ビツトグループと下位ビ
ツトグループのユニツトから２度に分けてデータを出力
する必要はある。
以上説明したように、本発明によれば、メモリ管理ユ
ニツトを複数台設け、各ユニツト内のメモリを参照する
ことによつて演算装置からの指令に対処するようにした
ため、メモリ容量を増大することができ、ヒツト率の向
上に寄与することができる。
ニツトを複数台設け、各ユニツト内のメモリを参照する
ことによつて演算装置からの指令に対処するようにした
ため、メモリ容量を増大することができ、ヒツト率の向
上に寄与することができる。
第１図は本発明の一実施例を示す全体構成図、第２図は
メモリ管理ユニツトの具体的構成図、第３図はFIFO方式
を説明するための構成図、第４図は本発明の他の実施例
を示す要部構成図、第５図は本発明の他の実施例を示す
構成図、第６図は本発明のさらに他の実施例を示す構成
図である。 MMU1〜８……メモリ管理ユニツト、190……BPU、191…
…I/Oコントローラ、192……主メモリ、202……キヤツ
シユメモリ、203……アドレス変換バツフア、205……コ
ントローラ、206……フリツプフロツプ。
メモリ管理ユニツトの具体的構成図、第３図はFIFO方式
を説明するための構成図、第４図は本発明の他の実施例
を示す要部構成図、第５図は本発明の他の実施例を示す
構成図、第６図は本発明のさらに他の実施例を示す構成
図である。 MMU1〜８……メモリ管理ユニツト、190……BPU、191…
…I/Oコントローラ、192……主メモリ、202……キヤツ
シユメモリ、203……アドレス変換バツフア、205……コ
ントローラ、206……フリツプフロツプ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂東 忠秋 日立市久慈町4026番地 株式会社日立製 作所日立研究所内 (56)参考文献 特開 昭59−3773（ＪＰ，Ａ)
Claims (12)
- 【請求項１】CPUと、容量ｍのキャッシュメモリおよび
その制御回路を含むメモリ管理ユニットと、主メモリと
を有する情報処理装置において、 前記メモリ管理ユニットが、ｍ×ｎの総キャッシュメモ
リ容量となるように前記CPUと前記主メモリとの間にｎ
個並列接続され、 前記各メモリ管理ユニットが、前記並列接続状態を指定
する信号を取り込む外部端子を備えたことを特徴とする
バッファメモリ装置。 - 【請求項２】特許請求の範囲第１項に記載のバッファメ
モリ装置において、 前記外部端子を介して前記並列接続状態を各メモリ管理
ユニットに認識させる指示手段として、ｎ個並列接続さ
れたメモリ管理ユニットの共通信号に対する出力許可を
持つ単一のマスタ用ユニットと複数のスレーブ用ユニッ
トへの所属を指定する主従指定手段を備えたことを特徴
とするバッファメモリ装置。 - 【請求項３】特許請求の範囲第１項に記載のバッファメ
モリ装置において、 前記外部端子を介して前記並列接続状態を各メモリ管理
ユニットに認識させる指示手段として、同一アドレスに
対するキャッシュミス時のキャッシュメモリのデータ更
新の際にｎ個並列接続されたメモリ管理ユニット間の更
新指示を更新する手段を備えたことを特徴とするバッフ
ァメモリ装置。 - 【請求項４】特許請求の範囲第３項に記載のバッファメ
モリ装置において、 同一アドレスに対するキャッシュミス時のキャッシュメ
モリのデータ更新の際にｎ個並列接続されたメモリ管理
ユニット間の更新指示手段として、メモリ管理ユニット
間を順番に指定するFIFO方式更新指示手段を備えたこと
を特徴とするバッファメモリ装置。 - 【請求項５】特許請求の範囲第１項ないし第４項のいず
れか一項に記載のバッファメモリ装置において、 前記各メモリ管理ユニットが、１チップのLSIとして構
成され、 前記外部端子が、LSIのピンであることを特徴とするバ
ッファメモリ装置。 - 【請求項６】CPUと、論理アドレスを物理アドレスに変
換するアドレスバッファおよび容量ｍのキャッシュメモ
リおよびその制御回路を含むメモリ管理ユニットと、主
メモリとを有する情報処理装置において、 前記メモリ管理ユニットが、ｍ×ｎの総キャッシュメモ
リ容量となるように前記CPUと前記主メモリとの間にｎ
個並列接続され、 前記各メモリ管理ユニットが、前記並列接続状態を指定
する信号を取り込む外部端子を備えたことを特徴とする
バッファメモリ装置。 - 【請求項７】特許請求の範囲第６項に記載のバッファメ
モリ装置において、 前記外部端子を介して前記並列接続状態を各メモリ管理
ユニットに認識させる指示手段として、ｎ個並列接続さ
れたメモリ管理ユニットの共通信号に対する出力許可を
持つ単一のマスタ用のユニットと複数のスレーブ用ユニ
ットへの所属を指定する主従指定手段を備えたことを特
徴とするバッファメモリ装置。 - 【請求項８】特許請求の範囲第６項に記載のバッファメ
モリ装置において、 前記外部端子を介して前記並列接続状態を各メモリ管理
ユニットに認識させる指示手段として、同一アドレスに
対するキャッシュミス時のキャッシュメモリのデータ更
新の際にｎ個並列接続されたメモリ管理ユニット間の更
新指示を更新する手段を備えたことを特徴とするバッフ
ァメモリ装置。 - 【請求項９】特許請求の範囲第８項に記載のバッファメ
モリ装置において、 同一アドレスに対するキャッシュミス時のキャッシュメ
モリのデータ更新の際にｎ個並列接続されたメモリ管理
ユニット間の更新指示手段として、メモリ管理ユニット
間を順番に指定するFIFO方式更新指示手段を備えたこと
を特徴とするバッファメモリ装置。 - 【請求項１０】特許請求の範囲第６項ないし第９項のい
ずれか一項に記載のバッファメモリ装置において、 前記各メモリ管理ユニットが、１チップのLSIとして構
成され、 前記外部端子が、LSIのピンであることを特徴とするバ
ッファメモリ装置。 - 【請求項１１】CPUと、容量ｍのキャッシュメモリおよ
びその制御回路を含むメモリ管理ユニットと、主メモリ
とを有する情報処理装置において、 前記メモリ管理ユニットが、前記CPUからのデータバス
幅をｎ分割してｍ×ｎの総キャッシュメモリ容量となる
ように前記CPUと前記主メモリとの間にそれぞれｎ個並
列接続され、 前記各メモリ管理ユニットが、前記並列接続状態を指定
する信号を取り込む外部端子を備えたことを特徴とする
バッファメモリ装置。 - 【請求項１２】CPUと、 主メモリと、 容量ｍのキャッシュメモリおよびその制御回路を含みｍ
×ｎの総キャッシュメモリ容量となるように前記CPUと
前記主メモリとの間にｎ個並列接続され前記並列接続状
態を指定する信号を取り込む外部端子を備えたメモリ管
理ユニットと、 前記メモリ管理ユニットの前記外部端子を介して前記並
列接続状態を指定する信号を出力しキャッシュメモリ容
量を指定する手段と からなる情報制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61312970A JP2507721B2 (ja) | 1986-12-26 | 1986-12-26 | バツフアメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61312970A JP2507721B2 (ja) | 1986-12-26 | 1986-12-26 | バツフアメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63163941A JPS63163941A (ja) | 1988-07-07 |
| JP2507721B2 true JP2507721B2 (ja) | 1996-06-19 |
Family
ID=18035674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61312970A Expired - Fee Related JP2507721B2 (ja) | 1986-12-26 | 1986-12-26 | バツフアメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507721B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS593773A (ja) * | 1982-06-29 | 1984-01-10 | Fujitsu Ltd | バツフア記憶装置のｌｒｕ制御方式 |
-
1986
- 1986-12-26 JP JP61312970A patent/JP2507721B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63163941A (ja) | 1988-07-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |