JPH06348593A

JPH06348593A - データ転送制御装置

Info

Publication number: JPH06348593A
Application number: JP5133614A
Authority: JP
Inventors: Takumi Asaina; 巧朝夷名
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 1993-06-03
Filing date: 1993-06-03
Publication date: 1994-12-22

Abstract

(57)【要約】【構成】ＣＰＵ２１は、アドレス空間をキャッシュ領域
と非キャッシュ領域とに区分して管理している。キャッ
シュ領域は、ＣＰＵ２１のリードアクセスに応答してＤ
ＲＡＭ２５内のデータがキャッシュメモリ２８にブロッ
ク転送されるアドレス領域である。それ以外のアドレス
領域が非キャッシュ領域である。ＣＰＵ２１が非キャッ
シュ領域内のＤＲＡＭ２５やＶＲＡＭ２６のアドレスに
対するリードアクセスを行うと、アクセスされたアドレ
スの近傍の所定のデータブロックがリードデータバッフ
ァ６１にブロック転送される。したがって、たとえば、
アドレスが連続している複数ワードのデータをリードす
る場合には、ＣＰＵ２１は、第１ワード目はデータＲＡ
Ｍ２５などから読み出さなければならないが、第２ワー
ド目以降についてはリードデータバッファ６１から取得
できる。【効果】非キャッシュ領域に対するリードアクセスを高
速化できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵ（中央処理装
置）、ＤＲＡＭ（ダイナミック・ランダム・アクセス・
メモリ）および周辺装置などから構成されるコンピュー
タにおけるＣＰＵとＤＲＡＭとの間のデータ転送などに
適用されるデータ転送制御装置に関する。

【０００２】

【従来の技術】図７は、従来から用いられているコンピ
ュータの典型的な構成を示すブロック図である。ＣＰＵ
（中央処理装置）１は、簡単なタイミング調整回路（図
示せず。）を介して、メモリバス１０に直結されてい
る。メモリバス１０は、データを転送するためのライン
１１、転送されるデータサイズを伝送させるためのライ
ン１２、およびアドレスを伝送させるためのライン１３
を有している。メモリバス１０には、制御バス１５が並
設されている。

【０００３】メモリバス１０および制御バス１５には、
ＤＲＡＭコントローラ２、ＩＯコントローラ３、および
フレームバッファコントローラ４が接続されている。Ｄ
ＲＡＭコントローラ２は、ＤＲＡＭ５に対する書込およ
び読み出しを制御する。ＩＯコントローラ３は、ハード
ディスク装置やフレキシブルディスク装置などのような
外部記憶装置に対するアクセスを制御する。さらに、フ
レームバッファコントローラ４は、図示しない表示装置
に表示させるべき画像データを記憶するためのＶＲＡＭ
（ビデオＲＡＭ）６に対するアクセスを制御する。ＤＲ
ＡＭ５およびＶＲＡＭ６は主記憶装置に相当する。

【０００４】ＣＰＵ１には、ＳＲＡＭ（スタティックＲ
ＡＭ）で構成されたキャッシュメモリ８が接続されてい
る。ＣＰＵ１はメモリ管理機構を内蔵しており、このメ
モリ管理機構は、物理アドレスを、キャッシュアドレス
と非キャッシュアドレスとに分けて管理している。アド
レス空間においてキャッシュアドレスが割り当てられた
領域はキャッシュ領域と呼ばれ、非キャッシュアドレス
が割り当てられた領域は非キャッシュ領域と呼ばれる。

【０００５】キャッシュ領域のリードアクセスでは、Ｃ
ＰＵ１は、まず、キャッシュメモリ８にアクセスする。
そして、キャッシュ８に必要なデータが無い場合にメモ
リバス１０にリード要求を与える。このとき、ＤＲＡＭ
５の記憶データはＣＰＵ１にブロック転送される。ＣＰ
Ｕ１はブロック転送されたデータのうち必要なデータを
自身に取り込むとともに、ブロック転送されたデータの
全部をキャッシュメモリ８に書き込む。これ以後は、ブ
ロック転送されたデータに関しては、ＣＰＵ１はキャッ
シュメモリ８にアクセスするだけで必要なデータを取得
できる。

【０００６】キャッシュメモリ８はＳＲＡＭで構成され
ているため、メモリ容量はそれほど大きくとれないが、
ＤＲＡＭ５に比較してアクセス時間がはるかに短い。そ
のため、ＣＰＵ１がデータを取り込む時間が短縮され、
動作速度が向上する。このように、ＤＲＡＭ５などで構
成した主記憶装置とＳＲＡＭで構成されたキャッシュメ
モリ８とからなる階層的なメモリを用いることで動作速
度を向上させることは、従来から一般的に行われてい
る。ＣＰＵ１が実行するプログラムは、通常は、キャッ
シュアドレス上で動作することになる。

【０００７】図８は、ＤＲＡＭ５からのデータの読出動
作を説明するたのタイムチャートである。ＣＰＵ１が制
御バス１５にリード信号を与えると、ＤＲＡＭコントロ
ーラ２はＲＡＳクロックを生成する。このＲＡＳクロッ
クの立ち下がりでメモリバス４０からの行アドレスがＤ
ＲＡＭ５に取り込まれる。また、ＤＲＡＭコントローラ
２は、ＲＡＳクロックの立ち下がりの後のタイミングで
ＣＡＳクロックを生成し、このＣＡＳクロックの立ち下
がりで列アドレスが取り込まれる。その結果、所望のメ
モリセルのデータがＤＲＡＭ５の出力端子に現れ、この
データがメモリバス１０からＣＰＵ１に与えられる。図
８から明らかなとおり、ＲＡＳアクセス時間は、ＣＡＳ
アクセス時間よりも長い。

【０００８】一般に、ＲＡＳクロックに基づいて取り込
まれる行アドレスはメモリバス４０からのアドレスの上
位ビット部に対応しており、ＣＡＳクロックに基づいて
取り込まれる列アドレスは下位ビット部に対応してい
る。連続したワードは、ＣＡＳクロックに同期して入力
される列アドレスを変えるだけでアクセスすることがで
きる。すなわち、連続したワードで構成されたデータブ
ロックは、列アドレスを変えていくことによって、連続
的に読み出すことができる。なお、ワードとは、ＣＰＵ
１が１回のアクセスで取り込むことができるデータの単
位である。

【０００９】一方、メモリアクセス時間は、１ワードの
データをＣＰＵ１に転送するための１ワード転送時間よ
りも長い。したがって、連続した複数ワードを読み出す
ときには、１ワード毎のデータ転送よりもブロック転送
の方が有利である。すなわち、複数のワードをＤＲＡＭ
５からＣＰＵ１に転送する際に、１ワード単位でデータ
の転送を行うと、下記第(1) 式の時間を要するのに対し
て、ブロック転送を行った場合の所要時間は下記第(2)
式で与えられ、ブロック転送の方が所要時間が短い。

【００１０】｛（メモリアクセス時間）＋（１ワード転送時間）｝×（ワード数）・・・・ (1) （メモリアクセス時間）＋（１ワード転送時間）×（ワード数）・・・・ (2) このようなことから、キャッシュメモリ８とＤＲＡＭ５
との間におけるデータの転送は、ブロック単位で高速に
行われる。この転送の際に、ＣＰＵ１は自分自身で利用
するワードを取り込む。一般に、ＣＰＵ１がプログラム
を実行する際には、ＤＲＡＭ５内の記憶データがランダ
ムに利用されるのではなく、局所的な記憶領域のデータ
が利用されるという傾向がある。したがって、ＣＰＵ１
がアクセスしたアドレスの近傍のデータをキャッシュメ
モリ８にブロック転送しておけば、ＣＰＵ１がキャッシ
ュメモリ８にアクセスしたときのヒット率が高くなり、
データ処理効率が向上する。

【００１１】一方、非キャッシュアドレスは、たとえ
ば、ＣＰＵ１とＩＯコントローラ３との間のデータのや
り取りのために使用される。ＣＰＵ１はＩＯコントロー
ラ３と直接的にデータのやり取りをするほか、ＩＯコン
トローラ３から一旦ＤＲＡＭ５の所定の記憶領域を介し
てデータのやり取りを行う。この場合、ＤＲＡＭ５の一
部の記憶領域は非キャッシュ領域となる。ＩＯコントロ
ーラ３は、ハードディスク装置やフレキシブルディスク
装置などの外部記憶装置に対するアクセスを制御する入
出力インタフェースとして機能し、ハードディスクやフ
レキシブルディスクとＤＲＡＭ５との間でＤＭＡ（直接
メモリアクセス）転送を行う機能を有している。すなわ
ち、ＤＲＡＭ５と外部記憶装置との間のデータ転送は、
ＣＰＵ１を介在させずに実行される。

【００１２】たとえば、ＩＯコントローラ３を介する外
部記憶装置からのデータがＤＲＡＭ５のキャッシュ領域
にＤＭＡ転送されると、キャッシュメモリ８のデータと
ＤＲＡＭ５のデータとを一致させることができなくなる
おそれがある。このような不具合を避けるために、通常
では、上述のようにＩＯコントローラ３からのデータは
ＤＲＡＭ５の非キャッシュアドレス領域に転送されるよ
うにしている。換言すれば、ＣＰＵ１とＩＯコントロー
ラ３とが共有しているメモリ領域は、非キャッシュ領域
とされている。このような手法とは別に、ＩＯコントロ
ーラ３とＣＰＵ１とが共有している領域からのデータの
読出が行われるときに、それに先立ってキャッシュメモ
リ８の内容を無効化し、キャッシュメモリ８内の古いデ
ータがＣＰＵ１に読み込まれないようにする技術が採用
される場合もある。

【００１３】

【発明が解決しようとする課題】上述のようにキャッシ
ュ領域のデータに関しては、キャッシュメモリ８とＤＲ
ＡＭ５との間でブロック単位でデータを転送することが
一般に行われているが、その一方で、非キャッシュ領域
に関するアクセスでは、ＣＰＵ１は、その時点で必要と
されるワード以外のデータは要求しない。したがって、
非キャッシュアドレスのアクセスに関しては、ＤＲＡＭ
５のデータがブロック単位でＣＰＵ１に渡されることは
ない。そのため、非キャッシュ領域におけるデータの読
み出しは必ず１ワード単位で行われ、連続したアドレス
からのデータ読出が行われる場合であっても、上記第
(1) 式で表される長いアクセス時間を要していた。

【００１４】したがって、非キャッシュ領域に対するデ
ータ読出が、キャッシュ領域に関するデータ読出に比較
して極めて遅いという問題があった。この問題を解決す
るために、ＤＲＡＭ５の記憶領域を全てキャッシュ領域
とすることが考えられる。この場合、ＣＰＵ１とＩＯコ
ントローラ３とがメモリ領域を共有することになるか
ら、この共有メモリ領域からのデータを読み込むのに先
立って、キュッシュメモリ８の内容を無効化することが
必要となる。

【００１５】ところが、このような構成では、ＣＰＵ１
においてキャッシュメモリ８を無効化するための余分な
処理が必要となる。そのため、ＤＲＡＭ５から読み込む
データが多い場合にはともかく、データが少ない場合に
は１ワード毎にＤＲＡＭ５からデータを取得する場合よ
りも長い時間を要するおそれがある。したがって、ＤＲ
ＡＭ５の記憶領域の全てをキャッシュ領域とすることは
あまり好ましくない。

【００１６】そこで、本発明の目的は、上述の技術的課
題を解決し、主記憶装置と処理装置との間のデータ転送
を高速に行わせることができるようにして処理装置の処
理効率の向上を図ったデータ転送制御装置を提供するこ
とである。

【００１７】

【課題を解決するための手段および作用】上記の目的を
達成するための請求項１記載のデータ転送制御装置は、
アドレス空間がキャッシュ領域と非キャッシュ領域とに
区分して管理されている処理装置と、この処理装置との
間でデータが転送される主記憶装置と、上記処理装置に
接続されているとともに上記主記憶装置の記憶データの
一部を記憶することができるキャッシュメモリとを備
え、上記処理装置が上記キャッシュメモリに記憶されて
いないデータの読出のために上記キャッシュ領域内の上
記主記憶装置のアドレスにアクセスしたことに応答して
上記主記憶装置から上記キャッシュメモリに所定単位の
データがブロック転送されるデータ処理装置に適用され
るデータ転送制御装置であって、上記非キャッシュ領域
内の上記主記憶装置の記憶データを記憶するための所定
容量のリードデータバッファと、上記処理装置がデータ
読出のために非キャッシュ領域内の上記主記憶装置のア
ドレスにアクセスしたときに、このアクセスされるアド
レスのデータが上記リードデータバッファに記憶されて
いるかどうかを判定する判定手段と、この判定手段によ
って、上記処理装置がアクセスした非キャッシュ領域の
アドレスのデータが上記リードデータバッファに記憶さ
れていないと判定されたときに、上記主記憶装置から上
記処理装置がアクセスしたアドレスの記憶データを含む
所定サイズのデータブロックを読み出して上記リードデ
ータバッファに転送する手段と、上記主記憶装置から上
記リードデータバッファに転送されるデータブロック中
のデータのうち、上記処理装置がアクセスしたアドレス
のデータを上記処理装置に与える手段と、上記判定手段
によって、上記処理装置がアクセスした非キャッシュ領
域のアドレスのデータが上記リードデータバッファに記
憶されていると判定されたときに、上記リードデータバ
ッファから上記処理装置がアクセスしたアドレスのデー
タを読み出して上記処理装置に与える手段とを含むこと
を特徴とする。

【００１８】この構成によれば、非キャッシュ領域内の
主記憶装置の記憶データを記憶するためにリードデータ
バッファが備えられる。そして、処理装置が非キャッシ
ュ領域内の主記憶装置のアドレスにアクセスしたとき
に、そのアドレスのデータがリードデータバッファに記
憶されているかどうかが判定される。そのアドレスのデ
ータがリードデータバッファ内に無い場合には、そのア
ドレスの記憶データを含む所定サイズのデータブロック
が主記憶装置からリードデータバッファに転送される。
この転送されるデータブロックのなかで処理装置がアク
セスしたアドレスのデータは処理装置に与えられる。

【００１９】一方、判定手段によって、処理装置がアク
セスしたデータがリードデータバッファに記憶されてい
ると判定されたときには、このリードデータバッファの
記憶データが処理装置に与えられる。すなわち、主記憶
装置からのデータ読出を行うことなく、必要なデータを
処理装置に与えることができる。このようにして、非キ
ャッシュ領域内における主記憶装置からのデータの読出
をデータブロック毎に行わせ、読み出されたデータブロ
ックをリードデータバッファに記憶させておくことで、
主記憶装置へのアクセス時間が短縮される。

【００２０】しかも、たとえば、主記憶装置の記憶領域
において外部機器からのデータが転送される領域を非キ
ャッシュ領域としておけば、主記憶装置の記憶領域に対
応するすべてのアドレス領域をキャッシュ領域とする場
合のように、処理装置がキャッシュメモリを無効化する
必要が生じることもない。すなわち、主記憶装置の記憶
領域にキャッシュ領域と非キャッシュ領域とが混在して
いる状態で主記憶装置と処理装置との間のデータ転送を
高速化することができる。その結果、処理装置の処理効
率が格段に向上されることになる。

【００２１】請求項２記載のデータ転送制御装置は、上
記処理装置がデータ書込のために上記リードデータバッ
ファに記憶されたデータに対応するアドレスにアクセス
したときに、上記リードデータバッファの記憶データを
無効化する手段をさらに含むことを特徴とする。この構
成では、リードデータバッファに記憶されたデータに対
応するアドレスに対するデータ書込が行われるときに、
リードデータバッファの記憶データが無効化される。リ
ードデータバッファの記憶データに対応したアドレスへ
のデータ書込が行われると、リードデータバッファの記
憶データはもはや主記憶装置の記憶データと一致しなく
なる。そこで、このような場合にリードデータバッファ
の記憶データを無効化することで、誤ったデータが処理
装置に与えられることを防止できる。

【００２２】請求項３記載のデータ転送制御装置は、上
記処理装置が非キャッシュ領域のアドレスにアクセスし
たときに、アクセスされたアドレスに基づいて上記主記
憶装置から上記リードデータバッファに転送すべきデー
タブロックのサイズを定めるブロックサイズ設定手段を
さらに含むことを特徴とする。この構成によれば、処理
装置がアクセスするアドレスに応じて、転送されるデー
タブロックのサイズを変化させることができる。そのた
め、処理装置がアクセスするアドレスに対応したハード
ウェア（メモリ素子や入出力インタフェース）ごとに適
切なサイズを設定することができる。たとえば、主記憶
装置が複数個のメモリ素子で構成されているような場合
に、或るメモリ素子は比較的大きなサイズのデータブロ
ックをブロック転送することができるけれども、他のメ
モリ素子は比較的小さなサイズのデータブロックをブロ
ック転送できるに過ぎないという場合も生じ得る。この
ような場合に、本発明では、各メモリ素子ごとに適切な
データブロックのサイズを設定できる。

【００２３】請求項４記載のデータ転送制御装置は、上
記ブロックサイズ設定手段が、上記処理装置のアドレス
空間を区分して得られる複数のアドレス領域にそれぞれ
対応するとともに、データブロックのサイズをそれぞれ
保持する複数のサイズレジスタと、上記処理装置がアク
セスするアドレスが属するアドレス領域に対応した上記
サイズレジスタが保持するサイズを、上記主記憶装置か
ら上記リードデータバッファに転送すべきデータブロッ
クのサイズとして選択する手段とを含むものであること
を特徴とする。

【００２４】この構成により、処理装置がアクセスする
アドレスがいずれのアドレス領域に属するかによって、
複数のサイズレジスタのいずれかが選択され、適切なデ
ータブロックのサイズが設定されることになる。請求項
５記載のデータ転送制御装置は、上記処理装置のアドレ
ス空間は上記主記憶装置のアドレス空間よりも大きくと
られており、上記主記憶装置のアドレス空間の少なくと
も一部は上記処理装置のアドレス空間の異なる領域に対
して重複して対応付けられていることを特徴とする。

【００２５】この構成では、主記憶装置のアドレス空間
の少なくとも一部が処理装置のアドレス空間の異なる領
域に対して重複して対応付けられている。そのため、主
記憶装置側の１つのアドレスを処理装置側の異なる複数
のアドレスに対応させることができる。したがって、処
理装置がアクセスするアドレス毎にブロックサイズを異
ならせるとすれば、主記憶装置の或るアドレス領域から
リードデータバッファにデータを転送させる際のデータ
ブロックのサイズを複数種類に設定することができる。

【００２６】請求項６記載のデータ転送制御装置は、上
記処理装置が上記主記憶装置に書き込むべきデータを出
力したときに、そのデータを一時蓄積する所定容量のラ
イトデータバッファと、このライトデータバッファに蓄
積されたデータを上記主記憶装置に転送する手段とをさ
らに含むことを特徴とする。

【００２７】この構成によれば、主記憶装置に書き込む
べきデータはライトデータバッファに一旦蓄積され、そ
の後に主記憶装置に転送される。ライトデータバッファ
から主記憶装置へのデータ転送は、処理装置の処理とは
無関係なタイミングで行えるから、たとえば、主記憶装
置からのデータ読出を阻害しないタイミングで行うこと
ができる。そのため、処理装置がデータ読出とデータ書
込とを繰り返し行うような場合には、読出動作を優先的
に行わせる一方で、書き込むべきデータをライトデータ
バッファに蓄積しておけば、データ読出／書込処理を効
率的に行える。

【００２８】また、ライトデータバッファに或る程度の
量のデータが蓄積された時点で、その蓄積されたデータ
をまとめて主記憶装置に転送するようにすれば、主記憶
装置に対するデータ書込のためのアクセス時間を短縮で
きる。請求項７記載のデータ転送制御装置は、所定の割
込み信号が入力される割込み信号入力部と、この割込み
信号入力部に所定の割込み信号が与えられたことに応答
して、上記リードデータバッファの記憶データを無効化
する手段とをさらに含むことを特徴とする。

【００２９】この構成によれば、割込み信号入力部に所
定の割込み信号が入力されることでリードデータバッフ
ァの記憶データが無効化される。たとえば、請求項８に
記載されているように、データ処理装置が、外部機器と
のインタフェースと、このインタフェースを介して外部
機器と上記主記憶装置との間でデータをＤＭＡ転送する
手段と、このＤＭＡ転送によって上記主記憶装置へのデ
ータの書込が終了したことに応答して割込み信号を発生
する割込み信号発生手段とを有している場合には、割込
み信号発生手段からの割込み信号が割込み信号入力部に
入力されるようにしてもよい。

【００３０】この場合には、ＤＭＡ転送によって主記憶
装置にデータの書込が行われた場合に、リードデータバ
ッファの記憶データが無効化されることになる。すなわ
ち、ＤＭＡ転送によって主記憶装置にデータが書き込ま
れた場合には、リードデータバッファの記憶データと、
リードデータバッファに記憶されているデータに対応し
たアドレスにおける主記憶装置の記憶データとが一致し
ないおそれがある。そこで、このような場合には、リー
ドデータバッファの記憶データを無効化することとして
いる。なお、リードデータバッファを無効化するために
処理装置が特別な処理を行う必要はないから、処理装置
の処理効率が阻害されることはない。

【００３１】

【実施例】以下では、本発明の実施例を、添付図面を参
照して詳細に説明する。図１は本発明の一実施例のデー
タ転送制御装置が適用されたコンピュータの構成を示す
ブロック図である。処理装置としてのＣＰＵ２１は、本
発明の一実施例のデータ転送制御装置であるバスコント
ローラ５０を介してメモリバス４０および制御バス４５
に接続されている。メモリバス４０および制御バス４５
には、ＤＲＡＭ２５がＤＲＡＭコントローラ２２を介し
て接続されており、ハードディスク装置やフレキシブル
ディスク装置などの外部記憶装置（図示せず。）がＩＯ
コントローラ２３を介して接続されており、ＣＲＴ（陰
極線管）等の表示装置（図示せず。）に与えるべきデー
タを記憶するＶＲＡＭ２６がフレームバッファコントロ
ーラ２４を介して接続されている。ＤＲＡＭ２５および
ＶＲＡＭ２６は主記憶装置に相当する。メモリバス４０
は、データを伝送させるためのライン４１、データサイ
ズを伝送させるためのライン４２、およびアドレスを伝
送させるためのライン４３を有している。

【００３２】ＣＰＵ２１には、ＤＲＡＭ２５の記憶デー
タの一部を記憶するためのキャッシュメモリ２８が接続
されている。ＣＰＵ２１はアドレス管理機構を内部に有
しており、このアドレス管理機構は、ＣＰＵ２１がアク
セスするアドレス空間をキャッシュ領域と非キャッシュ
領域とに分けて管理している。キャッシュ領域とは、Ｃ
ＰＵ２１がＤＲＡＭ２５やＶＲＡＭ２６にリードアクセ
スを行ったときに、ＤＲＡＭ２５などの記憶データがデ
ータブロック単位（たとえば８ワード）で読み出されて
キャッシュメモリ２８に転送される領域である。また、
非キャッシュ領域とは、ＣＰＵ２１のアクセス時にキャ
ッシュメモリ２８へのデータ転送が行われないアドレス
領域である。ＣＰＵ２１が必要とするデータがキャッシ
ュメモリ２８に記憶されているかぎり、ＣＰＵ２１はＤ
ＲＡＭ２５にアクセスすることなく、単にキャッシュメ
モリ２８にアクセスするだけで処理を実行できる。

【００３３】ＣＰＵ２１とバスコントローラ５０とは、
ＣＰＵアドレスバス３１およびＣＰＵデータバス３２な
どを介して接続されている。ＣＰＵ３１がデータリード
のためにアドレスバス３１に与えたアドレスは、ライン
５１からアドレスマルチプレクサ５２を介してメモリバ
ス４０のアドレス用ライン４３に与えられる。アドレス
は、たとえば３２ビットからなっており、データリード
が行われるときの下位ビット部はライン５３からの信号
に置換される。

【００３４】ライン５３はアドレス制御回路５４に接続
されており、このアドレス制御回路５４には、ライン３
３を介してＣＰＵ２１からのＣＰＵ制御信号が与えられ
ている。マルチプレクサ５２は、アドレス制御回路５４
からライン５５を介して与えられるリード／ライト制御
信号に応答して切り換わるものである。すなわち、デー
タリードの際にはライン５１からのアドレスをメモリバ
ス４０に与え、データライトの際にはライン５６からの
アドレスをメモリバス４０に与える。ライン５６は、ラ
イトアドレスバッファ９２に接続されている。

【００３５】メモリバス４０からのリードデータは、デ
ータ用ライン４１からライン６０を介して、リードデー
タバッファ６１およびリードデータマルチプレクサ６２
に入力される。リードデータバッファ６１は、後述する
ブロックサイズ発生回路６９が発生する最大のブロック
サイズのデータを記憶することができる容量を有してお
り、アドレス制御回路５４によってデータの書込／読出
が制御される。

【００３６】リードデータバッファ６１はブロックサイ
ズ発生回路６９が発生したブロックサイズのワード群で
あるデータブロックを単位としてデータの記憶を行う。
この場合、そのデータブロックに対応したＤＲＡＭ２５
やＶＲＡＭ２６のアドレスの上位ビット部の共通部分が
後述するアドレスレジスタ７５に保持される。データブ
ロックを構成する各ワード毎のアドレスの下位ビット部
（この下位ビット部のアドレスを、以下では「ブロック
内アドレス」という。）は相互に異なっている。リード
データバッファ６１に記憶されたデータブロック中の特
定のワードの読出は、そのワードに対応したブロック内
アドレスをアドレス制御回路５４からリードデータバッ
ファ６１に与えることによって行われる。

【００３７】リードデータバッファ６１の出力データ
は、リードデータマルチプレクサ６２に与えられてい
る。このリードデータマルチプレクサ６２は、アドレス
制御回路５４からライン６３を介して与えられる制御信
号に基づき、ライン６０からのデータとリードバッファ
６１からのデータのうちのいずれかを選択してＣＰＵデ
ータバス３２に与える。

【００３８】ＣＰＵ２１は、データリードを行う際に、
ライン３４からアドレス制御回路５４の転送サイズを与
える。この転送サイズは、キャッシュ領域へのアクセス
の際には、キャッシュメモリ２８に転送させるべきブロ
ックサイズであり、非キャッシュ領域へのアクセスの際
には１ワードである。ただし、ライン３３からのＣＰＵ
制御信号によって、ワード中の特定のバイトが指定され
る場合もある。

【００３９】転送サイズを表すデータはさらに、ライン
６６からブロックサイズマルチプレクサ６８に与えられ
ている。ブロックサイズマルチプレクサ６８には、ＣＰ
Ｕ２１がアクセスするアドレスに対応したブロックサイ
ズを発生するブロックサイズ発生回路６９からのブロッ
クサイズデータが入力されている。ブロックサイズ発生
回路６９は、ＣＰＵアドレスバス３１からライン７０を
介して与えられるアドレスの上位ビット部に基づいてブ
ロックサイズを設定する。また、ブロックサイズ発生回
路６９は、ブロックサイズとして１ワードのサイズを指
定するときには、ブロック転送を行わないことを表す情
報をライン９８からアドレス制御回路５４に与える。

【００４０】ブロックサイズマルチプレクサ６８は、ア
ドレス制御回路５４からライン７１を介して与えられる
制御信号によって切り換えられる。この制御信号によっ
て、ブロックサイズマルチプレクサ６８は、キャッシュ
領域へのリードアクセスの際にはライン６６からの転送
サイズを選択し、非キャッシュ領域へのリードアクセス
の際にはブロックサイズ発生回路６９からのブロックサ
イズを転送サイズとして選択する。このように、ブロッ
クサイズ発生回路６９およびブロックサイズマルチプレ
クサ６８によりブロックサイズ設定手段が構成されてい
る。

【００４１】ブロックサイズマルチプレクサ６８から出
力される転送サイズは、さらに、別のブロックサイズマ
ルチプレクサ７３に与えられる。このブロックサイズマ
ルチプレクサ７３は、アドレス制御回路５４からライン
５５に導出されるリード／ライト制御信号により切り換
えられるもので、ブロックサイズマルチプレクサ６８か
らの転送サイズとライトサイズバッファ９４からの転送
サイズとのいずれかを選択し、メモリバス４０のサイズ
用ライン４２に与える。

【００４２】ＣＰＵアドレスバス３１からのアドレスが
与えられるライン５１には、アドレスレジスタ７５が接
続されている。このアドレスレジスタ７５は、アドレス
制御回路５４からライン７６を介して与えられるアドレ
スラッチ信号に基づいて、ライン５１に与えられている
アドレスの上位ビット部をラッチする。このアドレスレ
ジスタ７５は、リードデータバッファ６１に記憶された
データブロックのアドレスを保持するためのものであ
り、リードデータバッファ６１内のデータが有効か無効
かを表す有効フラグを有している。この有効フラグは、
アドレス制御回路５４の働きによって、リードデータバ
ッファ６１の記憶データが有効であるときにはセットさ
れ、無効であるときにはリセットされる。そして、その
状態は、ライン７４を介してアドレス制御回路５４によ
りモニタされる。

【００４３】アドレスレジスタ７５に保持されたアドレ
スは、マスク回路７７を介してアドレス比較器８０に入
力されている。このアドレス比較器８０には、ＣＰＵア
ドレスバス３１からのアドレスも、ライン７０からマス
ク回路７８を通して入力されている。アドレス比較器８
０は、入力された２つのアドレスの上位ビット部が一致
したときに、アドレス一致信号を出力して、ライン８１
からアドレス制御回路５４に与える。このアドレス比較
器８０およびアドレスレジスタ７５などによって、判定
手段が構成されている。

【００４４】マスク回路７７，７８は、ブロックサイズ
発生回路６９が生成するブロックサイズに基づいて動作
し、ブロックサイズに対応した下位ビット部のアドレス
をマスクする。これにより、アドレス比較器８０では、
ブロックサイズ発生回路６９が生成するブロックサイズ
単位でアドレスの一致／不一致が判定されることにな
る。

【００４５】ＣＰＵ２１がＤＲＡＭ２５やＶＲＡＭ２６
にデータを書き込むためのデータライト動作を行う際に
ＣＰＵアドレスバス３１に導出されるアドレスは、ライ
ン９１を介して、ライトアドレスバッファ９２に入力さ
れる。また、書き込むべきデータは、ＣＰＵデータバス
３２からライトデータバッファ９３に入力される。ま
た、書き込むべきデータの転送サイズは、ライトサイズ
バッファ９４に入力される。ライトデータバッファ９３
は、ライン６０を介して、メモリバス４０のデータ用ラ
イン４１に接続されている。

【００４６】ライトデータバッファ９３はたとえば３２
ワード分のデータを記憶することができるものであり、
このライトデータバッファ９２に書き込まれたデータ
は、或る程度（たとえば１〜８ワード程度）蓄積された
後に、メモリバス４０が使用されていないときに、ＤＲ
ＡＭ２５やＶＲＡＭ２６にブロック転送される。上述の
ような構成によって、ＣＰＵ２１がキャッシュ領域にア
クセスするときは、ＣＰＵ２１はまずキャッシュメモリ
２８にアクセスする。そして、キャッシュメモリ２８に
必要なデータが記憶されていれば、そのデータを取得す
る。キャッシュメモリ２８に必要なデータがないときに
は、ＣＰＵ２１は、ＣＰＵアドレスバス３１にデータリ
ードを行うべきアドレスを出力する。同時に、アドレス
制御回路５４には、データリードであることを表す制御
信号をライン３３から与え、転送サイズをライン３４か
ら与える。

【００４７】これにより、アドレス制御回路５４は、ラ
イン５５に読出動作であることを表す信号を導出する。
その結果、アドレスマルチプレクサ５２はライン５１か
らのアドレスを選択し、ブロックサイズマルチプレクサ
７３は、マルチプレクサ６８からの転送サイズを選択す
る。また、アドレス制御回路５４は、ライン７１にキャ
ッシュ領域のアクセスであることに対応して、ライン６
６からの転送サイズを選択させるための制御信号を導出
する。このようにして、ＤＲＡＭコントローラ２２に
は、キャッシュ領域のアドレスと転送サイズとが与えら
れる。

【００４８】ＤＲＡＭコントローラ２２の働きによって
ＤＲＡＭ２５から読み出されたデータは、メモリバス４
０から、ライン６０に入力される。アドレス制御回路５
４は、キャッシュ領域へのアクセスであることに対応し
てマルチプレクサ６３を制御し、ライン６０からのデー
タを選択させる。そのため、ライン６０からのデータは
そのままＣＰＵデータバス３２を介してＣＰＵ２１に与
えられる。ＣＰＵ２１は、自己が必要とするデータを内
部に取り込むとともに、ブロック転送されてきたデータ
の全部をキャッシュメモリ２８に書き込む。

【００４９】次に、ＣＰＵ２１が非キャッシュ領域にア
クセスしてデータリードを行う場合の動作について説明
する。ＣＰＵ２１は、非キャッシュ領域に対応したアド
レスをＣＰＵアドレスバス３１に出力する。このとき、
アドレス制御回路５４には、ライン３３からは読出動作
であることを表す信号が与えられ、ライン３４からは転
送サイズとして１ワードを表す信号が入力される。ただ
し、制御信号によってワード中の特定のバイトが指定さ
れる場合もあるが、このような制御信号は、ブロックサ
イズ発生回路６９が出力するブロックサイズが１ワード
でない場合には、アドレス制御回路５４によってワード
を指定する信号に修正される。ブロックサイズが１ワー
ドであればブロック転送は行われないので、制御信号の
修正は行われない。

【００５０】アドレス制御回路５４は、上述のような制
御信号および転送サイズの入力に応答して、ライン７４
からの信号を参照し、リードデータバッファ６１の記憶
データが有効か無効かを判定する。同時に、ライン９８
からの信号を参照して、ブロック転送を行うか否かを判
定する。そして、リードデータバッファ６１の記憶デー
タが有効で、かつ、ブロック転送を行うアドレス（転送
サイズ発生回路６９が２ワード以上の転送サイズを発生
するアドレス）であれば、次に、ライン８１から与えら
れるアドレス比較器８０の出力を監視する。ＣＰＵ２１
が出力したアドレスとアドレスレジスタ７５の保持アド
レスの各上位ビット部が一致したことを表す信号が与え
られた場合には、アドレス制御回路５４は、リードデー
タバッファ６１に対して、ライン７０からのアドレスの
下位ビット部をブロック内アドレスとして与える。ま
た、アドレス制御回路部５４は、マルチプレクサ６２に
おいて、リードデータバッファ６１の出力データを選択
させる。これにより、ＤＲＡＭ２５やＶＲＡＭ２６に対
するメモリアクセスを経ることなく、ＣＰＵ２１は、必
要なデータを取得できる。

【００５１】一方、リードデータバッファ６１の記憶デ
ータが無効である場合や、ブロック転送を行わないアド
レスの場合や、アドレスレジスタ７５の保持アドレスと
ＣＰＵ２１が出力したアドレスとが不一致である場合に
は、ＤＲＡＭ２５やＶＲＡＭ２６へのメモリアクセスが
行われる。具体的に説明すると、アドレス制御回路５４
は、ライン５５にデータリードに対応した制御信号を出
力してマルチプレクサ５２および７３をそれぞれデータ
リード側に接続させる。そして、ブロックサイズマルチ
プレクサ６８には、ブロックサイズ発生回路６９が発生
するブロックサイズを選択させる。なお、ブロック転送
を行わない場合には、ライン６６からの転送サイズとな
る。

【００５２】さらに、アドレス制御回路５４は、ブロッ
クサイズ発生回路６９から与えられるブロックサイズと
ライン７０から与えられるアドレスの下位ビット部とに
基づいて、ＣＰＵ２１が出力したアドレスの下位ビット
部の値の近傍の上記ブロックサイズ分の連続した下位ア
ドレスを生成して、ライン５３に供給する。これによ
り、ＤＲＡＭコントローラ２２またはフレームバッファ
コントローラ２４には、ＣＰＵ２１が発生したアドレス
の近傍の上記ブロックサイズ分の連続したアドレスが供
給されるとともに、ブロックサイズマルチプレクサ７３
からは、ブロックサイズが供給される。その結果、ＤＲ
ＡＭコントローラ２２またはフレームバッファコントロ
ーラ２４の働きによって、ＤＲＡＭ２５またはＶＲＡＭ
２６からのデータが読み出され、データ用ライン４１か
らライン６０に入力される。

【００５３】このとき、アドレス制御回路５４は、アド
レスレジスタ７５にライン５１に導出されたアドレスの
上位ビット部をラッチさせるとともに、上記の有効フラ
グをセットする。さらに、アドレス制御回路５４は、リ
ードデータバッファ６１に書込動作を行わせ、ライン６
０からの上記ブロックサイズ分のデータを記憶させる。
マルチプレクサ６２は、ＣＰＵ２１が出力したアドレス
に対応したワードがライン６０に導出されるタイミング
にのみ、ライン６０側に接続される。

【００５４】このようにして、リードデータバッファ６
１には、ＣＰＵ２１が出力したアドレスの近傍のブロッ
クサイズ分のデータが保持される。そして、ＣＰＵ２１
には必要な１ワードのデータがＣＰＵデータバス３２を
介して与えられる。これ以後は、ブロック転送を行わな
い場合を除き、ＣＰＵ２１がアドレスレジスタ７５に記
憶された上位アドレスに等しい上位アドレスを有するア
ドレスに対してリードアクセスを行う際には、ＣＰＵ２
１が必要とするデータはリードデータバッファ６１から
マルチプレクサ６２を経てＣＰＵデータバス３２に返さ
れることになる。これにより、ＣＰＵ２１は、非キャッ
シュ領域へのリードを極めて高速に行うことができる。

【００５５】図２は非キャッシュ領域からのデータリー
ド動作を説明するためのタイムチャートである。図２
(a) 〜(d) はＣＰＵ２１側の信号タイミングを示し、図
２(e)〜(h) はメモリバス４０側の信号タイミングを示
している。さらに詳細に説明すると、図２(a) はＣＰＵ
２１がライン３３に導出する制御信号としてのＣＰＵリ
ード信号を示し、図２(b) はＣＰＵアドレスバス３１に
導出されるＣＰＵアドレスを示し、図２(c) はライン３
４に導出される転送サイズのデータを示し、図２(d) は
ＣＰＵデータバス３２に導出されるＣＰＵデータを示
す。また、図２(e)は制御バス４５に導出されるリード
信号を示し、図２(f) はアドレス用ライン４３に導出さ
れるメモリバスアドレスを示し、図２(g) は転送サイズ
用ライン４２に導出される転送サイズのデータを示し、
図２(h) はデータ用ライン４１に導出されるデータを示
している。

【００５６】時刻ｔ１に、ＣＰＵ２１は、ＣＰＵリード
信号を立ち下げるとともに、ＣＰＵアドレスＡＡ、転送
サイズＳＡを出力する。これに応答して、アドレス制御
回路５４は、アドレスレジスタ７５の有効フラグを調
べ、さらに、アドレスレジスタ７５の保持アドレスとＣ
ＰＵアドレスとの一致／不一致を調べる。その結果、有
効フラグがリセットされていたり、アドレスが不一致で
あったりすると、時刻ｔ２に制御バス４５に与えられる
リード信号が立ち下がる。このとき、アドレス用ライン
４３にはアドレスＡＡに対応したアドレスＡＡ′がアド
レスマルチプレクサ５２から与えられ、ブロックサイズ
のデータ（図２では４ワードを表すデータ）がブロック
サイズマルチプレクサ７３から転送サイズ用ライン４２
に与えられる。

【００５７】これに応答して、ＤＲＡＭコントローラ２
２またはフレームバッファコントローラ２４が動作し、
時刻ｔ３からの期間に、ブロックサイズ分のデータＤ
１，Ｄ２，Ｄ３，・・・・（これらはそれぞれ１ワードのデ
ータである。）がＤＲＡＭ２５またはＶＲＡＭ２６から
次々と読み出され、データ用ライン４１に導出される。
このデータＤ１，Ｄ２，Ｄ３，・・・・はリードバッファ６
１に蓄えられる。

【００５８】一方、ＣＰＵアドレスＡＡに対応したデー
タＤ１がデータ用ライン４１に導出されている期間内の
時刻ｔ４には、リードデータマルチプレクサ６２がライ
ン６０側に切り換えられ、データＤ１がＣＰＵデータバ
ス３２からＣＰＵ２１に与えられる。このようにして、
ＣＰＵ２１は、メモリアクセス時間ＴＭよりも若干長い
第１データアクセス時間ＴＤ１で必要なデータＤ１を取
得する。なお、アドレスレジスタ７５には、アドレスＡ
Ａの上位ビット部が保持され、その有効フラグはセット
される。

【００５９】時刻ｔ１１からの期間に、ＣＰＵ２１は、
リード信号を再び立ち下げ、ＣＰＵアドレスＡＢおよび
転送サイズＳＢを出力する。このとき、ＣＰＵアドレス
ＡＢの上位ビット部がアドレスレジスタ７５の保持アド
レスと一致すると、アドレス制御回路５４は、そのＣＰ
ＵアドレスＡＢの下位ビット部で表されるブロック内ア
ドレスのデータをリードデータバッファ６１から出力さ
せる。このデータが、マルチプレクサ６２からＣＰＵバ
ス３２を介してＣＰＵ２１に与えられる。こうして、Ｄ
ＲＡＭ２５またはＶＲＡＭ２６へのアクセスを行うこと
なく、ＣＰＵ２１は必要なデータＤ２を取得することに
なる。この場合、ＣＰＵ２１はデータＤ２を取得するの
に、メモリアクセス時間ＴＭよりもはるかに短い第２デ
ータアクセス時間ＴＤ２を要するに過ぎない。

【００６０】時刻ｔ２１からの期間には、同様にして、
データＤ３が第２データアクセス時間ＴＤ２で取得され
る。このようにして、データブロック単位でデータリー
ドを行い、そのデータをリードバッファ６１に蓄えてお
くことによって、近接したアドレスへのアクセスが相次
いで行われる際におけるデータアクセス時間を極めて短
くすることができる。

【００６１】具体的には、連続ワードのリードを行う際
に、従来では、下記第(3) 式の時間を要していたのに対
して、本実施例では、下記第(4) 式の時間を要するに過
ぎない。（ＴＤ１＋ＴＴ）×ＢＳ・・・・ (3) ＴＤ１＋ＴＴ＋（ＴＤ２＋ＴＴ）×（ＢＳ−１）・・・・ (4) ただし、ＴＤ１・・・・第１データ転送時間ＴＤ２・・・・第２データ転送時間ＴＴ・・・・１ワード転送時間ＢＳ・・・・ブロックサイズしたがって、下記第(5) 式に示す時間だけ、データアク
セス時間を短縮できる。これにより、１ワードのデータ
リードの際には、データアクセス時間は変わらないが、
同一データブロック内の複数ワードに関するデータリー
ドが相次いで行われる際には、全体のデータアクセス時
間を格段に短縮できることが理解される。

【００６２】 BS(TD1+TT)−｛TD1+TT+(BS-1)(TD2+TT) ｝＝TD1+TT+(BS-1)(TD1+TT)-TD1-TT-(BS-1)(TD2+TT) ＝(BS-1)(TD1-TD2) ・・・・ (5) 次に、ＤＲＡＭ２５と外部記憶装置との間でＤＭＡ（直
接メモリアクセス）転送が行われた場合の動作について
説明する。

【００６３】たとえば、ＩＯコントローラ２３の働きに
よって、外部記憶装置からＤＲＡＭ２５にデータがＤＭ
Ａ転送されたときに、データが格納されたＤＲＡＭ２５
の記憶領域と、リードデータバッファ６１に格納された
データのアドレス領域とが重なったとする。この場合に
は、リードデータバッファ６１に保持されたデータは、
ＤＲＡＭ２５内のデータとは異なることになる。したが
って、ＣＰＵ２１のアクセスに応答してリードデータバ
ッファ６１内のデータをＣＰＵ２１に返すと、リードエ
ラーとなる。すなわち、ＤＭＡ転送が行われた後には、
リードデータバッファ６１内のデータは無効である可能
性がある。

【００６４】そこで、本実施例では、ＤＭＡ転送が行わ
れた後には、アドレス制御回路５４の働きによって、ア
ドレスレジスタ７５の有効フラグをリセットして、リー
ドデータバッファ６１の記憶データが無効化される。有
効フラグのリセットは、制御バス４５からライン９６を
介して与えられる割込み信号に応答して行われる。この
場合に、ＣＰＵ２１は何らの処理を行う必要もないの
で、ＣＰＵ２１が実行するソフトウェアにおいて特に工
夫をしなくても、リードデータバッファ６１内の古いデ
ータがＣＰＵ２１に読み込まれることがない。

【００６５】なお、上述のように本実施例では、アドレ
ス制御回路５４が割込み信号入力部に相当している。ま
た、上記の割込み信号は、ＩＯコントローラ２３から発
生される。すなわち、ＩＯコントローラ２３が割込み信
号発生手段に相当する。なお、リードデータバッファ６
１内の古いデータがＣＰＵ２１に読み込まれることを確
実に防止する他の方法として、次のような動作が行われ
ることがある。すなわち、アドレス制御回路５４は、リ
ードデータバッファ６１内の古いデータを廃棄するため
に、ライン９７からＣＰＵ２１に割込み信号を与える。
この割込み信号に応答して、ＣＰＵ２１は、アドレスレ
ジスタ７５に保持されたアドレスとは別のアドレス（こ
のアドレスはメモリバス４０のアドレス空間外のダミー
のアドレスであってもよい。）に対するリード動作を行
う。このリード動作の際のアドレスは、予め決められた
一定のアドレスであってもよい。

【００６６】この場合に、ブロックサイズ発生回路６９
は、たとえば最大のブロックサイズを発生する。その結
果、最大のブロックサイズ分のデータが、リードデータ
バッファ６１にブロック転送される。その後にＣＰＵ２
１が非キャッシュ領域にアクセスしたときには、リード
データバッファ６１内のデータは再び書き換えられるか
ら、リードデータバッファ６１の容量をたとえばブロッ
クサイズ発生回路６９が発生する最大のブロックサイズ
程度にしておけば、ＣＰＵ２１が非キャッシュ領域のデ
ータを取得しようとするときに、リードデータバッファ
６１内にＤＲＡＭ２５内のデータと一致しない古いデー
タが残っているという事態を確実に回避できる。

【００６７】図３はブロックサイズ発生回路６９の構成
例を説明するためのブロック図である。ブロックサイズ
発生回路６９は、たとえば、４個のサイズレジスタ１０
１，１０２，１０３，１０４を備えている。このサイズ
レジスタ１０１，１０２，１０３，１０４はブロックサ
イズを保持するためのものであり、たとえば、ＣＰＵ２
１から異なるブロックサイズがセットされる。サイズレ
ジスタ１０１，１０２に保持されたブロックサイズは、
第１のマルチプレクサ１１１においていずれか一方が選
択される。そして、第１のマルチプレクサ１１１の出力
とサイズレジスタ１０３が保持するブロックサイズとが
第２のマルチプレクサ１１２において選択され、次に、
第２のマルチプレクサ１１２の出力とサイズレジスタ１
０４が保持するブロックサイズとが第３のマルチプレク
サ１１３において選択され、いずれか一方がブロックサ
イズマルチプレクサ６８に与えられる。同時に、このブ
ロックサイズは、サイズ比較器１４１において１ワード
か否かを比較されて、その結果は、アドレス制御回路５
４に与えられる。

【００６８】第１のマルチプレクサ１１１は、アドレス
の大小を比較するアドレス比較器１２１の出力によって
切換え制御され、第２のマルチプレクサ１１２はアドレ
ス比較器１２２の出力によって切換え制御される。アド
レス比較器１２１は、ライン７０（図１参照）から入力
される上位アドレスと、マップレジスタ１３１に蓄えら
れた値とを大小比較し、その比較結果に対応した信号を
第１のマルチプレクサ１１１に与える。同様に、アドレ
ス比較器１２２は、ライン７０から入力される上位アド
レスとマップレジスタ１３２に保持された値とを比較
し、その比較結果に対応した信号を第２のマルチプレク
サ１１２に与え、アドレス比較器１２３は、ライン７０
から入力される上位アドレスとマップレジスタ１３３に
保持された値とを比較し、その比較結果に対応した信号
を第３のマルチプレクサ１１３に与える。

【００６９】マップレジスタ１３１，１３２，１３３に
は、ＣＰＵ２１から、たとえば相互に異なる上位アドレ
ス値がセットされる。図４はブロックサイズ発生回路６
９の動作を説明するための図であり、ＣＰＵ２１側のア
ドレスマップとメモリバス４０側のアドレス空間との対
応関係、およびＣＰＵ２１がアクセスするアドレスに対
応したブロックサイズが示されている。

【００７０】メモリバス４０側のアドレス空間には、Ｄ
ＲＡＭ２５の記憶アドレス領域１５１、ＶＲＡＭ２６の
記憶アドレス領域１５２およびＩＯコントローラ２３の
制御による入出力用のアドレス領域１５３が存在する。
ＤＲＡＭ２５の記憶領域１５１は、データ記憶用の領域
１５１Ａとプログラム転送用領域１５１Ｂとに区分され
ており、データ記憶用の領域１５１Ａの一部はＤＭＡ転
送とＣＰＵ２１用のデータ記憶との両方に用いられる共
有部１５１Ｃとなっている。

【００７１】一方、ＣＰＵ２１側には、メモリバス４０
側の領域１５１Ａ，１５１Ｂ，１５２および１５３のそ
れぞれに１対１に対応する領域１６１，１６２，１６
３，１６４が設けられている。そして、領域１６１内の
アドレスに関するデータリードに際しては、ブロックサ
イズは１６ワードとされ、領域１６２内のアドレスに関
するデータリードに際しては、ブロックサイズは４ワー
ドとされ、領域１６３内のアドレスのデータリードでは
ブロックサイズは８ワードとされ、領域１６４のアドレ
スに関してはブロック転送は行われない。なお、共有部
１５１Ｃは非キャッシュ領域とされるが、それ以外のＤ
ＲＡＭ２５およびＶＲＡＭ２６の記憶領域に対応したア
ドレス領域に関しては、キャッシュ領域と非キャッシュ
領域との区分は任意に設定されてもよい。

【００７２】図４のアドレスマップに従ってブロックサ
イズを定めるためには、図３の構成において、たとえ
ば、サイズレジスタ１０１にブロックサイズとして「１
６ワード」を保持させ、サイズレジスタ１０２にブロッ
クサイズとして「４ワード」を保持させ、サイズレジス
タ１０３にブロックサイズとして「８ワード」を保持さ
せ、サイズレジスタ１０４にブロックサイズとして「１
ワード」を保持させる。さらに、マップレジスタ１３１
には領域１６１内の最上位となるアドレス（領域１６１
と領域１６２との境界のアドレス）を保持させ、マップ
レジスタ１３２には領域１６２内の最上位となるアドレ
ス（領域１６２と領域１６３との境界のアドレス）を保
持させ、マップレジスタ１３３には領域１６３内の最上
位となるアドレス（領域１６３と領域１６４との境界の
アドレス）を保持させる。

【００７３】そうすると、ライン７０からのアドレスが
領域１６１内のアドレスを超えていなければ、第１のマ
ルチプレクサ１１１はサイズレジスタ１０１からのブロ
ックサイズを選択し、第２マルチプレクサ１１２は第１
マルチプレクサ１１１からのブロックサイズを選択し、
第３のマルチプレクサ１１３はマルチプレクサ１１２か
らのブロックサイズを選択する。また、ライン７０から
のアドレスが領域１６２内を超えていなければ、第１マ
ルチプレクサ１１１はサイズレジスタ１０２のブロック
サイズを選択し、第２マルチプレクサ１１２は第１マル
チプレクサ１１１からのブロックサイズを選択し、第３
のマルチプレクサ１１３はマルチプレクサ１１２からの
ブロックサイズを選択する。そして、ライン７０からの
アドレスが領域１６３内のアドレスなら、第１マルチプ
レクサ１１１はサイズレジスタ１０２を選択し、第２マ
ルチプレクサ１１２はサイズレジスタ１０３からのブロ
ックサイズを選択し、第３のマルチプレクサ１１３は第
２マルチプレクサ１１２からのブロックサイズを選択す
る。さらに、ライン７０からのアドレスが領域１６４内
のアドレスなら、第３のマルチプレクサ１１３はサイズ
レジスタ１０４からのブロックサイズを選択する。

【００７４】このようにして、領域１６１に関してはブ
ロックサイズとして「１６ワード」を出力させ、領域１
６２に関してはブロックサイズとして「４ワード」を出
力させ、領域１６３に関しては、ブロックサイズとして
「８ワード」を出力させ、領域１６４については、ブロ
ックサイズとして「１ワード」を出力させることができ
る。

【００７５】なお、ブロックサイズは、サイズ比較器１
４１によって１ワードか否かが判定される。ブロックサ
イズが１ワードのときには、サイズ比較器１４１は、ラ
イン９８を介して、アドレス制御回路５４に、通常の転
送を行うべきこと（すなわち、ブロック転送を行わない
こと）を表す指示を与える。つまり、このような場合
は、図４から理解されるように、ＩＯコントローラ２３
へのアクセスであるので、ブロック転送は行われない。
このとき、制御信号によってワード中の特定のバイトが
指定される場合にも、そのような制御信号はそのまま制
御バス４５に与えられる。

【００７６】このようにして、アクセス先に応じてブロ
ックサイズを異ならせることができる。そのため、或る
ハードウェアでは短いブロックサイズでのブロック転送
のみが可能で、他のハードウェアでは長いブロックサイ
ズでのブロック転送が可能であるような場合であって
も、各ハードウェアに対応して最適なブロック転送サイ
ズを設定することができる。このことは、ＣＰＵ２１の
リードアクセスの高速化に寄与する。

【００７７】なお、ＣＰＵ側の持つアドレス空間がメモ
リバス側のアドレス空間よりも大きい場合には、メモリ
マップを図５のように設定することもできる。すなわ
ち、領域１６０、領域１７０および領域１８０がメモリ
バス側のアドレス空間に重複して対応付けられている。
この場合、ＣＰＵ２１のアドレスの上位ビット部であっ
てメモリバス４０側で使っていないアドレスビットを用
いて、領域１６０，１７０，１８０とメモリバス側のア
ドレス空間との対応付けを選択することができる。

【００７８】具体的には、たとえば、図３に示されたブ
ロックサイズ発生回路６９を領域１６０，１７０，１８
０に対応させて３個設け、この３個のブロックサイズ発
生回路の出力を、ＣＰＵアドレスの上位ビット部で切換
え制御されるマルチプレクサによって選択させればよ
い。もっとも、図５の場合には、領域１７０ではブロッ
ク転送は行われないのであるから、この領域１７０につ
いてはＣＰＵ２１からライン３３を介してアドレス制御
回路５４に制御信号を与え、ブロックサイズマルチプレ
クサ６８においてライン６６からの転送サイズを選択さ
せればよい。また、領域１８０では、全領域でブロック
サイズが４ワードとされるので、この領域１８０に対応
したブロックサイズ発生回路６９は、１つのサイズレジ
スタで構成できる。

【００７９】この構成では、ＣＰＵ側のアドレスを変え
ることにより、同じＤＲＡＭアドレスに対して、異なる
転送ブロックサイズを指定することが可能になる。この
ため、データリードが連続ワードで行われないプログラ
ムの実行時には領域１７０を用いることによって１ワー
ド単位のデータ転送を行わせる一方で、データリードが
連続ワードで行われるプログラムの実行時にはたとえば
領域１８０を用いることにより、ＤＲＡＭ２５からリー
ドバッファ６１へのブロック転送を行わせることができ
る。すなわち、各プログラムにおける最適な転送ブロッ
クサイズを設定しつつ、複数のプログラムによってＤＲ
ＡＭ２５の記憶領域を共有させることができる。そのた
め、各プログラムを高速に実行できる。また、２つ以上
のプログラムを同時に実行する場合でも、各プログラム
における最適な転送ブロックサイズを設定できるので、
全体の実行時間を短縮できる。

【００８０】さらに、たとえば、ネットワークを用いた
通信やハードディスク装置からのデータの読出のよう
に、入出力インタフェースとの間におけるＤＲＡＭ２５
を介するデータの受渡しが多く、連続するワードに対す
るリードが生じやすいプログラムを実行する場合には、
ブロックサイズが大きく設定されるようにしておけば、
ＣＰＵ２１の動作時間を効果的に短縮することができ
る。

【００８１】次に、データライト動作について説明す
る。ＤＲＡＭ２５やＶＲＡＭ２６にデータを書き込む場
合には、ＣＰＵ２１は、書込アドレスをＣＰＵアドレス
バス３１に導出するとともに、データバス２１に書き込
むべきデータを導出し、さらに、ライン３４に書き込む
べきデータのサイズを導出し、ライン３３にデータ書込
であることを表す制御信号を導出する。

【００８２】このとき、書込領域がキャッシュ領域であ
るか非キャッシュ領域であるかにかかわりなく、データ
はライトデータバッファ９３に蓄積され、データのサイ
ズはライトサイズバッファ９４に蓄積され、書込アドレ
スはライトアドレスバッファ９２に蓄積される。そし
て、連続したアドレスに対する書込の場合には、ライト
データバッファ９３に或る程度データがまとまった時点
で、そのデータをＤＲＡＭ２５などにブロック転送す
る。これにより、ＤＲＡＭ２５などに対するライトアク
セス回数を減少させることができる。

【００８３】リードとライトとの関係は、ライトアドレ
スがアドレスレジスタ７５の値と一致しない限り、リー
ドを優先させる。これにより、ライト動作とリード動作
とが交互に行われるような場合に、リード動作がライト
動作によって妨げられることを防止できるので、リード
アクセスが高速化される。もしも、ライトアドレスがア
ドレスレジスタ７５に保持されたアドレスと一致する場
合には、リードデータバッファ６１内のデータに対応す
るＤＲＡＭ２５内などのデータが書き換えられるから、
ライト動作を優先させ、リードデータバッファ６１内の
データを無効とする。すなわち、ＣＰＵ２１がライトデ
ータバッファ９３などを介してＤＲＡＭ２５などにデー
タを書き込む場合に、その書込領域がリードデータバッ
ファ６１の保持データのアドレス領域と重複する場合に
は、リードデータバッファ６１の記憶データは無効であ
る。そこで、アドレス制御回路５４は、ライトアドレス
の上位ビット部がアドレスレジスタ７５に保持されたブ
ロックアドレスと一致した場合には、アドレスレジスタ
７５の有効フラグをリセットしてリードデータバッファ
６１の記憶データを無効化することとしている。

【００８４】図６は、本発明の他の実施例の構成を示す
ブロック図である。この図６において上述の図１に示さ
れた各部に対応する部分には、同一の参照符号を付して
示す。本実施例では、アドレスおよびデータを多重化し
て伝送するバスラインと制御信号を伝送させるための制
御線とを有するシステムバス２００に、ＤＲＡＭコント
ローラ２２、ＩＯコントローラ２３およびフレームバッ
ファコントローラ２４が接続されている。このシステム
バス２００に、データ転送制御装置としてのバスコント
ローラ２１０が接続されている。このバスコントローラ
２１０とＣＰＵ２１との間は、アドレスおよびデータを
多重化して伝送するバスラインと制御信号を伝送させる
ための制御線とを有するＣＰＵバス２０１で接続されて
いる。

【００８５】バスコントローラ２１０は、ＣＰＵ２１に
接続されたＣＰＵインタフェース回路２１１と、システ
ムバス２００に接続されたメモリバスインタフェース回
路２１２とを備えている。これらのインタフェース回路
２１１，２１２は、アドレス、データ、制御線および転
送サイズの分離を行う。メモリバスコントローラ２１
は、上記の２つのインタフェース回路２１１，２１２、
判定手段としてのアドレス一致検出回路２１３、ブロッ
クサイズ設定手段としてのアドレスマップ比較回路２１
４、リードデータバッファ２１５、ライトデータバッフ
ァ２１６および割込み入力回路２１７を備えている。リ
ードデータバッファ２１５は、ＤＲＡＭ２５やＶＲＡＭ
２６の記憶データのうち、アドレスが連続している複数
ワードからなるデータブロックを記憶するために用いら
れる。

【００８６】ＣＰＵ２１は、キャッシュメモリ２８の記
憶データを１ワード（＝８バイト＝６４ビット）を単位
として管理する。ＣＰＵ２１がバスコントローラ２１０
を介してＤＲＡＭ２５やＶＲＡＭ２６とやり取りするデ
ータの幅も６４ビットである。ただし、ＣＰＵ２１はＣ
ＰＵバス２０１中の制御線を介して１ワードの中の特定
の１バイトを指定する制御信号をバスコントローラ２１
０に与えることもできる。アドレスは３６ビットであ
り、ＤＲＡＭ２５などへのアクセスを開始するときに、
ＣＰＵ２１の１クロックの期間にだけ出力される。キャ
ッシュメモリ２８とＤＲＡＭ２５との間のデータ転送を
行うときには、ＣＰＵ２１は、８ワードをブロックサイ
ズとして指定し、ＤＲＡＭ２５へのアクセスを実行す
る。

【００８７】システムバス２００は、６４ビットのデー
タ幅をもち、アドレスは３２ビットである。また、デー
タがブロック転送される際のブロックサイズについて
は、１〜３２ワードの範囲でアクセス時に指定できる。
このシステムバス２００中の制御線も、ワードの中の１
バイトを指定するための制御信号を伝送させることがで
きる。

【００８８】アドレスマップ比較回路２１４は、０番か
ら１５番までの１６個のマップレジスタを持つ。この１
６個のマップレジスタには、それぞれ、３６ビットアド
レスの上位２４ビットのアドレス値をＣＰＵ２１から設
定できる。つまり、バイトアドレスで１６進の「０ｘ０
００（ｘは任意の１６進数）」のような値を設定するこ
とができる。

【００８９】たとえば、番号の大きいマップレジスタに
は大きいアドレスが設定される。そして、０番のレジス
タの値と１番のレジスタの値のように、ｎ（ｎ＝０，
１，２，３，・・・・，１５）番のレジスタの値と（ｎ＋
１）番のレジスタの値との間のアドレス領域が、ｎ番目
のアドレス領域を形成する。したがって、マップレジス
タの値によって、アドレス空間は１６個の領域に区分さ
れる。

【００９０】区分された各アドレス領域にそれぞれ対応
するように１６個のサイズレジスタが設けられている。
サイズレジスタは、ブロックサイズを保持するものであ
り、ｎ番目のマップレジスタの値と（ｎ＋１）番目のマ
ップレジスタの値との間のアドレス領域に対応したサイ
ズレジスタには、ブロックサイズＮが与えられる。サイ
ズレジスタに保持されるブロックサイズの値は、ＣＰＵ
２１から設定することができる。サイズレジスタは、シ
ステムバス２００における最大ブロックサイズである３
２ワードを指定できるように、５ビットのレジスタにな
っている。

【００９１】このような構成のアドレスマップ比較回路
２１４は、ＣＰＵ２１が非キャッシュ領域に対するリー
ドアクセスを行った場合に、ＣＰＵインタフェース回路
２１１から与えられるアドレスとマップレジスタの値と
を比較し、その比較結果に対応したサイズレジスタが保
持するブロックサイズを転送サイズとして出力する。こ
の転送サイズは、アドレス一致検出回路２１３、リード
データバッファ２１５およびメモリバスインタフェース
回路２１２に与えられる。ＣＰＵ２１がキャッシュ領域
に対するリードアクセスを行った場合には、ＣＰＵイン
タフェース回路２１１から与えられる転送サイズが、そ
のままメモリバスインタフェース回路２１２に与えられ
る。

【００９２】アドレス一致検出回路２１２は、リードデ
ータバッファ２１５に記憶されたデータブロックのアド
レスの上位ビット部を記憶するためのアドレスレジスタ
を内部に備えている。このアドレスレジスタには、リー
ドデータバッファ２１５に記憶されたデータが有効か無
効かを表す有効フラグが含まれている。アドレス一致検
出回路２１２では、ＣＰＵ２１が非キャッシュ領域への
リードアクセスを行うか、または、任意の領域へのライ
トアクセスを行ったことに応答して、ＣＰＵインタフェ
ース回路２１１から入力されるアドレスの上位ビット部
であるブロックアドレスとアドレスレジスタに保持され
たアドレスとが比較される。具体的には、アドレスマッ
プ比較回路２１４から与えられるブロックサイズに基づ
き、ＣＰＵインタフェース２１１からのアドレスがブロ
ックアドレスとブロック内アドレス（下位ビット部）と
に分割される。たとえば、ブロックサイズが４ワード
（３２バイト）であれば、ブロック内のバイトアドレス
は５ビットになるので、下位５ビットがブロック内アド
レスとされ、残りの上位３１ビットがブロックアドレス
となる。この場合には、アドレスの比較は、３６ビット
中の上位３１ビットに対して実行される。

【００９３】ＣＰＵ２１が非キャッシュ領域へのリード
アクセスを行った場合には、ブロックアドレスとアドレ
スレジスタの保持アドレスとが不一致であるか、有効フ
ラグがリセット（無効を表す。）されているか、また
は、ブックサイズが１ワードであることを条件として、
メモリバスインタフェース回路２１２にリード要求が与
えられる。このとき、アドレス一致検出回路２１３は、
アドレスレジスタにＣＰＵインタフェース回路２１１か
らのアドレスをラッチさせるとともに、有効フラグをセ
ットする。

【００９４】そして、アドレスマップ比較回路２１４か
ら与えられるブロックサイズの範囲で下位アドレスを連
続的に変化させたアドレスをメモリバスインタフェース
回路２１２に与える。この場合のアドレスはＣＰＵ２１
から受けたアドレスをワード単位に直したアドレスであ
る。つまり、制御線を介してバイト指定を表す制御信号
が与えられた場合でも、全バイトのリードに修正してデ
ータ読出を実行する。なお、ブロックサイズが１ワード
の場合には、ＣＰＵインタフェース回路２１１からのア
ドレス、転送サイズがそのまま出力される。

【００９５】ブロックサイズが２ワード以上ならば、メ
モリバスインタフェース回路２１２は、アドレス一致検
出回路２１３からのアドレス、アドレスマップ比較回路
２１４からの転送サイズ、およびＣＰＵインタフェース
２１１からの制御信号をシステムバス２００に供給す
る。たとえば、ＣＰＵ２１が指定したアドレスがＤＲＡ
Ｍ２５のアドレスであれば、ＤＲＡＭコントローラ２２
は、システムバス２００から与えられるアドレスに対応
したブロックサイズ分のデータをＤＲＡＭ２５から読み
出し、読み出したデータをシステムバス２００からメモ
リバスインタフェース回路２１２に与える。このデータ
は、リードデータバッファ２１５に与えられて記憶され
る。

【００９６】ブロックアドレスとアドレスレジスタの保
持アドレスとの一致が検出され、かつ、有効フラグがセ
ットされており、かつ、ブロックサイズが２ワード以上
である場合には、メモリバスインタフェース２１２回路
にリード要求が与えられることはない。この場合には、
ＣＰＵ２１が必要としているアドレスのデータは、リー
ドデータバッファ２１６内に記憶されているからであ
る。このとき、アドレス一致検出回路２１３はリードデ
ータバッファ２１５にブロック内アドレスを与える。こ
れに応答して、リードデータバッファ２１５はＣＰＵ２
１が要求するデータをＣＰＵインタフェース２１１に与
える。

【００９７】なお、ＣＰＵ２１がキャッシュ領域へのリ
ードアクセスを行う場合には、アドレス一致検出回路２
１３は、ＣＰＵ２１１から与えられるアドレスおよび制
御信号をそのままメモリバスインタフェース２１２に与
え、上述のような各動作は実行しない。リードデータバ
ッファ２１５は、システムバス２００の最大転送ブロッ
クサイズである３２ワードの容量のバッファであり、そ
の記憶データをブロック内アドレスを用いて管理してい
る。使用するブロックサイズが小さい場合にはリードデ
ータバッファ２１５内のアドレスの小さい方からブロッ
クサイズ分の領域を使用し、残りは使用しない。この構
成により、アドレス一致検出回路２１３から与えられる
ブロック内アドレスとブロックサイズとに基づいて適当
なワードが選択され、ＣＰＵインタフェース回路２１１
に与えられる。

【００９８】なお、リードデータバッファ２１５は、メ
モリバスインタフェース回路２１２からのデータを記憶
することなしに素通りさせることもできる。このような
いわばバイパス動作は、ＣＰＵ２１がキャッシュ領域や
ＩＯコントローラ２３のレジスタ部のアドレス領域に対
応したＩＯ領域にアクセスした際に行われる。ライトデ
ータバッファ２１６は、たとえば、３２ワードのデータ
を蓄積することができるものであり、ＣＰＵ２１が書込
要求を出力したときに、書込アドレス、書込データのサ
イズ、書込データおよび制御信号をバッファリングする
ために用いられる。そして、アドレスが連続する領域に
関するデータの書込は、或る程度の量のデータが蓄積さ
れた時点で一括して行われる。

【００９９】割込み入力回路２１７は、システムバス２
００からの全ての割込みをＣＰＵ２１に中継するもので
あり、全ての割込みにそれぞれ対応するリセットフラグ
を有している。このリセットフラグはＣＰＵ２１からア
クセスすることができるレジスタに保持されている。こ
のリセットフラグをリセットイネーブルの設定にしてお
くと、そのリセットフラグに対応する割込みが発生した
ときに、アドレス一致検出回路２１４内のアドレスレジ
スタの有効フラグがリセットされ、リードデータバッフ
ァ２１５内のデータが無効化される。本実施例では、外
部記憶装置からＤＲＡＭ２５へのＤＭＡ転送が行われた
後にＩＯコントローラ２３が発生する割込み信号に対応
するリセットフラグが、リセットイネーブルに設定され
る。そのため、ＤＭＡ転送によってＤＲＡＭ２５の内容
が書き換えられた場合に、アドレスレジスタの有効フラ
グがリセットされる。

【０１００】次に、全体の動作について説明する。ＣＰ
Ｕ２１がキャッシュ領域にアクセスしてデータリードを
行う場合、ＣＰＵ２１はまずキャッシュメモリ２８にア
クセスする。必要なデータがキャッシュメモリ２８に記
憶されている場合には、キャッシュメモリ２８からその
データがＣＰＵ２１に与えられてリード動作が終了す
る。キャッシュメモリ２８に必要なデータが無ければ、
ＣＰＵ２１は、ＣＰＵインタフェース回路２１１にリー
ド要求を出す。このとき、ＣＰＵ２１は、必要なデータ
のアドレス、キャッシュ２８に転送すべきデータサイズ
である転送サイズ（たとえば８ワード）およびキャッシ
ュ領域へのアクセスであることを表す制御信号をバスコ
ントローラ２１０に与える。

【０１０１】バスコントローラ２１０内のアドレス一致
検出回路２１３は、キャッシュ領域へのアクセスである
ことを表す制御信号に基づき、ＣＰＵインタフェース回
路２１１から与えられるアドレスをそのまま通し、ＣＰ
Ｕインタフェース回路２１１で使われる３６ビットアド
レスをシステムバスの３２ビットアドレスに変換するた
めに、上位４ビットを落としてメモリバスインタフェー
ス回路２１２からシステムバス２００に与える。一方、
転送サイズは、アドレスマップ比較回路２１４を素通り
してシステムバス２００に与えられる。また、ＣＰＵ２
１のリード要求は、メモリバスインタフェース回路２１
２からＤＲＡＭコントローラ２２へのリード要求として
発行される。ＤＲＡＭコントローラ２２はメモリアクセ
ス時間を経た後、１ワード転送時間毎に１ワードずつを
システムバス２００に出力しながら、要求されたブロッ
ク（たとえば８ワード）のデータを連続して転送する。
このデータは、メモリバスインタフェース回路２１１か
ら、リードデータバッファ２１５を素通りして、ＣＰＵ
バス２１０に与えられる。ＣＰＵ２１は、転送されてき
たブロック中の必要なデータを自身に取り込むととも
に、キャッシュメモリ２８へブロック全体をコピーす
る。

【０１０２】ＣＰＵ２１が非キャッシュ領域にアクセス
してデータリードを行う場合には、アドレス一致検出回
路２１３では、上述のアドレスレジスタの有効フラグが
調べられる。また、アドレスマップ比較回路２１４によ
りブロックサイズが調べられる。有効フラグがセットさ
れており、かつ、ブロックサイズが２ワード以上の場合
には、さらに、上述のブロックアドレスとアドレスレジ
スタの保持アドレスとの一致／不一致が検出される。両
アドレスが一致する場合には、ブロック内アドレスがリ
ードデータバッファ２１５に与えられ、このリードデー
タバッファ２１５内の記憶データがＣＰＵインタフェー
ス回路２１１からＣＰＵ２１に与えられる。これより、
ＣＰＵ２１は必要な１ワードのデータを取得することが
できる。

【０１０３】なお、ＣＰＵ２１は、バイト単位でリード
要求を出す場合もあるが、この場合にも、リードデータ
バッファ２１５はワード単位でデータをＣＰＵ２１に与
える。また、ＣＰＵ２１は自分自身で受け取ることがで
きるだけのデータを要求するので、１ワードを超えるサ
イズのリード要求を発生することはない。有効フラグが
リセットされているか、または、ブロックアドレスとア
ドレスレジスタの値とが不一致である場合には、メモリ
バスインタフェース回路２１２にリード要求が与えら
れ、アドレスマップ比較回路２１４が発生するブロック
サイズ分のデータがＤＲＡＭ２５またはＶＲＡＭ２６か
ら読み出される。読み出されたデータがリードデータバ
ッファ２１５に格納されるのは上述のとおりである。

【０１０４】なお、アドレスマップ比較回路２１４が備
える０番から１５番のマップレジスタに保持されたアド
レスの値の範囲外のアドレス領域へのアクセスが行われ
た場合には、ＣＰＵ２１からのアドレス、制御信号およ
び転送サイズはそのままシステムバス２００に渡され
る。また、アドレスマップ比較回路２１４がブロックサ
イズとして１ワードを出力する場合（たとえば、ＩＯコ
ントローラ２３のレジスタ部のアドレス領域へのアクセ
スの場合）には、ＣＰＵ２１からのアドレス、制御信号
がそのままシステムバス２００に渡される。そして、リ
ードしたデータは、リードデータバッファ２１５を素通
りして、ＣＰＵ２１に与えられる。

【０１０５】ＣＰＵ２１がＤＲＡＭ２５やＶＲＡＭ２６
などに対するライト動作を行う場合には、アクセスされ
る領域がキャッシュ領域であるか非キャッシュ領域であ
るかにかかわりなく、ＣＰＵ２１からのデータ等はライ
トデータバッファ２１６に一旦蓄えられる。そして、リ
ードが実行されていないサイクルに、メモリバスインタ
フェース回路２１２を介して、ＤＲＡＭ２５、ＶＲＡＭ
２６またはＩＯコントローラ２３に対するデータの書込
がまとめて行われる。

【０１０６】なお、ライト動作時において、アドレス一
致検出回路２１３においてライトアドレスとアドレスレ
ジスタとの一致が検出された場合には、このアドレスレ
ジスタの有効フラグがリセットされ、リードデータバッ
ファ２１５内のデータが無効化される。以上のように本
実施例においても、上述の第１の実施例とほぼ同様な動
作によって、ＣＰＵ２１の非キャッシュ領域へのアクセ
ス時間を短縮して、その動作の高速化を図ることができ
る。

【０１０７】本発明の実施例の説明は以上のとおりであ
るが、本発明は上記の実施例に限定されるものではな
く、本発明の要旨を変更しない範囲で種々の設計変更を
施すことができる。

【０１０８】

【発明の効果】請求項１記載の発明によれば、非キャッ
シュ領域内における主記憶装置からのデータの読出をデ
ータブロック毎に行わせ、読み出されたデータブロック
をリードデータバッファに記憶させておくことによっ
て、主記憶装置へのアクセス時間が短縮される。これに
より、処理装置を高速に動作させることが可能になり、
その処理効率を格段に向上することができる。

【０１０９】請求項２記載の発明によれば、リードデー
タバッファに記憶されたデータに対応するアドレスに対
するデータ書込が行われるときに、リードデータバッフ
ァの記憶データが無効化されるので、誤ったデータが処
理装置に与えられることを防止できる。請求項３または
請求項４記載の発明によれば、処理装置がアクセスする
アドレスに応じて転送されるデータブロックのサイズを
変化させることができるから、たとえば、処理装置がア
クセスするハードウェアごとに適切なサイズを設定する
ことができる。これにより、データ転送の最適化が図ら
れるから、処理装置の処理効率を一層向上できる。

【０１１０】請求項５記載の発明によれば、主記憶装置
側の１つのアドレスを処理装置側の異なる複数のアドレ
スに対応させることができるから、主記憶装置の或るア
ドレス領域からリードデータバッファにデータを転送さ
せる際のデータブロックのサイズを複数種類に設定する
ことができる。そのため、たとえば、主記憶装置の或る
アドレス領域を共有する複数のプログラムを実行する場
合に、各プログラム毎に最適なデータブロックサイズを
設定できる。これにより、各プログラムの実行時間を短
縮することができる。

【０１１１】請求項６記載の発明によれば、主記憶装置
に書き込むべきデータはライトデータバッファに一旦蓄
積され、その後に主記憶装置に転送される。この場合
に、ライトデータバッファから主記憶装置へのデータ転
送は、処理装置の処理とは無関係なタイミングで行える
から、たとえば、主記憶装置からのデータ読出を阻害し
ないタイミングで行うことができる。これにより、処理
装置では主記憶装置へのデータ書込を待つこと無くデー
タの読出を行えるので、処理を高速化できる。

【０１１２】請求項７記載の発明によれば、割込み信号
入力部に所定の割込み信号が入力されることでリードデ
ータバッファの記憶データが無効化される。この場合
に、請求項８に記載されている構成を採用すれば、ＤＭ
Ａ転送によって主記憶装置にデータの書込が行われたと
きに、リードデータバッファの記憶データが無効化され
る。そのため、ＤＭＡ転送後の新たなデータに更新され
てないリードデータバッファ内の記憶データが誤って処
理装置に与えられることを防止できる。

【０１１３】また、リードデータバッファを無効化する
ために処理装置が特別な処理を行う必要はなく、この無
効化のために処理装置の処理効率が阻害されることもな
い。

【図面の簡単な説明】

【図１】本発明の一実施例のデータ転送制御装置が適用
されたデータ処理装置としてのコンピュータの構成を示
すブロック図である。

【図２】データ読出動作を説明するためのタイムチャー
トである。

【図３】ブロックサイズ発生回路の構成例を示すブロッ
ク図である。

【図４】ＣＰＵ側のアドレスとメモリバス側のアドレス
との対応関係、およびＣＰＵアドレスとブロックサイズ
との関係の一例を説明するための図である。

【図５】ＣＰＵ側のアドレスとメモリバス側のアドレス
との対応関係、およびＣＰＵアドレスとブロックサイズ
との関係の他の例を説明するための図である。

【図６】本発明の他の実施例のデータ転送制御装置が適
用されたデータ処理装置としてのコンピュータの構成を
示すブロック図である。

【図７】従来から用いられているコンピュータの構成を
示すブロック図である。

【図８】データ読出動作を説明するためのタイムチャー
トである。

【符号の説明】

２１ＣＰＵ（処理装置）２２ＤＲＡＭコントローラ２３ＩＯコントローラ２４フレームバッファコントローラ２５ＤＲＡＭ２６ＶＲＡＭ２８キャッシュメモリ３１ＣＰＵアドレスバス３２ＣＰＵデータバス４０メモリバス４５制御バス５０バスコントローラ５４アドレス制御回路６１リードバッファ６２リードデータマルチプレクサ６８ブロックサイズマルチプレクサ６９ブロックサイズ発生回路７５アドレスレジスタ８０アドレス比較器９２ライトアドレスバッファ９３ライトデータバッファ９４ライトサイズバッファ２００システムバス２０１ＣＰＵバス２１０バスコントローラ２１１ＣＰＵインタフェース回路２１２メモリバスインタフェース回路２１３アドレス一致検出回路２１４アドレスマップ比較回路２１５リードデータバッファ２１６ライトデータバッファ２１７割込み入力回路

Claims

【特許請求の範囲】

【請求項１】アドレス空間がキャッシュ領域と非キャッ
シュ領域とに区分して管理されている処理装置と、この
処理装置との間でデータが転送される主記憶装置と、上
記処理装置に接続されているとともに上記主記憶装置の
記憶データの一部を記憶することができるキャッシュメ
モリとを備え、上記処理装置が上記キャッシュメモリに
記憶されていないデータの読出のために上記キャッシュ
領域内の上記主記憶装置のアドレスにアクセスしたこと
に応答して上記主記憶装置から上記キャッシュメモリに
所定単位のデータがブロック転送されるデータ処理装置
に適用されるデータ転送制御装置であって、上記非キャッシュ領域内の上記主記憶装置の記憶データ
を記憶するための所定容量のリードデータバッファと、上記処理装置がデータ読出のために非キャッシュ領域内
の上記主記憶装置のアドレスにアクセスしたときに、こ
のアクセスされるアドレスのデータが上記リードデータ
バッファに記憶されているかどうかを判定する判定手段
と、この判定手段によって、上記処理装置がアクセスした非
キャッシュ領域のアドレスのデータが上記リードデータ
バッファに記憶されていないと判定されたときに、上記
主記憶装置から上記処理装置がアクセスしたアドレスの
記憶データを含む所定サイズのデータブロックを読み出
して上記リードデータバッファに転送する手段と、上記主記憶装置から上記リードデータバッファに転送さ
れるデータブロック中のデータのうち、上記処理装置が
アクセスしたアドレスのデータを上記処理装置に与える
手段と、上記判定手段によって、上記処理装置がアクセスした非
キャッシュ領域のアドレスのデータが上記リードデータ
バッファに記憶されていると判定されたときに、上記リ
ードデータバッファから上記処理装置がアクセスしたア
ドレスのデータを読み出して上記処理装置に与える手段
とを含むことを特徴とするデータ転送制御装置。
【請求項２】上記処理装置がデータ書込のために上記リ
ードデータバッファに記憶されたデータに対応するアド
レスにアクセスしたときに、上記リードデータバッファ
の記憶データを無効化する手段をさらに含むことを特徴
とする請求項１記載のデータ転送制御装置。
【請求項３】上記処理装置が非キャッシュ領域のアドレ
スにアクセスしたときに、アクセスされたアドレスに基
づいて上記主記憶装置から上記リードデータバッファに
転送すべきデータブロックのサイズを定めるブロックサ
イズ設定手段をさらに含むことを特徴とする請求項１ま
たは２記載のデータ転送制御装置。
【請求項４】上記ブロックサイズ設定手段は、上記処理装置のアドレス空間を区分して得られる複数の
アドレス領域にそれぞれ対応するとともに、データブロ
ックのサイズをそれぞれ保持する複数のサイズレジスタ
と、上記処理装置がアクセスするアドレスが属するアドレス
領域に対応した上記サイズレジスタが保持するサイズ
を、上記主記憶装置から上記リードデータバッファに転
送すべきデータブロックのサイズとして選択する手段と
を含むものであることを特徴とする請求項３記載のデー
タ転送制御装置。
【請求項５】上記処理装置のアドレス空間は上記主記憶
装置のアドレス空間よりも大きくとられており、上記主
記憶装置のアドレス空間の少なくとも一部は上記処理装
置のアドレス空間の異なる領域に対して重複して対応付
けられていることを特徴とする請求項３または４記載の
データ転送制御装置。
【請求項６】上記処理装置が上記主記憶装置に書き込む
べきデータを出力したときに、そのデータを一時蓄積す
る所定容量のライトデータバッファと、このライトデータバッファに蓄積されたデータを上記主
記憶装置に転送する手段とをさらに含むことを特徴とす
る請求項１乃至５のいずれかに記載のデータ転送制御装
置。
【請求項７】所定の割込み信号が入力される割込み信号
入力部と、この割込み信号入力部に所定の割込み信号が与えられた
ことに応答して、上記リードデータバッファの記憶デー
タを無効化する手段とをさらに含むことを特徴とする請
求項１乃至６のいずれかに記載のデータ転送制御装置。
【請求項８】上記データ処理装置は、外部機器とのイン
タフェースと、このインタフェースを介して外部機器と
上記主記憶装置との間でデータをＤＭＡ転送する手段
と、このＤＭＡ転送によって上記主記憶装置へのデータ
の書込が終了したことに応答して割込み信号を発生する
割込み信号発生手段とをさらに含み、この割込み信号が
上記割込み信号入力部に入力されることを特徴とする請
求項７記載のデータ転送制御装置。