JPH09179780A

JPH09179780A - バースト可でキャッシュ不可のメモリアクセスを支援するマイクロプロセッサ装置

Info

Publication number: JPH09179780A
Application number: JP8337132A
Authority: JP
Inventors: Jonathan H. Shiell; エィチ．シエルジョナサン; Ashwini K. Nanda; ケイ．ナンダアシュウィニ; Ian Chen; チェンイアン; Steven D Krueger; ディー．クルーガースチーブン
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1995-12-18
Filing date: 1996-12-17
Publication date: 1997-07-11
Anticipated expiration: 2016-12-17
Also published as: EP0782079A1; US6032225A; JP3886189B2

Abstract

(57)【要約】【課題】キャッシュ不可のメモリ位置にバースト可ア
クセスを行ってメモリアクセス性能を向上させる、マイ
クロプロセッサを用いた装置を開示する。【解決手段】この装置はメモリアドレス空間と入出力
アドレス空間を持つ。第１実施態様では、マイクロプロ
セッサ（５）がキャッシュ要求信号（ＣＡＣＨＥ＃）と
入出力要求制御信号（Ｍ／ＩＯ＃）を出力することによ
り、キャッシュアクセスが阻止されている主メモリ（２
０）の領域にバーストアクセスを行う。メモリコントロ
ーラ（１０）はこれをキャッシュ不可メモリ位置へのバ
ースト要求と解釈し、キャッシュ応答制御信号（ＫＥＮ
＃）を出力してバーストアクセスの許可を示し、バース
トメモリアクセスを行う。第２実施態様では、メモリコ
ントローラ（６０）はキャッシュ応答信号（ＫＥＮ＃）
とは別のバースト応答信号（ＢＥＮ＃）により、キャッ
シュ不可メモリ空間へのバーストアクセスに応答する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はマイクロプロセッ
サを用いたデータ処理装置の分野に関し、より特定する
と、メモリバッファ管理方式に関する。

【０００２】

【従来の技術】現在の高性能のデータ処理装置は、中央
処理装置（ＣＰＵ）として単一チップのマイクロプロセ
ッサを用い、主メモリとして半導体ランダムアクセスメ
モリ（ＲＡＭ）を用いて実現している。主メモリは一般
にダイナミックＲＡＭ（ＤＲＡＭ）で実現しており、密
度が高くビット当たりの価格は低い。しかし従来のＤＲ
ＡＭのアクセス時間とサイクル時間は比較的遅く、最新
のマイクロプロセッサのクロック速度に追いつくことが
できない。

【０００３】従来のマイクロプロセッサを用いたデータ
処理装置は、主メモリのアクセス速度の限界を克服しか
つ高密度で低価格のＤＲＡＭを得るために、キャッシュ
メモリを用いている。キャッシュメモリは一般に高速の
スタティックＲＡＭ（ＳＲＡＭ）の小さなブロックであ
って、マイクロプロセッサと同じチップ上かまたはチッ
プ外（またはその両方）にあり、近い将来アクセスする
可能性のあるメモリ位置の内容を記憶する。一般にキャ
ッシュメモリは、最近アクセスしたメモリ位置の近くの
メモリ位置の内容を記憶する。マイクロプロセッサはメ
モリに逐次にアクセスすることが多いので、逐次のサイ
クルで行う逐次のメモリアクセスは、メモリ空間内の互
いにごく近くのメモリアドレスにアクセスする。したが
って、隣のメモリ位置の内容をキャッシュ内に記憶すれ
ば、マイクロプロセッサから主メモリの代わりにキャッ
シュメモリにアクセスすることにより、メモリのかなり
の部分にアクセスすることができる。このように、キャ
ッシュメモリを用いることにより、装置全体の性能が向
上する。最近のマイクロプロセッサの中には多レベルの
キャッシュメモリを備えているものがあり、レベルが上
がるに従ってキャッシュメモリの容量が増加し（速度は
減少する）、性能が最適になる。キャッシュメモリを巧
みに設計し利用することにより、主ＤＲＡＭメモリへの
アクセスをできるだけ減らして、装置の性能を大きく向
上させることができる。

【０００４】マイクロプロセッサを用いた装置のメモリ
アクセス性能を向上させる別の方法は、通常「バース
ト」アクセスサイクルと呼ぶ、特殊なメモリアクセスサ
イクルを用いることである。バーストメモリアクセスサ
イクルは、メモリ装置の動作において、一連のメモリ位
置にアクセスするのに用いる。一般に、バーストアクセ
スはマイクロプロセッサと主メモリの間に置いたメモリ
コントローラチップにより行い、マイクロプロセッサが
与えるアドレス情報と制御信号に応じて動作する。バー
ストサイクルはメモリアクセスの性能を向上させるのに
非常に効果がある。たとえば８バイトのバスを持つ最近
の装置では、最高のキャッシュを用いた場合には、わず
か５バスサイクル（２−１−１−１）で単一のメモリア
ドレスを与えることにより、１バーストサイクルで３２
バイトのメモリにアクセスすることができる。またバス
サイクルシーケンス８−３−３−３（全体で１７バスサ
イクル）で３２バイトのアクセスを行うページモードＤ
ＲＡＭを用いることにより、また最高の場合はバスサイ
クルシーケンス６−１−１−１（全体で９バスサイク
ル）で３２バイトのバーストアクセスを行う早期データ
出力(Early Data Out)（ＥＤＯ）および同期ＤＲＡＭな
どの特殊なＤＲＡＭ機能を用いることにより、バースト
アクセスは非常に効率的になる。非バーストの場合に比
べるとこれは格段の進歩である。非バーストで、８度の
別個の４バイト読み出し（非バーストアクセスは一般に
４バイトより長くないので）を１グループとしてアクセ
スすると、３２バイト線にアクセスするのに６４サイク
ル必要である。このように、バーストモードメモリアク
セスは非バーストサイクルに比べて一般に２倍から６倍
速い。

【０００５】いわゆる「ペンティアム級」のマイクロプ
ロセッサ（インテルコーポレーションが発売しているＰ
ＥＮＴＩＵＭマイクロプロセッサと互換性のある機能と
命令セットを持つマイクロプロセッサ）などの、よく知
られた「ｘ８６」構造を用いたマイクロプロセッサで
は、バーストメモリアクセスはキャッシュ動作にリンク
している。言い換えると、ｘ８６構造のマイクロプロセ
ッサのバーストメモリ動作は、キャッシュ書込(cache l
ine fill) 動作（メモリから読み出す）およびキャッシ
ュからメモリへの書込(write-back)動作（メモリに書き
込む）に関してだけ行う。これらのマイクロプロセッサ
をキャッシュ構造にしてほとんどのデータおよび命令の
検索をキャッシュメモリにより行う場合、キャッシュ動
作にバーストメモリアクセスを行えば性能は極めて高く
なる。

【０００６】

【発明が解決しようとする課題】一般にキャッシュ化の
動作は「真の」メモリ位置に対して優れている（従来の
メモリアクセス動作では、マイクロプロセッサは真のメ
モリ位置にだけデータの書き込みまたは読み出しを行
う）。というのは、マイクロプロセッサはキャッシュの
メモリ位置の値と主メモリのメモリ位置の値とを一致さ
せることができるからである。同じメモリ位置について
キャッシュの値と主メモリの値が同じであれば、主メモ
リの値の代わりにキャッシュの値を読んでも問題はな
い。しかし、たとえば入出力装置の状態を含むメモリ位
置や、グラフィックスアクセラレータにより変えられる
スクリーンバッファのメモリ位置の場合は、メモリ位置
が揮発性であってメモリ位置のキャッシュの値が古くな
っていることがよくある。主メモリ位置の代わりに揮発
性のメモリ位置のキャッシュの値を読むと、装置の動作
に大きな問題を生じる。したがって従来のＩＢＭのＰＣ
構造では、一般にメモリコントローラが動作して、マイ
クロプロセッサがこれらの揮発性の位置を「キャッシュ
可(cacheable) 」にして（すなわち、キャッシュメモリ
に記憶して）アクセスを阻止する。

【０００７】たとえばメモリ写像レジスタは、従来のメ
モリアクセスでアクセスするが一般にキャッシュ可アク
セスは阻止する領域である。というのは、メモリ写像レ
ジスタは頻繁にポーリングして装置の状態の変化を検出
し、これに応じて何らかの制御を行うからである。メモ
リ写像レジスタをキャッシュ化した場合、装置の状態が
変わるとメモリ写像レジスタの主メモリの値は変わる
が、キャッシュ化した値は変わらない。メモリ写像レジ
スタを定期的にポーリングしてもキャッシュの値を読み
出すだけであって、知りたい装置の状態の変化は検出し
ないので制御ができなくなる。別の例で、メモリ写像入
出力機能などの非メモリ装置をキャッシュ化すると、オ
ンチップキャッシュメモリの読み出しはバスサイクルと
して現れないので、バスでの読み出し動作に応じて状態
が変わる型の入出力装置では別の問題が生じる。またキ
ャッシュは主メモリよりも更新された値を多く含むの
で、書き戻しキャッシュ化も非メモリ位置に関して問題
を生じる。読出しキャッシュへの書き込みはバスに現れ
ないので、これらの位置をキャッシュ化すると、バスに
行った書き込みを再び命令するように見える。

【０００８】揮発性なので一般にキャッシュ可アクセス
を阻止するメモリ領域の別の例としてビデオメモリがあ
る。ビデオメモリは論理的にはマイクロプロセッサのメ
モリ写像内にあり、物理的には主メモリ内にあるかまた
は別個にある（グラフィックスアダプタ内など）。ビデ
オメモリはマイクロプロセッサ以外の装置（たとえば、
グラフィックスプロセッサ、すなわちグラフィックスア
ダプタ）の制御の下にあることが多い。その内容はマイ
クロプロセッサの制御の外で頻繁に変えられるので、主
マイクロプロセッサによるキャッシュ可アクセスには適
していない。ビデオメモリの一部をマイクロプロセッサ
のキャッシュ内に記憶すると、グラフィックスプロセッ
サにより変えられるので、その後キャッシュの内容をア
クセスしても無効になる可能性がある。

【０００９】したがって従来のｘ８６構造のマイクロプ
ロセッサでは、バースト可メモリアクセスはアクセスす
るメモリ位置がキャッシュ可であることにつながってい
る。たとえばＰＥＮＴＩＵＭマイクロプロセッサは、メ
モリにアクセス中は（マイクロプロセッサが端子Ｍ／Ｉ
Ｏ＃に高論理レベルを与えることによりメモリアクセス
であることを示す。ただし＃は信号が低論理レベルで活
動状態であることを示す）端子ＣＡＣＨＥ＃に制御信号
を出力することにより、バースト可メモリアクセスを要
求する。この要求に応じて、メモリコントローラはマイ
クロプロセッサが与えたメモリアドレスがメモリ空間の
キャッシュ可領域にあるかどうかを決定し、キャッシュ
可領域内にある場合はマイクロプロセッサにＫＥＮ＃入
力を表明し、バーストアクセスを行う。この従来の方法
では、キャッシュ可アクセスが阻止されたメモリの領域
にマイクロプロセッサがバースト可アクセスを要求した
場合は、メモリコントローラはバースト可アクセスを行
わず、ＫＥＮ＃の出力を停止して(deasserting) このこ
とを示す。そして、所望のメモリ位置に単一転送アクセ
スを行う。

【００１０】

【課題を解決するための手段】この発明はマイクロプロ
セッサ、たとえばＰＥＮＴＩＵＭ級のマイクロプロセッ
サ、を用いたデータ処理装置で実現する。マイクロプロ
セッサは入出力アドレス空間を持つ。入出力アドレス空
間はメモリアドレス空間内の位置と共通のアドレス値を
持ち、メモリ／入出力選択制御信号により選択できる。
またマイクロプロセッサは、メモリへのキャッシュアク
セス要求を示す制御出力を持つ。この発明ではマイクロ
プロセッサは、メモリアドレスの提示と組み合わせたキ
ャッシュ要求信号と、入出力アクセスの選択とを表明す
ることにより、キャッシュ不可メモリ領域へのバースト
可アクセスを要求する。この装置はメモリコントローラ
を備える。メモリコントローラは、キャッシュ要求信号
と入出力アクセス選択の組み合わせをメモリへのバース
ト可アクセスの要求と解釈してバースト可アクセスを行
い、制御信号によりこのことをマイクロプロセッサに示
す。

【００１１】この発明の目的は、キャッシュ不可のメモ
リ位置にバースト可アクセスを行う、マイクロプロセッ
サを用いたデータ処理装置を提供することである。この
発明の別の目的は、このアクセスを読み出しにも書き込
みにも行うことである。この発明の他の目的や利点は、
以下の説明と図面を参照すれば、当業者には明らかにな
る。

【００１２】

【発明の実施の形態】

【実施例】図１を参照して、この発明の第１の好ましい
実施態様を実現する例示のマイクロプロセッサを用いた
装置２を詳細に説明する。図１に示すように、装置２は
中央処理装置（ＣＰＵ）５を備える。この発明の実施態
様では、ＣＰＵ５はよく知られた「ｘ８６構造」のマイ
クロプロセッサであり、好ましくはＰＥＮＴＩＵＭ級の
マイクロプロセッサである。ＣＰＵ５はその一部にバス
インターフェース装置（ＢＩＵ）８を備える。ＢＩＵ８
はＣＰＵ５の内部の回路であって、ＣＰＵ５と装置２内
の他の部分との間の通信を制御する。この発明のこの実
施態様では、ＣＰＵ５のＢＩＵ８は、アドレスバスＡＢ
ＵＳとデータバスＤＢＵＳと制御バスＣＢＵＳから成る
バスに接続する。この技術では普通であるが、アドレス
バスＡＢＵＳはＣＰＵ５が２進アドレスを与えて装置２
の他の要素にアクセスするためのバスであり、データバ
スＤＢＵＳはＣＰＵ５と他の装置要素との間でディジタ
ルデータを伝送するためのバスであり、制御バスＣＢＵ
Ｓは装置２の要素間に制御信号を伝えるためのバスであ
る。

【００１３】図１の装置２では、関連するコントローラ
により種々の周辺要素がバスＡＢＵＳ、ＤＢＵＳ、ＣＢ
ＵＳに接続し、通常の装置の機能を行う。装置２の主メ
モリ２０は、メモリコントローラ１０によりバスＡＢＵ
Ｓ、ＤＢＵＳ、ＣＢＵＳに結合する。メモリコントロー
ラ１０はＣＰＵ５からアドレス値と制御信号を受けて対
応する制御信号を主メモリ２０に与え、主メモリ２０は
データバスＤＢＵＳにより、ＣＰＵ５とデータを授受す
るなどの所望の動作を行う。また装置２はレベル３キャ
ッシュメモリ２２を備える。キャッシュメモリ２２は通
常の方法でキャッシュコントローラ１２に接続する。キ
ャッシュコントローラ１２はバスＡＢＵＳ、ＤＢＵＳ、
ＣＢＵＳに接続し、ＣＰＵ５とレベル３キャッシュメモ
リ２２との間のデータの伝送を制御する。この例では、
レベル３キャッシュメモリ２２は装置２の第３レベルキ
ャッシュメモリで、レベル１およびレベル２キャッシュ
メモリはＣＰＵ５内にある（図１にはレベル２キャッシ
ュ６を示す）。

【００１４】また装置２は入出力コントローラ１４を備
える。入出力コントローラ１４はバスＡＢＵＳ、ＤＢＵ
Ｓ、ＣＢＵＳによりＣＰＵ５に接続し、また数個の入出
力装置２４に接続する。入出力装置２４は、ビデオモニ
タや、キーボードや、位置決め装置や、ディスク駆動副
装置など、装置２内の一般的な入力および出力周辺装置
を含む。コントローラ１０、１２、１４は一般にいわゆ
る「チップセット」で実現され、ＣＰＵ５と共に動作す
る。さらに装置２はクロック発生回路１６を備える。ク
ロック発生回路１６は周期的なクロック信号を線ＣＬＫ
に発生させてシステム２の各要素に（ＢＩＵ８を通して
ＣＰＵ５にも）与え、また種々の各装置要素内に内部ク
ロック信号を発生させる。したがって装置２はデスクト
ップワークステーションや携帯用ノートブック型などの
一般的な最新のコンピュータに対応する。コンピュータ
プログラムはディスク記憶装置（入出力装置２４の中の
１つで表す）内に記憶し、主メモリ２０にダウンロード
して動作させる。

【００１５】メモリアクセスを行うには、ＣＰＵ５はバ
スＡＢＵＳにアドレス値を与え、同時に制御バスＣＢＵ
Ｓに該当する制御信号（読み出し／書き込み選択信号を
含む）を与える。メモリコントローラ１０は該当する制
御信号を主メモリ２０に与え、所望の位置にアクセスす
る。この例では、主メモリ２０の一部２０ｖはビデオメ
モリで、入出力機能２４の１つのグラフィックスアダプ
タ（すなわちコントローラ）により、バスＡＢＵＳ、Ｄ
ＢＵＳ、ＣＢＵＳ、または第２バス（図示せず）を用い
て独立にアクセスすることができる。またはビデオメモ
リ２０ｖは、ＰＣＩビデオカードの場合のように、バス
上の独自の装置として実現することもできる。メモリコ
ントローラ１０の制御の下に（一般に制御バスＣＢＵＳ
を用いてメモリコントローラ１０とＣＰＵ５の間の初期
接続手順プロトコルにより行う）、ＣＰＵ５はデータバ
スＤＢＵＳ上にデータを与える（メモリ書き込み）か、
データバスＤＢＵＳからデータを受ける（メモリ読み出
し）。

【００１６】図１に示すように、メモリ通信も入出力通
信も同じバス、すなわちアドレスバスＡＢＵＳ、データ
バスＤＢＵＳ、制御バスＣＢＵＳを用いて行う。したが
って、ｘ８６構造のマイクロプロセッサを用いた装置で
通常行うように、この発明の実施態様でも入出力アクセ
スは上述のメモリアクセスと同様の方法で行う。すなわ
ち、ＣＰＵ５はアドレスバスＡＢＵＳにアドレスを与
え、同時にバスＣＢＵＳに該当する制御信号を与える。
入出力動作では、アドレスバスＡＢＵＳのアドレスは入
出力機能２４の特定の１つに対応する。入出力コントロ
ーラ１４の制御の下に、ＣＰＵ５から選択された入出力
機能２４にデータバスＤＢＵＳを用いて（出力動作の場
合）、または選択された入出力機能２４からＣＰＵ５に
データバスＤＢＵＳを用いて（入力動作の場合）、デー
タを伝送する。

【００１７】次に図２を参照して、この発明の第１実施
態様のメモリコントローラ１０の構成と動作について、
またＣＰＵ５および主メモリ２０に関連して、詳細に説
明する。図２に示すように、アドレスバスＡＢＵＳ、デ
ータバスＤＢＵＳ、制御バスＣＢＵＳ（これらはＣＰＵ
５の特定の端子に接続する）により、ＣＰＵ５のＢＩＵ
８はメモリコントローラ１０と通信する。ＣＰＵ５の端
子は外部コネクタで、その形式はピン（ピン−グリッド
−アレイパッケージの場合）や、はんだボールや、パッ
ケージリード線や、ボンドパッド（チップ形式の場合）
や、集積回路パッケージ用の任意のその他の従来型の外
部接続である。この技術で知られているように、ＣＰＵ
５の端子は通常ピン名または信号名で呼ぶ。説明の都合
上、ＣＰＵ５の端子に接続するバス線の名は対応する端
子と同じ名とする。図２に示すように、制御バスＣＢＵ
ＳはＣＰＵ５の端子（この例では従来のＰＥＮＴＩＵＭ
級のマイクロプロセッサの端子、たとえばメモリ／入出
力選択Ｍ／ＩＯ＃、キャッシュ要求ＣＡＣＨＥ＃、バー
スト作動可能ＢＲＤＹ＃、キャッシュ可能ＫＥＮ＃など
を含む）に対応する線を備える。メモリアクセスを行う
のに用いる他の従来のＰＥＮＴＩＵＭ級の端子（図２に
は示していない）には、バイト可能信号ＢＥ７＃−ＢＥ
０、アドレス状態信号ＡＤＳ＃、データ／制御選択Ｄ／
Ｃ＃、書き込み／読み出し選択Ｗ／Ｒ＃、読出書込み／
ライトスルー(write-through) 信号ＷＢ／ＷＴ＃、など
がある。クロック発生器１６は線ＣＬＫによりＣＰＵ５
（ＢＩＵ８を通して）とメモリコントローラ１０にクロ
ック信号を与える。

【００１８】メモリコントローラ１０は、ＣＰＵ５と主
メモリ２０の間の通信を行うためのいくつかの機能ブロ
ックを備える。当業者は機能的な説明からメモリコント
ローラ１０の構成と動作を完全に理解できるので、図２
にはこれらのブロックを機能的に示す。この技術で従来
行われているように、アドレスバッファ２１はアドレス
バスＡＢＵＳによりＣＰＵ５からメモリアドレスを受け
てアドレスマルチプレクサ２６に送り、アドレス線Ａ_n
からＡ_oにより主メモリ２０に与える。同様にメモリコ
ントローラ１０内のデータバッファ２３はデータバスＤ
ＢＵＳによりＣＰＵ５からデータを受けて、書き込み動
作の場合はこれを書き込みバッファ２７に送る。書き込
みバッファ２７はデータ線Ｄ_inにより主メモリ２０と通
信する。しかしこの信号路は双方向的であって、書き込
みバッファ２７は線Ｄ_outにより主メモリ２０からデー
タを受け、このデータをデータバッファ２３に送って、
メモリ読み出し動作でＣＰＵ５に与える。

【００１９】ＣＰＵ５と主メモリ２０との間の通信の制
御はバス制御回路２５により行う。バス制御回路２５は
制御バスＣＢＵＳとメモリ制御回路２９に接続する。さ
らにメモリコントローラ１０は制御論理２８を備える。
制御論理２８はメモリコントローラ１０の内部動作を制
御する。詳しく言うと、バス制御回路２５は制御バスＣ
ＢＵＳによりＣＰＵ５から制御信号（信号Ｍ／ＩＯ＃と
ＣＡＣＨＥ＃を含む）を受け、メモリアクセス要求に応
じて、該当する従来のＤＲＡＭ制御およびタイミング信
号を主メモリ２０に送るようメモリ制御回路２９に命令
してメモリアクセスを行う。この信号には、行アドレス
ストローブ（ＲＡＳ＃）、列アドレスストローブ（ＣＡ
Ｓ＃）、書き込み可能（ＷＥ＃）がある。さらに、バス
制御回路２５はＣＰＵ５に制御信号を送ってメモリアク
セスの状態を示す。この制御信号はキャッシュ可能信号
ＫＥＮ＃とバースト作動可能信号ＢＲＤＹ＃（これはバ
ーストアクセスに特に重要で、後で説明する）を含む。

【００２０】またメモリコントローラ１０の制御論理２
８は好ましくはメモリコントローラ１０の動作を制御す
るプログラマブルレジスタを備える。このレジスタは主
メモリ２０のキャッシュ不可位置を規定するレジスタを
含む。ＣＰＵ５が要求する各メモリアクセスに応じて、
制御論理２８はこれらのレジスタを調べて、アドレスバ
スＡＢＵＳに与えられる所望のメモリアドレスがメモリ
アドレス空間のキャッシュ不可領域にあるかどうかを決
定する。この技術で知られているように、メモリコント
ローラ１０は線ＫＥＮ＃を出力して、所望のメモリアド
レスがキャッシュ可であることをＣＰＵ５に示し、また
所望のメモリアドレスがキャッシュ不可領域内にある場
合は線ＫＥＮ＃の出力を停止する。

【００２１】この発明の背景に関して上に述べたよう
に、従来の技術ではバースト可メモリアクセスはキャッ
シュ不可領域にないメモリアドレスだけに用いることが
できる。したがって従来のマイクロプロセッサは、キャ
ッシュ不可領域へのメモリアクセス要求に応じて線ＫＥ
Ｎ＃の出力を停止した。さらに、マイクロプロセッサの
端子ＢＲＤＹ＃はメモリのキャッシュ不可領域への単一
転送動作（読み出しまたは書き込み）の間だけ出力し、
バーストアクセスの場合のような多バスサイクルでは表
明しない。

【００２２】図３はこの発明のこの実施態様の装置２内
の各アドレス空間の略図である。例示の装置２は、従来
のＰＥＮＴＩＵＭ級のマイクロプロセッサのように、４
ギガバイトのメモリアドレス空間３０（メモリアドレス
は００００００００ｈからＦＦＦＦＦＦＦＦｈ）と
６４キロバイトの入出力アドレス空間４０（メモリアド
レスは００００００００ｈから００００ＦＦＦＦ
ｈ）を持つ。またＣＰＵ５を含めて一般のＰＥＮＴＩＵ
Ｍ級のマイクロプロセッサのように、メモリアドレス空
間３０と入出力アドレス空間４０はいくつかの同じアド
レス値（すなわちメモリアドレス空間３０内と入出力ア
ドレス空間４０内の位置に対応する、０００００００
０ｈと００００ＦＦＦＦｈの間のアドレス値）を共有
する。上に説明したように、従来のｘ８６構造のマイク
ロプロセッサはＭ／ＩＯ＃と呼ぶ端子に制御信号を与え
る。Ｍ／ＩＯ＃は、高論理レベルの場合はメモリアクセ
スが起こることを示し、低論理レベルの場合は入出力動
作が起こることを示す。

【００２３】図３に示すように、メモリアドレス空間３
０はキャッシュ不可領域３２を含む。上に説明したよう
に、キャッシュ不可領域３２はメモリアドレス空間３０
の領域に対応し、キャッシュ書き込みまたはキャッシュ
読み出しによるアクセスが阻止される。或るレジスタ
（キャッシュ可アクセスを阻止するアドレスを含んでい
る）の内容に従って、メモリコントローラ１０は、特定
すると制御論理２８は、キャッシュ不可領域へのキャッ
シュ可アクセスを阻止する。キャッシュ不可領域３２と
はビデオメモリ２０ｖ（図１参照）やメモリ写像制御レ
ジスタなどで、どちらもキャッシュ記憶に適していな
い。このように、メモリコントローラ１０が動作して線
ＫＥＮ＃に出力停止の状態を出すことにより、キャッシ
ュ不可領域３２の内容をＣＰＵ５の内部キャッシュ（た
とえば図１に示すレベル２キャッシュ６）に記憶するの
を阻止する。

【００２４】しかしこの発明に関連して、ｘ８６構造の
マイクロプロセッサ内の主メモリのキャッシュ不可領域
にバーストアクセス機能を与えると有用であることが分
かった。たとえば、ＣＰＵ５はキャッシュ不可領域３２
内のビデオメモリ２０ｖの一部の内容に迅速にアクセス
したい（すなわちバーストモードで）場合がある。また
たとえば、ＣＰＵ５はスクリーン像をメモリに複写した
い、またはメモリの別の部分をビデオメモリに複写した
い場合がある。ビデオメモリ２０ｖはキャッシュ不可な
ので、従来のｘ８６構造の装置はキャッシュ不可領域３
２へのバースト可アクセスを阻止する。

【００２５】しかしこの発明の第１の好ましい実施態様
では、ＣＰＵ５は制御バスＣＢＵＳ内にある制御信号を
用いて、主メモリ２０にバースト可だがキャッシュ不可
のアクセスを要求することができる。上に示したよう
に、従来のｘ８６構造のマイクロプロセッサは制御出力
信号Ｍ／ＩＯ＃を用いて、メモリアクセスを行うか（Ｍ
／ＩＯ＃が高）入出力動作を行うか（Ｍ／ＩＯ＃が低）
を示す。対照的にこの発明のこの実施態様では、ＣＰＵ
５は線Ｍ／ＩＯ＃の低論理レベルとＣＡＣＨＥ＃信号の
表明（低論理信号）の組み合わせを用いて、メモリアド
レス空間３０のキャッシュ不可領域にバースト可メモリ
アクセスを要求する。メモリコントローラ１０は、特定
するとその中のバス制御回路２５は、このＭ／ＩＯ＃低
とＣＡＣＨＥ＃低の組み合わせをバーストメモリアクセ
スの要求と解釈し（従来の方法で入出力要求と解釈する
のとは異なる）、メモリアドレスがメモリアドレス空間
３０のキャッシュ不可領域３２内であることを制御論理
２８が示す場合でも、主メモリ２０にキャッシュ不可バ
ーストメモリアクセスを行う。ＣＰＵ５がＭ／ＩＯ＃低
およびＣＡＣＨＥ＃低と共にメモリアドレス空間３０の
キャッシュ可領域内のアドレスを与える場合も、バース
トアクセスを要求して実行する。しかしこの場合は、ア
ドレスされたメモリ位置にキャッシュアクセスが可能な
場合でも、ＣＰＵ５はキャッシュアクセスをしない。

【００２６】この発明のこの実施態様では、次の表およ
び図３の対応する論理に従って、ＣＰＵ５は制御信号Ｍ
／ＩＯ＃およびＣＡＣＨＥ＃によりメモリおよび入出力
動作を要求する。動作の種類Ｍ／ＩＯ＃ＣＡＣＨＥ＃バースト可、キャッシュ可のメモリアクセス１０入出力動作（入力または出力）０１バースト不可、キャッシュの不可のメモリアクセス１１バースト可、キャッシュ不可のメモリアクセス００

【００２７】この動作の略図を図３のバス制御回路２５
に示す。バス制御回路２５は、単一メモリ転送サイクル
（すなわちバースト不可でキャッシュ不可）用の制御信
号ＭＥＮ１と、バースト可でキャッシュ可のメモリアク
セス用のＭＥＮＢＣと、入出力動作用のＩＯＥＮと、バ
ースト可でキャッシュ不可のメモリアクセス用のＭＥＮ
ＢＮＣを駆動するのに用いる。ＡＮＤゲート３１は線Ｍ
／ＩＯ＃とＣＡＣＨＥ＃が共に高のときだけ線ＭＥＮ１
を高に駆動し、ＡＮＤゲート３３は線Ｍ／ＩＯ＃が低で
線ＣＡＣＨＥ＃が高のときだけ線ＩＯＥＮを高に駆動
し、ＡＮＤゲート３５は線Ｍ／ＩＯ＃が高で線ＣＡＣＨ
Ｅ＃が低のときだけ線ＭＥＮＢＣを高に駆動し、ＡＮＤ
ゲート３７は線Ｍ／ＩＯ＃とＣＡＣＨＥ＃が共に低のと
きだけ線ＭＥＮＢＮＣを高に駆動する。

【００２８】もちろん、この発明のこの実施態様では、
入出力コントローラ１４は線Ｍ／ＩＯ＃の論理レベルが
低で線ＣＡＣＨＥ＃が低のときには応答しないように設
計して、バースト可でキャッシュ不可のメモリアクセス
が、意図しない入出力動作と共に起こったためにバスが
矛盾することのないようにしなければならない。

【００２９】次に図４を参照して、この発明の第１の好
ましい実施態様において、ＣＰＵ５が要求し主メモリ２
０およびメモリコントローラ１０が行うバースト可でキ
ャッシュ不可のメモリ読み出し動作を示すタイミング図
を、以下にさらに詳細に説明する。この例では、ＣＰＵ
５はアドレスバス線Ａ３１−Ａ３にメモリアドレスを出
し、同時にバイト可能線ＢＥ７＃−ＢＥ０＃に０の値を
出して、読み出しメモリアクセスを要求する。ＣＰＵ５
が線ＡＤＳ＃に低論理レベルを表明するとこのアドレス
が有効になる。バースト可でキャッシュ不可のメモリ読
み出しのこの例では、ＣＰＵ５が与えるアドレスはメモ
リアドレス空間３０のキャッシュ不可領域３２内にあ
る。またメモリアドレスと共に、ＣＰＵ５は線Ｄ／Ｃ＃
に高論理レベルを出してこの動作がデータ動作であるこ
とを示し、また線Ｗ／Ｒ＃低を出力してメモリ読み出し
を要求する。これらの信号は、ｘ８６構造のマイクロプ
ロセッサの読み出し動作で従来から用いられている。ま
たこの発明のこの第１の実施態様では、ＣＰＵ５は線Ｍ
／ＩＯ＃に低論理レベルを与え、同時に線ＣＡＣＨＥ＃
に低論理レベルを与える。これらの信号はすべて図４の
バスサイクルＢ０にある。

【００３０】信号のこの組み合わせにより、主メモリ２
０のキャッシュ不可領域にバースト可アクセスを要求中
であることをメモリコントローラ１０に示す。メモリコ
ントローラ１０はこの要求に応えて該当する制御信号と
アドレスを主メモリ２０内のアドレスされたメモリ装置
に出す。バスサイクルＢ２で（バスサイクルＢ１は待ち
状態である）、線ＫＥＮ＃低を出力することにより主メ
モリ２０へのバースト可アクセスが許可されたことを、
また線ＢＲＤＹ＃低を出力することにより現在のクロッ
クサイクルの終わりにデータバスＤＢＵＳに有効なメモ
リデータが乗ることを、メモリコントローラ１０はＣＰ
Ｕ５に示す。メモリ読み出しがキャッシュ不可なので、
線ＷＢ／ＷＴ＃はこの動作ではドントケア(don't care)
である。次に、有効なデータが４語(quad words)ＱＷ０
からＱＷ３の形式で（それぞれ６４ビットすなわち８バ
イトで）現在のバスサイクルＢ２の終わりと次の３連続
バスサイクルＢ３からＢ５に、データバスＤＢＵＳに現
れる（待ち状態がないと仮定する）。この発明のこの実
施態様では、バスサイクルＢ６でメモリコントローラは
線ＢＲＤＹ＃を高状態に駆動して、バーストメモリ読み
出しが完了したことを示す。バースト可でキャッシュ不
可型または他の型の、以後のメモリアクセスは従来の方
法で行う。

【００３１】次に図５を参照して、バースト可でキャッ
シュ不可のメモリ書き込み動作について詳細に説明す
る。図４のメモリ読み出しの場合と同様に、ＣＰＵ５は
動作を開始して、バスサイクルＷＢ０で所望のアドレス
をアドレス線Ａ３１からＡ３に与え、ＡＤＳ＃信号低を
ＣＰＵ５が表明すると同時にバイト可能ビットＢＥ＃を
ゼロにし、また線Ｄ／Ｃ＃のレベルを高にする。またこ
のサイクルＷＢ０で、ＣＰＵ５は線Ｗ／Ｒ＃高を出力し
てメモリ書き込みを行おうとしていることを示し、線Ｍ
／ＩＯ＃低および線ＣＡＣＨＥ＃低を出力してキャッシ
ュ不可メモリ位置へのバースト書き込みを要求する。読
み出しの場合と同様に、アドレスがメモリアドレス空間
３０のキャッシュ可領域を指す場合は、バーストアクセ
スは行うがキャッシュへの書き込みは行わない。ＣＰＵ
５のこの要求に応じて、メモリコントローラ１０は線Ｋ
ＥＮ＃に低論理レベルを出して（１つの待ち状態の後、
バスサイクルＷＢ２で）主メモリ２０へのバーストアク
セスが許可されたことを示し、それと共に線ＢＲＤＹ＃
を低論理レベルにして、現在のバスサイクルＷＢ２の終
わりに有効なデータが入ることを示す。次にＣＰＵ５
は、バスサイクルＷＢ２の終わりとその後の３バスサイ
クルＷＢ３からＷＢ５に、データバスＤＢＵＳに有効な
データを乗せて書き込みを行う。最終バスサイクルＷＢ
６でメモリコントローラ１０は線ＢＲＤＹ＃を駆動し
て、バースト書き込み動作が完了したことを示す。

【００３２】したがってこの発明のこの好ましい実施態
様では、ｘ８６構造のマイクロプロセッサを用いたコン
ピュータ装置内の主メモリのキャッシュ不可領域にバー
スト可アクセスを行う。このようにしてメモリ動作の広
い範囲において、特にビデオＲＡＭ位置などのキャッシ
ュ化に適していないメモリ位置にアクセスするときに、
バースト速度でメモリ動作を行うことができる。さらに
この発明のこの第１の実施態様では、マイクロプロセッ
サにピンを追加する必要なく、このアクセスを行うこと
ができる。

【００３３】マイクロプロセッサの追加のピンとこれに
対応するマザーボード導体が利用できる場合は、この発
明は第２の実施態様で実現してよい。これについては、
図６を参照して説明する。図６では、図２と同じ要素に
は同じ番号を用いて参照する。

【００３４】図６に示すＣＰＵ５０は図２に関して説明
したＰＥＮＴＩＵＭ級のマイクロプロセッサであるが、
この設計では或る型のメモリアクセスはバースト可アク
セスの要求を意味する。これらの要求をメモリコントロ
ーラ６０内のバス制御論理５５に伝えて（明示的にまた
は暗示的に）、バーストメモリアクセス要求と解釈す
る。

【００３５】たとえば、ＣＰＵ５０はＲＥＰＭＯＶ命
令セットなどのブロックメモリアクセス動作を行うと、
ＢＩＵ８に制御フラグをセットしてバス制御論理５５に
伝える。この場合、制御フラグをセットすると、バス制
御論理５５はその後のすべてのメモリアクセス要求（線
Ｍ／ＩＯ＃が高）をバーストアクセス、すなわちメモリ
アドレス空間のキャッシュ可およびキャッシュ不可領域
へのアクセスの要求と解釈する。またはＣＰＵ５０は、
メモリのキャッシュ可およびキャッシュ不可領域へのバ
ーストメモリアクセスであることをはっきり示す特定の
命令を実行する。この場合も、ＣＰＵ５０はフラグすな
わち制御信号をセットして、バーストアクセスを要求し
たことをメモリコントローラ６０に示す。

【００３６】この発明のこの第２の実施態様では、ＣＰ
Ｕ５０はメモリのキャッシュ可およびキャッシュ不可領
域にバーストメモリアクセスを要求するので、メモリコ
ントローラ６０からＣＰＵ５０へはキャッシュ可とバー
スト可を別々に示すことが好ましい。これは、ＣＰＵ５
０は暗黙のバーストアクセス要求を出すが、メモリアド
レスがメモリアドレス空間のキャッシュ可領域にあるか
どうかは知らないからである。メモリアクセスがキャッ
シュ不可の場合でも、やはりバースト可アクセスが望ま
しい。したがってこの発明のこの実施態様では、バース
ト可能信号ＢＥＮ＃が与えられる。これは、従来のＰＥ
ＮＴＩＵＭ級の制御信号およびピンの他に、この発明の
この実施態様で与えられる信号および対応するＣＰＵ端
子である。図６に示すようにこの発明のこの実施態様で
は、バス制御論理５５は線ＫＥＮ＃に信号を出してメモ
リアクセスがキャッシュ可であることを示し（この発明
の第１の実施態様で前に説明したのと同様に）、また線
ＢＥＮ＃に信号を出してバーストアクセスが許可された
かどうかを示す。ＣＰＵ５０がキャッシュ不可メモリ位
置にバーストアクセスを要求した場合は、バス制御論理
５５は線ＫＥＮ＃を高に保持し（キャッシュ不可アクセ
スを示す）、ＢＥＮ＃を低に駆動して、バースト可アク
セスが許可されたことを示し、データバスＤＢＵＳに４
カッド語のデータがある、またはこれから入ることをＣ
ＰＵ５０に知らせる。

【００３７】この発明のこの第２の実施態様では、メモ
リコントローラ６０はキャッシュ可だがバースト可でな
いメモリアクセスを行い、このことをＣＰＵ５０に伝え
ることができる（線ＫＥＮ＃を低にし線ＢＥＮ＃を高に
することにより）。しかしキャッシュ充填および書き戻
しは全キャッシュ線で行うことが好ましいので、このメ
モリアクセスモードが有用かどうかは疑問である。

【００３８】したがって上に述べたこの発明のすべての
実施態様は、この発明は或る種のメモリ位置の、特にｘ
８６構造のマイクロプロセッサではバースト可アクセス
ができなかったビデオメモリなどの位置の、メモリアク
セス性能を向上させるという点が非常に優れている。こ
の発明ではメモリにバースト可でキャッシュ不可のアク
セスを行うことができるが、これはマイクロプロセッサ
を用いた装置の実質的な再設計や再構成を必要とせず、
またこの発明の一実施態様ではマイクロプロセッサの端
子を追加する必要もない。

【００３９】この発明について好ましい実施態様に関し
て説明したが、もちろんこれらの実施態様の修正や代替
が考えられる。当業者がこの説明と図面を参照すれば、
この発明の利点と長所を持つこれらの実施態様の修正や
代替が可能になることは明らかである。これらの修正や
代替は、特許請求の範囲に規定したこの発明の範囲内に
あるものである。

【００４０】以上の説明に関して更に以下の項を開示す
る。（１）マイクロプロセッサを用いたデータ処理装置で
あって、マイクロプロセッサであって、データ処理命令
を実行し、データ・制御・アドレス信号を伝達するバス
に接続し、前記制御信号は入力または出力動作を示す入
出力制御信号と、メモリアクセスを示すメモリアクセス
制御信号と、１アドレス値を与えて複数のアドレス可能
なメモリ位置へのアクセス要求を示すバースト要求信号
とを含み、前記マイクロプロセッサはキャッシュメモリ
を備える、マイクロプロセッサと、出力装置と、前記バ
スと出力装置に結合し、前記マイクロプロセッサが前記
バスにアドレス値と共に入出力制御信号を示すとこれに
応じて、データを前記マイクロプロセッサから受けて前
記出力装置から出力する、入出力装置コントローラと、
前記マイクロプロセッサと授受する入力および出力に対
応するディジタルデータを記憶し、アドレス空間を持
つ、主読み出し／書き込みメモリと、前記バスと主読み
出し／書き込みメモリに接続し、前記マイクロプロセッ
サが諸信号と共にメモリアクセス制御信号により前記バ
スにアドレス値を与えるとこれに応じて、前記主読み出
し／書き込みメモリへのアクセスを制御する、メモリコ
ントローラとを備え、前記メモリコントローラは主メモ
リのキャッシュ不可部分へのキャッシュアクセスを阻止
し、また前記マイクロプロセッサが入出力制御信号と共
にバースト要求信号を与えるとこれに応じて、前記メモ
リコントローラは前記主読み出し／書き込みメモリのキ
ャッシュ不可部分へのバーストメモリアクセスを可能に
する、マイクロプロセッサを用いたデータ処理装置。

【００４１】（２）前記マイクロプロセッサが主読み
出し／書き込みメモリのキャッシュ可部分へのメモリア
ドレスと共にバースト要求信号を与えるとこれに応じ
て、前記メモリコントローラはキャッシュメモリアクセ
スを可能にする、第１項記載のマイクロプロセッサを用
いたデータ処理装置。（３）前記入出力装置コントローラに結合し、前記マ
イクロプロセッサがバスにアドレス値と共に入出力制御
信号を与えるとこれに応じて、データを前記入出力コン
トローラに与えて前記マイクロプロセッサに伝達する、
入力装置をさらに備える、第１項記載のマイクロプロセ
ッサを用いたデータ処理装置。（４）前記マイクロプロセッサはｘ８６構造型であ
る、第１項記載のマイクロプロセッサを用いたデータ処
理装置。

【００４２】（５）前記マイクロプロセッサは前記バ
スに接続するＭ／ＩＯ＃端子を備え、前記マイクロプロ
セッサは前記Ｍ／ＩＯ＃端子を第１論理レベルにするこ
とにより入出力制御信号を与え、前記マイクロプロセッ
サは前記Ｍ／ＩＯ＃端子を第２論理レベルにすることに
よりメモリアクセス制御信号を与える、第４項記載のマ
イクロプロセッサを用いたデータ処理装置。（６）前記マイクロプロセッサは前記バスに接続する
ＣＡＣＨＥ＃端子を備え、前記マイクロプロセッサはＣ
ＡＣＨＥ＃端子を表明することによりバースト要求信号
を与える、第５項記載のマイクロプロセッサを用いたデ
ータ処理装置。（７）前記主読み出し／書き込みメモリの前記キャッ
シュ不可部分はビデオメモリに対応する、第１項記載の
マイクロプロセッサを用いたデータ処理装置。

【００４３】（８）前記主読み出し／書き込みメモリ
へのバーストアクセスを可能にするとこれに応じて、前
記メモリコントローラは前記バスにバーストアクセス応
答信号を与える、第１項記載のマイクロプロセッサを用
いたデータ処理装置。（９）前記主読み出し／書き込みメモリアドレス空間
のキャッシュ可部分へのキャッシュアクセスを可能にす
るとこれに応じて、前記メモリコントローラは前記バス
にキャッシュアクセス応答信号を与える、第８項記載の
マイクロプロセッサを用いたデータ処理装置。（１０）前記バスはＰＥＮＴＩＵＭ級のマイクロプロ
セッサ制御信号に対応する制御信号を伝達する複数の導
体を備え、前記複数の導体は前記メモリコントローラが
前記マイクロプロセッサに与えるキャッシュアクセス応
答信号を伝達する導体を含み、また前記バスは、前記メ
モリコントローラが前記バースト応答信号を与えるため
の、前記メモリコントローラと前記マイクロプロセッサ
の間に結合する導体をさらに備える、第９項記載のマイ
クロプロセッサを用いたデータ処理装置。

【００４４】（１１）前記メモリコントローラは主メ
モリのキャッシュ不可部分へのキャッシュアクセスを阻
止し、前記マイクロプロセッサは入出力制御信号を与え
て入力または出力動作を示し、前記データ処理装置は、
出力装置と、前記バスと出力装置に結合し、前記マイク
ロプロセッサが前記バスにアドレス値と共に入出力制御
信号を示すとこれに応じて、データを前記マイクロプロ
セッサから受けて出力装置から出力する、入出力装置コ
ントローラ、を備え、前記マイクロプロセッサが前記バ
スに入出力制御信号と共にバースト要求信号を与えると
これに応じて、前記メモリコントローラは前記主読み出
し／書き込みメモリのキャッシュ不可部分へのバースト
メモリアクセスを可能にする、第８項記載のマイクロプ
ロセッサを用いたデータ処理装置。

【００４５】（１２）ｘ８６構造のマイクロプロセッ
サ（５）を用いた装置（２）を開示する。この装置はメ
モリアドレス空間と入出力アドレス空間を持ち、入出力
動作は入出力写像により行う。この発明の第１実施態様
では、マイクロプロセッサ（５）がキャッシュ要求信号
（ＣＡＣＨＥ＃）と入出力動作を要求したことを示す制
御信号（Ｍ／ＩＯ＃）の組み合わせを出力することによ
り、キャッシュアクセスが阻止されている主メモリ（２
０）の領域にバーストアクセスを行う。メモリコントロ
ーラ（１０）はこの組み合わせをキャッシュ不可メモリ
位置へのバースト要求と解釈し、キャッシュ応答制御信
号（ＫＥＮ＃）を表明してバーストアクセスの許可を示
し、バーストメモリアクセスを行う。この発明の第２実
施態様では、メモリコントローラ（６０）はキャッシュ
応答信号（ＫＥＮ＃）とは別のバースト応答信号（ＢＥ
Ｎ＃）により、キャッシュ不可メモリ空間へのバースト
アクセスに応答する。

【図面の簡単な説明】

【図１】この発明の好ましい実施態様のデータ処理装置
の電気ブロック図。

【図２】この発明の第１実施態様の、図１の装置のメモ
リおよび入出力コントローラの電気ブロック図。

【図３】図１のデータ処理装置のメモリアドレス空間お
よび入出力アドレス空間の略図であって、この発明の第
１の好ましい実施態様における各アドレス空間をアクセ
スする条件を示す略図。

【図４】この発明の第１の好ましい実施態様の、キャッ
シュ不可メモリからのバースト読み出し要求と性能を示
すタイミング図。

【図５】この発明の第１の好ましい実施態様の、キャッ
シュ不可メモリからのバースト書き込み要求と性能を示
すタイミング図。

【図６】この発明の第２実施態様の、図１の装置のメモ
リおよび入出力コントローラの電気ブロック図。

【符号の説明】

２データ処理装置５中央処理装置（ＣＰＵ）８バスインターフェース１０メモリコントローラ１２キャッシュコントローラ１４入出力コントローラ１６クロック発生器２０主メモリ２２キャッシュメモリ２４入出力装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者イアンチェンアメリカ合衆国テキサス州ヒューストン, ストニィブルック 1809，アパートメントナンバー 105 (72)発明者スチーブンディー．クルーガーアメリカ合衆国テキサス州ダラス，ノールウェイロード 6449

Claims

【特許請求の範囲】

【請求項１】マイクロプロセッサを用いたデータ処理
装置であって、マイクロプロセッサであって、データ処理命令を実行
し、データ・制御・アドレス信号を伝達するバスに接続
し、前記制御信号は入力または出力動作を示す入出力制
御信号と、メモリアクセスを示すメモリアクセス制御信
号と、１アドレス値を与えて複数のアドレス可能なメモ
リ位置へのアクセス要求を示すバースト要求信号とを含
み、前記マイクロプロセッサはキャッシュメモリを備え
る、マイクロプロセッサと、出力装置と、前記バスと出力装置に結合し、前記マイクロプロセッサ
が前記バスにアドレス値と共に入出力制御信号を示すと
これに応じて、データを前記マイクロプロセッサから受
けて前記出力装置から出力する、入出力装置コントロー
ラと、前記マイクロプロセッサと授受する入力および出力に対
応するディジタルデータを記憶し、アドレス空間を持
つ、主読み出し／書き込みメモリと、前記バスと主読み出し／書き込みメモリに接続し、前記
マイクロプロセッサが諸信号と共にメモリアクセス制御
信号により前記バスにアドレス値を与えるとこれに応じ
て、前記主読み出し／書き込みメモリへのアクセスを制
御する、メモリコントローラとを備え、前記メモリコントローラは主メモリのキャッシュ不可部
分へのキャッシュアクセスを阻止し、また前記マイクロプロセッサが入出力制御信号と共にバ
ースト要求信号を与えるとこれに応じて、前記メモリコ
ントローラは前記主読み出し／書き込みメモリのキャッ
シュ不可部分へのバーストメモリアクセスを可能にす
る、マイクロプロセッサを用いたデータ処理装置。