JPH04293134A - メモリ・アクセス制御装置 - Google Patents
メモリ・アクセス制御装置Info
- Publication number
- JPH04293134A JPH04293134A JP3081445A JP8144591A JPH04293134A JP H04293134 A JPH04293134 A JP H04293134A JP 3081445 A JP3081445 A JP 3081445A JP 8144591 A JP8144591 A JP 8144591A JP H04293134 A JPH04293134 A JP H04293134A
- Authority
- JP
- Japan
- Prior art keywords
- access
- block
- address
- dram
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000006870 function Effects 0.000 claims abstract description 18
- 102100020800 DNA damage-regulated autophagy modulator protein 1 Human genes 0.000 description 24
- 101000931929 Homo sapiens DNA damage-regulated autophagy modulator protein 1 Proteins 0.000 description 24
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0215—Addressing or allocation; Relocation with look ahead addressing means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、記憶装置の記憶素子に
ブロック転送機能を有するＤＲＡＭを用いた計算機シス
テムに関し、特に、メモリ・アクセスに対する高速サー
ビスを行わせることができるメモリ・アクセス制御装置
に関するものである。
ブロック転送機能を有するＤＲＡＭを用いた計算機シス
テムに関し、特に、メモリ・アクセスに対する高速サー
ビスを行わせることができるメモリ・アクセス制御装置
に関するものである。
【０００２】
【従来の技術】現在の計算機システムの記憶装置には、
その記憶素子としてＤＲＡＭが用いられているものが多
い。ＤＲＡＭは大容量ではあるが、比較的低速であると
いう欠点をもつ。この低速であるという欠点の計算機シ
ステムに対する影響を小さくするために、キャッシュ・
メモリ等を設ける等の様々な工夫が行われた。キャッシ
ュ・メモリはアドレス毎にブロックとしてデータを保持
しておく記憶手段であるが、一般にこのブロックは、メ
モリのアクセス・バンド幅の整数倍という単位で管理さ
れる。すなわち、キャッシュ・ミス・ヒット時における
ＤＲＡＭからキャッシュ・メモリへのデータのローディ
ングでは、メモリ・アクセス・バンド幅の整数倍分のデ
ータが連続してアクセスされることによりデータ・ブロ
ックの転送が行われる。従来のメモリアクセス制御装置
のアクセス制御では、ＤＲＡＭのブロック転送機能は主
にこうしたキャッシュ・メモリへのデータ・ブロックの
ローディング時にのみ実行されている。
その記憶素子としてＤＲＡＭが用いられているものが多
い。ＤＲＡＭは大容量ではあるが、比較的低速であると
いう欠点をもつ。この低速であるという欠点の計算機シ
ステムに対する影響を小さくするために、キャッシュ・
メモリ等を設ける等の様々な工夫が行われた。キャッシ
ュ・メモリはアドレス毎にブロックとしてデータを保持
しておく記憶手段であるが、一般にこのブロックは、メ
モリのアクセス・バンド幅の整数倍という単位で管理さ
れる。すなわち、キャッシュ・ミス・ヒット時における
ＤＲＡＭからキャッシュ・メモリへのデータのローディ
ングでは、メモリ・アクセス・バンド幅の整数倍分のデ
ータが連続してアクセスされることによりデータ・ブロ
ックの転送が行われる。従来のメモリアクセス制御装置
のアクセス制御では、ＤＲＡＭのブロック転送機能は主
にこうしたキャッシュ・メモリへのデータ・ブロックの
ローディング時にのみ実行されている。
【０００３】
【発明が解決しようとする課題】このように、上記従来
例では、明示的に連続したアドレスのデータに対するア
クセス、すなわちブロック・アクセスであることが示さ
れたときにしかＤＲＡＭのブロック転送機能が実行され
ない。アクセスがブロック・アクセスで行われるか否か
は、そのアクセス・ターゲットがキャッシャブル（ｃａ
ｃｈｅａｂｌｅ）なアドレス領域に属するものか、アン
キャッシャブル（ｕｎｃａｃｈｅａｂｌｅ）なアドレス
領域に属するものかで主に決まる。一般に、キャッシャ
ブルな領域にはアクセスの際に高速性を要求されるもの
が配され、アンキャッシャブルな領域にはアクセスの際
に高速性を比較的必要としないものが配される。プログ
ラムのアドレス参照パターンには局所性があり、これは
、キャッシャブルな領域もアンキャッシャブルな領域も
同様である。ここでキャッシャブルな領域に属するデー
タに対するアクセスについてはキャッシュ・メモリの効
果（キャッシュ・メモリ自体の高速性）により高速アク
セスが図られているのに対し、アンキャッシャブルな領
域に属するデータに対するアクセスについては、何ら策
が講じられていないというのが現状である。
例では、明示的に連続したアドレスのデータに対するア
クセス、すなわちブロック・アクセスであることが示さ
れたときにしかＤＲＡＭのブロック転送機能が実行され
ない。アクセスがブロック・アクセスで行われるか否か
は、そのアクセス・ターゲットがキャッシャブル（ｃａ
ｃｈｅａｂｌｅ）なアドレス領域に属するものか、アン
キャッシャブル（ｕｎｃａｃｈｅａｂｌｅ）なアドレス
領域に属するものかで主に決まる。一般に、キャッシャ
ブルな領域にはアクセスの際に高速性を要求されるもの
が配され、アンキャッシャブルな領域にはアクセスの際
に高速性を比較的必要としないものが配される。プログ
ラムのアドレス参照パターンには局所性があり、これは
、キャッシャブルな領域もアンキャッシャブルな領域も
同様である。ここでキャッシャブルな領域に属するデー
タに対するアクセスについてはキャッシュ・メモリの効
果（キャッシュ・メモリ自体の高速性）により高速アク
セスが図られているのに対し、アンキャッシャブルな領
域に属するデータに対するアクセスについては、何ら策
が講じられていないというのが現状である。
【０００４】本発明はこのような現状に鑑みてなされた
ものであり、その目的とするところは、アンキャッシャ
ブルな領域に属するデータに対するアクセス、すなわち
明示的にはブロック・アクセスであることが示されない
アクセスの場合においても、アクセスに対する高速なサ
ービスを可能とするメモリ・アクセス制御装置を提供す
ることにある。
ものであり、その目的とするところは、アンキャッシャ
ブルな領域に属するデータに対するアクセス、すなわち
明示的にはブロック・アクセスであることが示されない
アクセスの場合においても、アクセスに対する高速なサ
ービスを可能とするメモリ・アクセス制御装置を提供す
ることにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、記憶装置の記憶素子にブロック転送機能
を有するＤＲＡＭを用いた計算機システムにおいて、プ
ロセッサ装置等の処理装置から出されるメモリ・アクセ
スがブロック・アクセス以外の場合でも、ブロック転送
が可能であるときにＤＲＡＭのブロック転送機能を用い
たアクセスを行うブロック・アクセス可能化手段を備え
るようにしたものである。
に、本発明は、記憶装置の記憶素子にブロック転送機能
を有するＤＲＡＭを用いた計算機システムにおいて、プ
ロセッサ装置等の処理装置から出されるメモリ・アクセ
スがブロック・アクセス以外の場合でも、ブロック転送
が可能であるときにＤＲＡＭのブロック転送機能を用い
たアクセスを行うブロック・アクセス可能化手段を備え
るようにしたものである。
【０００６】
【作用】本発明によるメモリ・アクセス制御装置におい
ては、処理装置から出されるメモリ・アクセスがブロッ
ク・アクセス以外の場合でも、ブロック転送が可能であ
るときにＤＲＡＭのブロック転送機能を用いたアクセス
を行う。これにより、メモリ・アクセスに要する時間を
低減できる。
ては、処理装置から出されるメモリ・アクセスがブロッ
ク・アクセス以外の場合でも、ブロック転送が可能であ
るときにＤＲＡＭのブロック転送機能を用いたアクセス
を行う。これにより、メモリ・アクセスに要する時間を
低減できる。
【０００７】
【実施例】図１は、本発明のメモリ・アクセス制御装置
の一実施例を示すブロック図であり、同図において、１
は前回のアクセスに用いられたターゲット・アドレスを
保持しておくためのラッチ、２は現在行われているアク
セスのターゲット・アドレスとラッチ１に保持されてい
る前回のアクセスのターゲット・アドレスとを比較する
比較器、３はアクセス情報ａおよび比較器２からの比較
結果信号ｂに基づいてＤＲＡＭに対するＲＡＳ（Ｒｏｗ
Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）信号／ＣＡＳ（Ｃｏ
ｌｕｍｎ ＡｄｄｒｅｓｓＳｔｒｏｂｅ）信号を生成す
るＲＡＳ／ＣＡＳ生成器、４はアクセス・アドレスｃか
らロー・アドレス／カラム・アドレスを生成（マルチプ
レクス）するマルチプレクサ、５は読出し若しくは書込
み、アクセス・サイズ等のアクセス情報ａを用いてＲＡ
Ｓ／ＣＡＳ生成器３で行われる以外のＤＲＡＭ制御を行
うＭＩＳＣ制御器、６はブロック転送機能を有するＤＲ
ＡＭが複数個並設されたＤＲＡＭアレイである。上記構
成要素１〜５はブロック・アクセス可能化手段を構成す
る。また、ｄはプロセッサ装置に対して授受されるデー
タを示す。
の一実施例を示すブロック図であり、同図において、１
は前回のアクセスに用いられたターゲット・アドレスを
保持しておくためのラッチ、２は現在行われているアク
セスのターゲット・アドレスとラッチ１に保持されてい
る前回のアクセスのターゲット・アドレスとを比較する
比較器、３はアクセス情報ａおよび比較器２からの比較
結果信号ｂに基づいてＤＲＡＭに対するＲＡＳ（Ｒｏｗ
Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）信号／ＣＡＳ（Ｃｏ
ｌｕｍｎ ＡｄｄｒｅｓｓＳｔｒｏｂｅ）信号を生成す
るＲＡＳ／ＣＡＳ生成器、４はアクセス・アドレスｃか
らロー・アドレス／カラム・アドレスを生成（マルチプ
レクス）するマルチプレクサ、５は読出し若しくは書込
み、アクセス・サイズ等のアクセス情報ａを用いてＲＡ
Ｓ／ＣＡＳ生成器３で行われる以外のＤＲＡＭ制御を行
うＭＩＳＣ制御器、６はブロック転送機能を有するＤＲ
ＡＭが複数個並設されたＤＲＡＭアレイである。上記構
成要素１〜５はブロック・アクセス可能化手段を構成す
る。また、ｄはプロセッサ装置に対して授受されるデー
タを示す。
【０００８】図２は図１の装置の動作を示すフロー・チ
ャートである。メモリ・アクセス制御装置の一部を構成
するプロセッサ装置（図示せず）がメモリに対するアク
セスを開始すると、まず、ブロック・アクセスであるか
否かの判断が行われる（ステップＳ１）。ブロック・ア
クセスでない場合、ラッチ１に保持されているアドレス
と現在行われているアクセスのアドレスとの比較が比較
器２で行われる（ステップＳ２）。ここでの比較はアド
レス上位部分の一致比較とアドレス下位部分の大小比較
とがなされる（ステップＳ３，Ｓ４）。ＤＲＡＭのブロ
ック転送は、ロー・アドレス（アドレス上位部分）を固
定し、カラム・アドレス（アドレス下位部分）を一定周
期で変化（インクリメント）させることにより、ロー・
アドレスとカラム・アドレスで指定されるデータを順次
送出するものであり、ロー・アドレスとカラム・アドレ
スをアクセス毎にセットしなければならない通常のアク
セス方式と比べて高速アクセスを可能とするものである
。アドレスの上位部分の比較はロー・アドレスが前回の
アクセス時のものと一致しているか否かを見るものであ
り、アドレスの下位部分の比較は今回のアクセス・ター
ゲットが前回のものよりも上位アドレス側に位置するか
否かを見るものである。すなわち、前回アクセス時に起
動しているＤＲＡＭのブロック転送機能を用いたアクセ
スを継続できるかどうかをチェックするものである。 ここでアドレス上位部分が一致しており、アドレス下位
部分がラッチ１に保持しているものよりも大きい場合、
前回アクセスを継続できる。すなわち、ＤＲＡＭに対す
るアクセスを再開するのである（ステップＳ５）。この
ように前回のブロック転送機能を利用できることにより
、新規アクセスで必要なセットアップ時間を省略できる
。例えばニブル・モードのブロック転送機能付のＤＲＡ
ＭをＤＲＡＭアレイ６中に用いている場合は、ＲＡＳ／
ＣＡＳ生成器３で生成されるＣＡＳ信号をアサート／デ
ィアサートすることにより、また、高速ページ・モード
のブロック転送機能付のＤＲＡＭをＤＲＡＭアレイ６中
に用いている場合は、ロー・アドレス／カラム・アドレ
ス・マルチプレクサ４からＤＲＡＭアレイ６へ与えられ
るカラム・アドレスをＲＡＳ／ＣＡＳ生成器３で生成さ
れるＣＡＳ信号のアサートにあわせてインクリメントし
ながらＣＡＳ信号をアサート／ディアサートすることに
より、アクセスは行われる。ＣＡＳ信号のアサート／デ
ィアサートは、アクセス・ターゲットのアドレスと今回
のアクセス開始前にラッチ１に保持されていたアドレス
との差の回数だけ行われる。また、ＣＡＳ信号のアサー
ト／ディアサートと同時にラッチ１の内容もインクリメ
ントされる（ステップＳ６）。ＣＡＳ信号のアサート／
ディアサートを前記回数分だけ繰り返すことにより、Ｄ
ＲＡＭアレイ６中でアクセス・ターゲットがアドレスさ
れ（ステップＳ６〜Ｓ８）、アクセスに対するサービス
が行われる（ステップＳ９）。サービス終了後は、ＲＡ
Ｓ信号はアサート状態、ＣＡＳ信号はディアサート状態
となっている。すなわち、ＤＲＡＭのアクセスはサスペ
ンド状態となる。
ャートである。メモリ・アクセス制御装置の一部を構成
するプロセッサ装置（図示せず）がメモリに対するアク
セスを開始すると、まず、ブロック・アクセスであるか
否かの判断が行われる（ステップＳ１）。ブロック・ア
クセスでない場合、ラッチ１に保持されているアドレス
と現在行われているアクセスのアドレスとの比較が比較
器２で行われる（ステップＳ２）。ここでの比較はアド
レス上位部分の一致比較とアドレス下位部分の大小比較
とがなされる（ステップＳ３，Ｓ４）。ＤＲＡＭのブロ
ック転送は、ロー・アドレス（アドレス上位部分）を固
定し、カラム・アドレス（アドレス下位部分）を一定周
期で変化（インクリメント）させることにより、ロー・
アドレスとカラム・アドレスで指定されるデータを順次
送出するものであり、ロー・アドレスとカラム・アドレ
スをアクセス毎にセットしなければならない通常のアク
セス方式と比べて高速アクセスを可能とするものである
。アドレスの上位部分の比較はロー・アドレスが前回の
アクセス時のものと一致しているか否かを見るものであ
り、アドレスの下位部分の比較は今回のアクセス・ター
ゲットが前回のものよりも上位アドレス側に位置するか
否かを見るものである。すなわち、前回アクセス時に起
動しているＤＲＡＭのブロック転送機能を用いたアクセ
スを継続できるかどうかをチェックするものである。 ここでアドレス上位部分が一致しており、アドレス下位
部分がラッチ１に保持しているものよりも大きい場合、
前回アクセスを継続できる。すなわち、ＤＲＡＭに対す
るアクセスを再開するのである（ステップＳ５）。この
ように前回のブロック転送機能を利用できることにより
、新規アクセスで必要なセットアップ時間を省略できる
。例えばニブル・モードのブロック転送機能付のＤＲＡ
ＭをＤＲＡＭアレイ６中に用いている場合は、ＲＡＳ／
ＣＡＳ生成器３で生成されるＣＡＳ信号をアサート／デ
ィアサートすることにより、また、高速ページ・モード
のブロック転送機能付のＤＲＡＭをＤＲＡＭアレイ６中
に用いている場合は、ロー・アドレス／カラム・アドレ
ス・マルチプレクサ４からＤＲＡＭアレイ６へ与えられ
るカラム・アドレスをＲＡＳ／ＣＡＳ生成器３で生成さ
れるＣＡＳ信号のアサートにあわせてインクリメントし
ながらＣＡＳ信号をアサート／ディアサートすることに
より、アクセスは行われる。ＣＡＳ信号のアサート／デ
ィアサートは、アクセス・ターゲットのアドレスと今回
のアクセス開始前にラッチ１に保持されていたアドレス
との差の回数だけ行われる。また、ＣＡＳ信号のアサー
ト／ディアサートと同時にラッチ１の内容もインクリメ
ントされる（ステップＳ６）。ＣＡＳ信号のアサート／
ディアサートを前記回数分だけ繰り返すことにより、Ｄ
ＲＡＭアレイ６中でアクセス・ターゲットがアドレスさ
れ（ステップＳ６〜Ｓ８）、アクセスに対するサービス
が行われる（ステップＳ９）。サービス終了後は、ＲＡ
Ｓ信号はアサート状態、ＣＡＳ信号はディアサート状態
となっている。すなわち、ＤＲＡＭのアクセスはサスペ
ンド状態となる。
【０００９】アクセスがブロック・アクセスであった場
合（キャッシャブル領域に対するアクセスの場合）（ス
テップＳ１）、アドレス比較でアドレスの上位部分が不
一致であった場合（ステップＳ３）、およびアドレス下
位部分の比較で今回のアクセス・ターゲットが前回のも
のよりも下位アドレス側に位置することが判明した場合
（ステップＳ４）には、新しくＤＲＡＭに対するアクセ
スが起動される（ステップＳ１０）。いずれの場合もＤ
ＲＡＭのブロック転送機能を用いたアクセスであるが、
ＲＡＳ／ＣＡＳ生成器３で生成されるＲＡＳ信号を一度
ディアサートしてからＤＲＡＭアクセスを開始すること
により、新規のＤＲＡＭアクセスを起動する。ブロック
・アクセスの場合は次回のアクセスのために今回のブロ
ック中の最上位アドレスを、ブロック・アクセスでない
場合は同じく次回のアクセスのために今回のターゲット
・データのアドレスをラッチ１にセットする（ステップ
Ｓ１１）。このように、ブロック・アクセスであるか否
かにかかわらずブロック転送機能をもちいることにより
、次回のアクセス時におけるセットアップ時間の省略が
期待でき、アクセスの高速化を期待できる。アクセスに
対するサービスが終了したら（ステップＳ１２，Ｓ１３
）、ＲＡＳ信号をアサート状態、ＣＡＳ信号をディアサ
ート状態としておく。
合（キャッシャブル領域に対するアクセスの場合）（ス
テップＳ１）、アドレス比較でアドレスの上位部分が不
一致であった場合（ステップＳ３）、およびアドレス下
位部分の比較で今回のアクセス・ターゲットが前回のも
のよりも下位アドレス側に位置することが判明した場合
（ステップＳ４）には、新しくＤＲＡＭに対するアクセ
スが起動される（ステップＳ１０）。いずれの場合もＤ
ＲＡＭのブロック転送機能を用いたアクセスであるが、
ＲＡＳ／ＣＡＳ生成器３で生成されるＲＡＳ信号を一度
ディアサートしてからＤＲＡＭアクセスを開始すること
により、新規のＤＲＡＭアクセスを起動する。ブロック
・アクセスの場合は次回のアクセスのために今回のブロ
ック中の最上位アドレスを、ブロック・アクセスでない
場合は同じく次回のアクセスのために今回のターゲット
・データのアドレスをラッチ１にセットする（ステップ
Ｓ１１）。このように、ブロック・アクセスであるか否
かにかかわらずブロック転送機能をもちいることにより
、次回のアクセス時におけるセットアップ時間の省略が
期待でき、アクセスの高速化を期待できる。アクセスに
対するサービスが終了したら（ステップＳ１２，Ｓ１３
）、ＲＡＳ信号をアサート状態、ＣＡＳ信号をディアサ
ート状態としておく。
【００１０】
【発明の効果】以上説明したように、本発明は、記憶装
置の記憶素子にブロック転送機能を有するＤＲＡＭを用
いた計算機システムにおいて、プロセッサ装置等の処理
装置から出されるメモリ・アクセスがブロック・アクセ
ス以外の場合でも、ブロック転送が可能であるときにＤ
ＲＡＭのブロック転送機能を用いたアクセスを行うブロ
ック・アクセス可能化手段を備えたことにより、ブロッ
ク・アクセスの機会を増加でき、アクセスに要する時間
を低減できる。これは、例えばバッファを用いる方法の
ように大規模なハードウェアを付加することの必要のな
い手段だと言える。また、キャッシャブルな領域とアン
キャッシャブルな領域に対するアクセス・スピードが従
来よりも向上され得る。これにより、本来アンキャッシ
ャブルな領域に配してもよいデータまでをキャッシャブ
ルな空間に配し、いたずらにキャッシュ・メモリにおけ
るデータ・ブロックのリプレースメントを誘発させてキ
ャッシュ・メモリのヒット率の低下を招くということが
なくなる。
置の記憶素子にブロック転送機能を有するＤＲＡＭを用
いた計算機システムにおいて、プロセッサ装置等の処理
装置から出されるメモリ・アクセスがブロック・アクセ
ス以外の場合でも、ブロック転送が可能であるときにＤ
ＲＡＭのブロック転送機能を用いたアクセスを行うブロ
ック・アクセス可能化手段を備えたことにより、ブロッ
ク・アクセスの機会を増加でき、アクセスに要する時間
を低減できる。これは、例えばバッファを用いる方法の
ように大規模なハードウェアを付加することの必要のな
い手段だと言える。また、キャッシャブルな領域とアン
キャッシャブルな領域に対するアクセス・スピードが従
来よりも向上され得る。これにより、本来アンキャッシ
ャブルな領域に配してもよいデータまでをキャッシャブ
ルな空間に配し、いたずらにキャッシュ・メモリにおけ
るデータ・ブロックのリプレースメントを誘発させてキ
ャッシュ・メモリのヒット率の低下を招くということが
なくなる。
【図１】本発明によるメモリ・アクセス制御装置の一実
施例を示すブロック図である。
施例を示すブロック図である。
【図２】図１の装置の動作を説明するためのフローチャ
ートである。
ートである。
１ ラッチ
２ 比較器
３ ＲＡＳ／ＣＡＳ生成器
４ マルチプレクサ
５ ＭＩＳＣ制御器
６ ＤＲＡＭアレイ
Claims (1)
- 【請求項１】 記憶装置の記憶素子にブロック転送機
能を有するＤＲＡＭを用いた計算機システムにおいて、
プロセッサ装置等の処理装置から出されるメモリ・アク
セスがブロック・アクセス以外の場合でも、ブロック転
送が可能であるときにＤＲＡＭのブロック転送機能を用
いたアクセスを行うブロック・アクセス可能化手段を備
えたことを特徴とするメモリ・アクセス制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03081445A JP3105283B2 (ja) | 1991-03-20 | 1991-03-20 | メモリ・アクセス制御装置 |
| EP92302316A EP0505157B1 (en) | 1991-03-20 | 1992-03-18 | Memory access control |
| DE69224489T DE69224489T2 (de) | 1991-03-20 | 1992-03-18 | Speicherzugriffssteuerung |
| US08/428,799 US5577218A (en) | 1991-03-20 | 1995-04-24 | Memory access control method wherein block access is performed as a sequential access to an address updated by incrementation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03081445A JP3105283B2 (ja) | 1991-03-20 | 1991-03-20 | メモリ・アクセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04293134A true JPH04293134A (ja) | 1992-10-16 |
| JP3105283B2 JP3105283B2 (ja) | 2000-10-30 |
Family
ID=13746599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03081445A Expired - Fee Related JP3105283B2 (ja) | 1991-03-20 | 1991-03-20 | メモリ・アクセス制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5577218A (ja) |
| EP (1) | EP0505157B1 (ja) |
| JP (1) | JP3105283B2 (ja) |
| DE (1) | DE69224489T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09179780A (ja) * | 1995-12-18 | 1997-07-11 | Texas Instr Inc <Ti> | バースト可でキャッシュ不可のメモリアクセスを支援するマイクロプロセッサ装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69431737T2 (de) * | 1993-02-24 | 2003-04-24 | Matsushita Electric Ind Co Ltd | Vorrichtung und Verfahren zum Speicherlesezugriff mit hoher Geschwindigkeit |
| CN1044750C (zh) * | 1994-10-20 | 1999-08-18 | 联华电子股份有限公司 | 可变宽度内存数据实时读取装置 |
| US6021472A (en) * | 1995-08-21 | 2000-02-01 | Canon Kabushiki Kaisha | Information processing device and control method thereof |
| US5860110A (en) * | 1995-08-22 | 1999-01-12 | Canon Kabushiki Kaisha | Conference maintenance method for cache memories in multi-processor system triggered by a predetermined synchronization point and a predetermined condition |
| JPH10154100A (ja) * | 1996-11-25 | 1998-06-09 | Canon Inc | 情報処理システム及び装置及びその制御方法 |
| US6167499A (en) * | 1997-05-20 | 2000-12-26 | Vlsi Technology, Inc. | Memory space compression technique for a sequentially accessible memory |
| JP5446384B2 (ja) * | 2009-03-30 | 2014-03-19 | 富士通セミコンダクター株式会社 | インターフェース回路、メモリシステム、およびアクセス制御方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63220342A (ja) * | 1987-03-10 | 1988-09-13 | Fujitsu Ltd | ブロツクアクセス方式 |
| US5179687A (en) * | 1987-09-26 | 1993-01-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device containing a cache and an operation method thereof |
| US4860325A (en) * | 1988-06-24 | 1989-08-22 | Advanced Micro Devices, Inc. | Counter tester |
| US4870622A (en) * | 1988-06-24 | 1989-09-26 | Advanced Micro Devices, Inc. | DRAM controller cache |
| US5134699A (en) * | 1988-06-24 | 1992-07-28 | Advanced Micro Devices, Inc. | Programmable burst data transfer apparatus and technique |
| US5159676A (en) * | 1988-12-05 | 1992-10-27 | Micron Technology, Inc. | Semi-smart DRAM controller IC to provide a pseudo-cache mode of operation using standard page mode draws |
-
1991
- 1991-03-20 JP JP03081445A patent/JP3105283B2/ja not_active Expired - Fee Related
-
1992
- 1992-03-18 EP EP92302316A patent/EP0505157B1/en not_active Expired - Lifetime
- 1992-03-18 DE DE69224489T patent/DE69224489T2/de not_active Expired - Fee Related
-
1995
- 1995-04-24 US US08/428,799 patent/US5577218A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09179780A (ja) * | 1995-12-18 | 1997-07-11 | Texas Instr Inc <Ti> | バースト可でキャッシュ不可のメモリアクセスを支援するマイクロプロセッサ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69224489T2 (de) | 1998-07-02 |
| JP3105283B2 (ja) | 2000-10-30 |
| EP0505157A1 (en) | 1992-09-23 |
| EP0505157B1 (en) | 1998-02-25 |
| US5577218A (en) | 1996-11-19 |
| DE69224489D1 (de) | 1998-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4847758A (en) | Main memory access in a microprocessor system with a cache memory | |
| US6052134A (en) | Memory controller and method for dynamic page management | |
| JP3220805B2 (ja) | コンピュータ装置において中央処理装置によりメモリに対するアクセスを制御する装置 | |
| JP2509766B2 (ja) | キャッシュメモリ交換プロトコル | |
| US8977811B2 (en) | Scalable schedulers for memory controllers | |
| US5329629A (en) | Apparatus and method for reading, writing, and refreshing memory with direct virtual or physical access | |
| CN108139994B (zh) | 内存访问方法及内存控制器 | |
| US6496905B1 (en) | Write buffer with burst capability | |
| US20080098176A1 (en) | Method and Apparatus for Implementing Memory Accesses Using Open Page Mode for Data Prefetching | |
| KR0175983B1 (ko) | 데이타 처리 시스템 | |
| JPH06222993A (ja) | キャッシュメモリシステムおよびそれを実現するための方法 | |
| JPH04293134A (ja) | メモリ・アクセス制御装置 | |
| US5829010A (en) | Apparatus and method to efficiently abort and restart a primary memory access | |
| JP4250989B2 (ja) | メモリアクセス制御装置 | |
| JPH08194643A (ja) | メモリ制御方式 | |
| US6433786B1 (en) | Memory architecture for video graphics environment | |
| EP0471462A1 (en) | Computer memory operating method and system | |
| US20010034808A1 (en) | Cache memory device and information processing system | |
| KR920010446A (ko) | 고속 페이지 모드 선택을 위한 방법 및 장치 | |
| US20060090059A1 (en) | Methods and devices for memory paging management | |
| JPH09319657A (ja) | 命令読み込み用バッファを備えたプロセッサ | |
| JP2000242544A (ja) | メモリ制御装置及びダイレクトメモリアクセス制御装置 | |
| JPH0469750A (ja) | メモリ制御方式 | |
| JPH0540688A (ja) | 多数ページモードｄｒａｍ制御方式 | |
| JPH0561769A (ja) | メモリ・アクセス方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |