DE69224489T2 - Speicherzugriffssteuerung - Google Patents
SpeicherzugriffssteuerungInfo
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- 230000015654 memory Effects 0.000 title claims description 33
- 238000000034 method Methods 0.000 claims description 9
- 230000010365 information processing Effects 0.000 claims description 3
- 230000006870 function Effects 0.000 description 12
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
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Description
- Diese Erfindung bezieht sich auf ein Informationsverarbeitungssystem, und insbesondere auf ein System mit einer Funktion zum Übertragen von jedem von Datenblöcken von einer Speichereinheit zu einer weiteren Einheit in Übereinstimmung mit einer Zugriffsanforderung.
- Viele bestehenden Rechnersysteme besitzen dynamische Schreib- Lese-Speicher (DRAMs) als eine Speichereinrichtung. Dynamische Schreib-Lese-Speicher (DRAMs) besitzen eine große Kapazität, haben aber eine vergleichsweise niedrige Zugriffsgeschwindigkeit. Um den Einfluß dieses Nachteils auf ein Rechnersystem zu verringern, wurden verschiedene Einrichtungen, die zum Beispiel einen Cache-Speicher verwenden, erdacht. Ein Cache-Speicher ist ein Speicher zum Speichern von Daten, die in Blöcke kombiniert sind, unter Adressen. Gewöhnlicherweise werden diese Blöcke in Bezug auf eine Einheit entsprechend einem ganzzahligen Vielfachen einer Zugriffsbandbreite des Speichers gesteuert. Wenn im Falle eines Ladens von Daten von dem dynamischen Speicher (DRAM) in den Cache-Speicher ein Fehlschlag (mishit) auftritt, werden Datenblöcke durch fortwährendes Zugreifen auf Daten entsprechend einem ganzzahligen Vielfachen des Speicherzugriffsbandes übertragen. Unter einer Zugriffssteuerung einer herkömmlichen Speichersteuerung wird der Vorgang der Elockübertragungsfunktion des dynamischen Schreib-Lese-Speichers (DRAM) zum Zeitpunkt eines derartigen Datenblockladens in den Cache-Speicher ausgeführt.
- Bei diesem herkömmlichen System jedoch wird der Vorgang der Blockübertragungs funkt ion des dynamischen Schreib-Lese-Speichers (DRAM) nicht ausgeführt, wenn nicht eine Zugriffsart, die als Zugriff auf Daten unter kontinuierlichen Adressen, d.h., ein Blockzugriff, klar festgelegt ist, bezeichnet wird. Ein Blockzugriff oder gewöhnlicher Zugriff wird in Übereinstimmung damit bestimmt, ob das Zugriffsziel zu einem cache-fähigen Adreßbereich oder einem nicht-cache-fähigen Adreßbereich gehört. Im allgemeinen werden Daten, auf die unter einer hohen Geschwindigkeit zugegriffen werden muß, in einen cache-fähigen Bereich gebracht, während Daten, auf die nicht unter einer vergleichsweise hohen Geschwindigkeit zugegriffen werden muß, in einen nichtcache-fähigen Bereich gebracht werden. Es gibt eine Lokalität von Adreßbezugsmustern in einem Programm, die eine Bezugslokalität genannt wird. Dies gilt sowohl in Bezug auf cache-fähige als auch in Bezug auf nicht-cache-fähige Bereiche. Unter Verwendung eines Hochgeschwindigkeits-Cache-Speichers wird gegenwärtig ein Anstieg bei der Zugriffsgeschwindigkeit auf Daten, die zu einem cache-fähigen Bereich gehören, erreicht, aber es ist keine Beschleunigungseinrichtung zum Zugreifen auf Daten, die zu einem nicht-cache-fähigen Bereich gehören, gebildet worden.
- Der Artikel "Configurer son controleur de DRAM pour accroitre les performances", von P R Aria, in ELECTRONIQUES INDUESTRIELLES, Nr. 168, Seiten 30 bis 33 (11. Dezember 1989), beschreibt die Verwendung eines Pseudo-Cache von der Größe einer DRAM-Seite und die Zuführung einer neuen Spaltenadresse unter Beibehaltung des Reihenadreßsignals, wenn die Adressen eines Zugriffsblocks mit den Adressen des Bereichs der Seite übereinstimmen. Die Aufmerksamkeit kann ebenfalls auf EP-A-0282248, die das Inkrementieren von niederwertigen Bits einer Adresse beschreibt, gelenkt werden.
- In Übereinstimmung mit einem Gesichtspunkt der vorliegenden Erfindung ist ein Speicherzugriffs-Steuerverfahren gebildet, mit den Schritten: Empfangen von Adreßdaten einer Zugriffsanforderung; falls kein Blockzugriff angefordert wird, Bestimmen, ob ein als Zugriff auf einen Datenblock durchgeführter Blockzugriff auf der Grundlage der empfangenen Adreßdaten möglich ist, durch Unterscheiden, ob die Reihenadresse der empfangenen Adreßdaten mit der Reihenadresse des vorangehenden Zugriffs, die in einem Zwischenspeicher (latch) gehalten wird, übereinstimmt und Unterscheiden, ob die Spaltenadresse der empfangenen Adreßdaten höher ist als die Spaltenadresse des vorangehenden Zugriffs, die in einem Zwischenspeicher (latch) gehalten wird; und Fortfahren mit einem Blockzugriff, falls ein Blockzugriff angefordert wird, oder falls durch das Ergebnis der Unterscheidungseinrichtung bestimmt wird, daß ein Blockzugriff möglich ist, das heißt, falls bestimmt wird, daß die Reihenadresse der empfangenen Daten mit der Reihenadresse des vorangehenden Zugriffs übereinstimmt und falls bestimmt wird, daß die Spaltenadresse der empfangenen Adreßdaten höher ist als die Spaltenadresse des vorangehenden Zugriffs, wobei der Blockzugriff ausgeführt wird durch: Inkrementieren der Zugriffsadresse auf den Speicher bis zu den empfangenen Adreßdaten; Ausführen eines Zugriffs auf den Speicher unter der inkrementierten Zugriffsadresse; und Fortschreiben von in einem Zwischenspeicher (latch) gehaltenen Adreßdaten durch die inkrementierte Adresse.
- In einem weiteren Gesichtspunkt bildet die vorliegende Erfindung ein Informationsverarbeitungssystem, mit einer Speichereinrichtung zum Speichern von Information; einer Adreßspeichereinrichtung zum Speichern von Adreßdaten, die für einen vorangehenden Zugriff verwendet wurden; einer Empfangseinrichtung zum Empfangen von Adreßdaten bei einem angeforderten Zugriff auf die Speichereinrichtung; einer Bestimmungseinrichtung zum Bestimmen, ob ein als Zugriff auf einen Datenblock durchgeführter Blockzugriff auf der Grundlage von empfangenen Adreßdaten möglich ist, wobei die Bestimmungseinrichtung umfaßt: eine Unterscheidungseinrichtung zum Unterscheiden, ob die Reihenadreßdaten eines angeforderten Zugriffs mit der Reihenadresse des vorangehenden Zugriffs, die in der Adreßspeichereinrichtung gespeichert ist, übereinstimmen, und zum Unterscheiden, ob die Spaltenadresse der Adreßdaten des angeforderten Zugriffs höher ist als die Spaltenadresse des vorangehenden Zugriffs; und eine Zugriffssteuereinrichtung zum Steuern des Systems, um einen Blockzugriff zu starten, falls ein Blockzugriff angefordert wird oder falls durch die Bestimmungseinrichtung bestimmt wird, daß ein Blockzugriff möglich Ist, das heißt, falls als das Ergebnis einer Bestimmung durch die Unterscheidungseinrichtung bestimmt wird, daß die Reihenadresse der empfangenen Daten mit der Reihenadresse des vorangehenden Zugriffs übereinstimmt und falls bestimmt wird, daß die Spaltenadresse der empfangenen Adreßdaten höher ist als die Spaltenadresse des vorangehenden Zugriffs; und mit einer Blockzugriffseinrichtung zum Durchführen eines Blockzugriffs auf einen Datenblock, mit: einer Inkrementierungseinrichtung zum Inkrementieren einer Zugriffsadresse auf die Speichereinrichtung bis zu den Adreßdaten des angeforderten Zugriffs; einer Zugriffseinrichtung zum Ausführen eines Zugriffs auf die Speichereinrichtung unter der durch die Inkrementierungseinrichtung inkrementierten Adresse; und mit einer Fortschreibungseinrichtung zum Fortschreiben von Adreßdaten, die in der Adreßspeichereinrichtung gespeichert sind, durch die inkrementierte Adresse.
- Ein Ausführungsbeispiel der vorliegenden Erfindung bildet ein Speicherzugriffs-Steuerverfahren, das einen Hochgeschwindigkeitsdienst zu einem angeforderten Zugriff ermöglicht.
- Ein Ausführungsbeispiel der vorliegenden Erfindung bildet ein Speicherzugriffs-Steuerverfahren, das eine Blockübertragung für einen Zugriff, der nicht als Zugriff festgelegt ist, auf einen Datenblock ermöglicht.
- Die vorliegende Erfindung wird nachfolgend anhand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnung näher erläutert. Es zeigen:
- Figur 1 ein Blockschaltbild einer Speicherzugriffssteuerung in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung; und
- Figur 2 ein Fluodiagramm eines Speicherzugriffsvorgangs in Übereinstimmung mit dem Ausführungsbeispiel
- Es wird nun auf Figur 1 verwiesen. Eine Speicherzugriffssteuerung in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung besitzt einen Zwischenspeicher (latch) 1 zum Halten einer Zieladresse, die für einen vorangehenden Zugriff verwendet wurde, einen Vergleicher 2 zum Vergleichen einer Zieladresse für einen gegenwärtig ausgeführten Zugriff mit der Zieladresse für den vorangehenden Zugriff, die durch den Zwischenspeicher (latch) 1 gehalten wird, einen RAS/CAS-Generator 3 zum Erzeugen eines Reihenadreß-Übernahmesignals (row address strobe (RAS) signal) /Spaltenadreß-Übernahmesignals (column address strobe (CAS) signal) bei einem dynamischen Schreib-Lese-Speicher (DRAM) auf der Grundlage einer Zugriffsinformation a und eines Vergleichsergebnissignals von dem Vergleicher 2, einen Multiplexer 4 zum Erzeugen (Multiplexen) einer Reihenadresse und einer Spaltenadresse aus einer Zugriffsadresse c, eine MISC-Steuerung 5 zum Steuern des dynamischen Schreib-Lese-Speichers (DRAM) un ter Verwendung einer Zugriffsinformation a bei einem Lesen oder Schreiben, einer Zugriffsgröße, usw., hinsichtlich von Vorgängen, die nicht durch den RAS/CAS-Generator 3 ausgeführt werden, und eine dynamische Schreib-Lese-Speicher(DRAM)-Anordnung 6 mit einer Blockübertragungsfunktion und bestehend aus einer Vielzahl von dynamischen Schreib-Lese-Speichern (DRAMs). Ein Bezugszeichen d bezeichnet Daten, die zwischen dieser Speicherzugriffssteuerung und einem Prozessor ausgetauscht werden.
- Figur 2 ist ein Flußdiagramm mit der Funktion der in Figur 1 gezeigten Speicherzugriffssteuerung. Wenn eine Verarbeitungseinheit (nicht gezeigt), die die Speicherzugriffssteuerung bildet, einen Zugriff auf den Speicher startet, wird eine Bestimmung dahingehend durchgeführt, ob der gegenwärtige Zugriff ein Blockzugriff ist (Schritt S1). Falls es kein Blockzugriff ist, werden die durch den Zwischenspeicher (latch) 1 gehaltene Adresse und die Adresse für den gegenwärtig durchgeführten Zugriff durch den Vergleicher 2 verglichen (Schritt 82). Dieser Vergleich wird hinsichtlich einer Übereinstimmung zwischen Hauptadreßabschnitten und der Größenbeziehung zwischen Nebenadreßabschnitten durchgeführt (Schritte S3, S4). Eine Blockübertragung von dem dynamischen Schreib-Lese-Speicher (DRAM) ist ein Verfahren, bei dem die Spaltenadresse (Nebenadreßabschnitt) in einem bestimmten Zyklus geändert (inkrementiert) wird, während die Reihenadresse (Hauptadreßabschnitt) festgehalten wird, um durch die Reihenund Spaltenadressen bezeichnete Daten nacheinander auszugeben. Im Vergleich zu dem gewöhnlichen Zugriffsverfahren, das für jeden Zugriff ein Setzen von Reihen- und Spaltenadressen erfordert, wird dadurch eine hohe Zugriffsgeschwindigkeit erreicht. Die Hauptadreßabschnitte werden verglichen, um zu bestimmen, ob die Reihenadresse für den gegenwärtigen Zugriff mit der für den vorangehenden Zugriff übereinstimmt, und die Nebenadreßabschnitte werden verglichen, um zu bestimmen, ob das gegenwärtige Zugriffsziel bei einer höheren Adresse als der vorangehenden Adresse angeordnet ist. Das heißt, dieser Vergleich wird durchgeführt, um zu überprüfen, ob der Zugriff unter Verwendung der Blockübertragungsfunktion des dynamischen Schreib-Lese-Speichers (DRAM), die für den vorangehenden Zugriff gestartet wurde, fortgesetzt werden kann. Falls die Hauptadreßabschnitte miteinander übereinstimmen, während der Nebenadreßabschnitt des gegenwärtigen Zugriffs höher ist als der der Adresse, die durch den Zwischenspeicher (latch) 1 gehalten wird, kann der vorangehende Zugriff fortgesetzt werden, d.h., der Zugriff auf den dynamischen Schreib-Lese-Speicher (DRAM) kann wieder gestartet werden (Schritt S5). Die vorangehende Blockübertragung kann auf diese Weise genutzt werden und es ist dadurch möglich, die für den neuen Zugriff erforderliche Vorbereitungszeit zu beseitigen. Zum Beispiel wird ein Zugriff durchgeführt, indem in einem Fall, in dem ein dynamischer Schreib-Lese-Speicher (DRAM) mit einer Blockübertragungsfunktion in einem 4-Bit-Modus verwendet wird, das durch den Generator 3 erzeugte RAS/CAS-Signal bei der dynamischen Schreib-Lese-Speicher(DRAM)-Anordnung 6 angelegt oder nicht angelegt wird, oder indem in einem Fall, in dem ein dynamischer Schreib-Lese-Speicher (DRAM) mit einer Blockübertragungsfunktion in einem Hochgeschwindigkeits-Seitenmodus verwendet wird, das durch den Generator 3 erzeugte CAS-Signal, unter Inkrementieren der von dem Reihenadreß/Spaltenadreßmultiplexer 4 zu der dynamischen Schreib-Lese-Speicher(DRAM)-Anordnung 6 geführten Spaltenadresse in Übereinstimmung mit dem Anlegen des CAS-Signals, bei der dynamischen Schreib-Lese-Speicher(DRAM)- Anordnung 6 angelegt oder nicht angelegt wird. Ein Anlegen/Nicht-Anlegen des CAS-Signals wird entsprechend der Differenz zwischen der Adresse des Zugriffsziels und der durch den Zwischenspeicher (latch) 1 gehaltenen Adresse vor dem Start des gegenwärtigen Zugriffs vielfach durchgeführt. Der Inhalt des Zwischenspeichers (latch) 1 wird gleichzeitig zu dem Anlegen/Nicht-Anlegen des CAS-Signals inkrementiert (Schritt 86). Durch vielfaches Wiederholen eines Anlegens/Nicht-Anlegens des CAS-Signals wie vorstehend erwähnt, wird das Zugriffsziel bei der dynamischen Schreib-Lese-Speicher(DRAM)-Anordnung 6 adressiert (Schritte S6 bis S8), und ein Dienst bezüglich dem Zugriff wird ausgeführt (Schritt S9). Nach der Vollendung des Dienstes befindet sich das RAS-Signal im angelegten Zustand, während sich das CAS-Signal im nicht-angelegten Zustand befindet, d.h., der dynamische Schreib-Lese-Speicher (DRAM) befindet sich in einem Zugriffunterbrechungszustand. Falls bestimmt wird, daß der Zugriff ein Blockzugriff ist (Zugriff auf einen cache-fähigen Bereich) (Schritt S1), stimmen die Hauptadreßabschnitte zum Zeitpunkt eines Adressenvergleichs nicht miteinander überein (Schritt S3). Oder falls bestimmt wird, daß das gegenwärtige Zugriffsziel bei einer niedrigeren Adresse als der vorangehenden angeordnet ist (Schritt S4), wird ein Zugriff auf den dynamischen Schreib-Lese-Speicher (DRAM) neu gestartet (Schritt S10). In jedem Fall wird ein Zugriff unter Verwendung der Blockübertragungsfunktion des dynamischen Schreib-Lese-Speichers (DRAM) ausgeführt; durch zwischenzeitliches Nicht-Anlegen des durch den PAS/CAS-Generator 3 erzeugten RAS-Signals wird ein neuer Zugriff auf den dynamischen Schreib-Lese-Speicher (DRAM) gestartet. Im Falle eines Blockzugriffs wird die Hauptadresse des Blocks, auf den gegenwärtig zugegriffen wird, für den nächsten Zugriff im Zwischenspeicher (latch) 1 gesetzt. Falls es sich um keinen Blockzugriff handelt, wird die Adresse der gegenwärtigen Zieldaten für den nächsten Zugriff im Zwischenspeicher (latch) 1 gesetzt (Schritt S11). Somit wird die Blockübertragungsfunktion verwendet, selbst wenn der gegenwärtige Zugriff kein Blockzugriff ist, sodaß die Vorbereitungszeit zum Zeitpunkt eines nächsten Zugriffs vermieden werden kann, um die Zugriffszeit zu verkürzen. Wenn der Dienst, der sich auf den Zugriff bezieht, vollendet wird (Schritt S12, S13), wird das RAS-Signal in den angelegten Zustand gesetzt, während das CAS-Signal in den nichtangelegten Zustand gesetzt wird.
- Wie vorstehend beschrieben, wird bei einem System mit einer Speichereinheit, die einen Speicher für eine Blockübertragungsfunktion verwendet, ein Zugriff unter Verwendung der Blockübertragungsfunktion durchgeführt, falls eine Blockübertragung mög lich ist, selbst wenn der durch den Prozessor bezeichnete Speicherzugriff kein Blockzugriff ist. Die Möglichkeiten eines Blockzugriffes können daher verbessert werden, sodaß die für einen Zugriff erforderliche Zeit verkürzt wird. Dieses System beseitigt die Notwendigkeit, eine Groß-Hardwareeinrichtung hinzuzufügen, wie es im Falle eines Verfahrens unter Verwendung eines Puffers ist. Im Vergleich zu dem herkömmlichen System werden ebenfalls die Zugriffsgeschwindigkeiten auf cache-fähige und nicht-cache-fähige Bereiche erhöht. Das Verfahren der vorliegenden Erfindung beseitigt die Möglichkeit, daß selbst Daten, die ursprünglich in einem nicht-cache-fähigen Bereich abgelegt sein können, in einem cache-fähigen Bereich abgelegt werden, um im Cache-Speicher häufig Datenblockaustauschungen und eine Verringerung bei der Hitrate des Cache-Speichers zu verursachen.
- Während die vorliegende Erfindung in Bezug darauf, was gegenwärtig als das bevorzugte Ausführungsbeispiel betrachtet wird, beschrieben wurde, ist zu verstehen, daß die Erfindung nicht auf das offenbarte Ausführungsbeispiel beschränkt ist. Ganz im Gegenteil, mit der vorliegenden Erfindung ist beabsichtigt, verschiedene Abwandlungen und gleichwertige Anordnungen, die innerhalb des Schutzbereichs der anhängenden Patentansprüche eingeschlossen sind, abzudecken. Der Schutzbereich der folgenden Patentansprüche soll mit der breitesten Auslegung übereinstimmen, um alle derartigen Abwandlungen und gleichwertigen Aufbauten und Funktionen zu umfassen.
Claims (2)
1. Speicherzugriffs-Steuerverfahren, mit den Schritten:
Empfangen von Adreßdaten einer Zugriffsanforderung;
falls kein Blockzugriff angefordert wird, Bestimmen, ob ein als
Zugriff auf einen Datenblock durchgeführter Blockzugriff auf der
Grundlage der empfangenen Adreßdaten möglich ist, durch
Unterscheiden, ob die Reihenadresse der empfangenen Adreßdaten mit
der Reihenadresse des vorangehenden Zugriffs, die in einem
Zwischenspeicher (latch) (1) gehalten wird, übereinstimmt und
Unterscheiden, ob die Spaltenadresse der empfangenen Adreßdaten
höher ist als die Spaltenadresse des vorangehenden Zugriffs, die
in einem Zwischenspeicher (latch) (1) gehalten wird; und
Fortfahren mit einem Blockzugriff, falls ein Blockzugriff
angefordert wird oder falls durch das Ergebnis der
Unterscheidungsschritte bestimmt wird, daß ein Blockzugriff möglich ist, das
heißt, falls bestimmt wird, daß die Reihenadresse der
empfangenen Daten mit der Reihenadresse des vorangehenden Zugriffs
übereinstimmt und falls bestimmt wird, daß die Spaltenadresse der
empfangenen Adreßdaten höher ist als die Spaltenadresse des
vorangehenden Zugriffs, wobei der Blockzugriff ausgeführt wird
durch:
Inkrementieren der Zugriffsadresse auf den Speicher bis zu den
empfangenen Adreßdaten;
Ausführen eines Zugriffs auf den Speicher (6) unter der
inkrementierten Zugriffsadresse; und
Fortschreiben von in einem Zwischenspeicher (latch) (1)
gehaltenen Adreßdaten durch die inkrementierte Adresse.
2. Informationsverarbeitungssystem, mit:
einer Speichereinrichtung (6) zum Speichern von Information;
einer Adreßspeichereinrichtung (1) zum Speichern von Adreßdaten,
die für einen vorangehenden Zugriff verwendet wurden;
einer Empfangseinrichtung zum Empfangen von Adreßdaten bei einem
angeforderten Zugriff auf die Speichereinrichtung;
einer Bestimmungseinrichtung zum Bestimmen, ob ein als Zugriff
auf einen Datenblock durchgeführter Blockzugriff auf der
Grundlage von empfangenen Adreßdaten möglich ist, wobei die
Bestimmungseinrichtung umfaßt:
eine Unterscheidungseinrichtung (2) zum Unterscheiden, ob die
Reihenadreßdaten eines angeforderten Zugriffs mit der
Reihenadresse des vorangehenden Zugriffs, die in der
Adreßspeichereinrichtung (1) gespeichert ist, übereinstimmen, und zum
Unterscheiden, ob die Spaltenadresse der Adreßdaten des angeforderten
Zugriffs höher ist als die Spaltenadresse des vorangehenden
Zugriffs; und
eine Zugriffssteuereinrichtung zum Steuern des Systems, um einen
Blockzugriff zu starten, falls ein Blockzugriff angefordert wird
oder falls durch die Bestimmungseinrichtung bestimmt wird, daß
ein Blockzugriff möglich ist, das heißt, falls als das Ergebnis
einer Bestimmung durch die Unterscheidungseinrichtung (2)
bestimmt wird, daß die Reihenadresse der empfangenen Daten mit der
Reihenadresse des vorangehenden Zugriffs übereinstimmt und falls
bestimmt wird, daß die Spaltenadresse der empfangenen Adreßdaten
höher ist als die Spaltenadresse des vorangehenden Zugriffs;
und mit
einer Blockzugriffseinrichtung zum Durchführen eines
Blockzugriffs auf einen Datenblock, mit:
einer Inkrementierungseinrichtung (2) zum Inkrementieren einer
Zugriffsadresse auf die Speichereinrichtung bis zu den
Adreßdaten des angeforderten Zugriffs;
einer Zugriffseinrichtung (4) zum Ausführen eines Zugriffs auf
die Speichereinrichtung (6) unter der durch die
Inkrementierungseinrichtung (2) inkrementierten Adresse; und mit
einer Fortschreibungseinrichtung (2) zum Fortschreiben von
Adreßdaten, die in der Adreßspeichereinrichtung (1) gespeichert
sind, durch die inkrementierte Adresse.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03081445A JP3105283B2 (ja) | 1991-03-20 | 1991-03-20 | メモリ・アクセス制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69224489D1 DE69224489D1 (de) | 1998-04-02 |
DE69224489T2 true DE69224489T2 (de) | 1998-07-02 |
Family
ID=13746599
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69224489T Expired - Fee Related DE69224489T2 (de) | 1991-03-20 | 1992-03-18 | Speicherzugriffssteuerung |
Country Status (4)
Country | Link |
---|---|
US (1) | US5577218A (de) |
EP (1) | EP0505157B1 (de) |
JP (1) | JP3105283B2 (de) |
DE (1) | DE69224489T2 (de) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0613087B1 (de) * | 1993-02-24 | 2002-11-20 | Matsushita Electric Industrial Co., Ltd. | Vorrichtung und Verfahren zum Speicherlesezugriff mit hoher Geschwindigkeit |
CN1044750C (zh) * | 1994-10-20 | 1999-08-18 | 联华电子股份有限公司 | 可变宽度内存数据实时读取装置 |
US6021472A (en) * | 1995-08-21 | 2000-02-01 | Canon Kabushiki Kaisha | Information processing device and control method thereof |
US5860110A (en) * | 1995-08-22 | 1999-01-12 | Canon Kabushiki Kaisha | Conference maintenance method for cache memories in multi-processor system triggered by a predetermined synchronization point and a predetermined condition |
EP0782079A1 (de) * | 1995-12-18 | 1997-07-02 | Texas Instruments Incorporated | Stoss-Zugriff in Datenverarbeitungssystemen |
JPH10154100A (ja) * | 1996-11-25 | 1998-06-09 | Canon Inc | 情報処理システム及び装置及びその制御方法 |
US6167499A (en) * | 1997-05-20 | 2000-12-26 | Vlsi Technology, Inc. | Memory space compression technique for a sequentially accessible memory |
JP5446384B2 (ja) * | 2009-03-30 | 2014-03-19 | 富士通セミコンダクター株式会社 | インターフェース回路、メモリシステム、およびアクセス制御方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63220342A (ja) * | 1987-03-10 | 1988-09-13 | Fujitsu Ltd | ブロツクアクセス方式 |
US5179687A (en) * | 1987-09-26 | 1993-01-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device containing a cache and an operation method thereof |
US5134699A (en) * | 1988-06-24 | 1992-07-28 | Advanced Micro Devices, Inc. | Programmable burst data transfer apparatus and technique |
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-
1991
- 1991-03-20 JP JP03081445A patent/JP3105283B2/ja not_active Expired - Fee Related
-
1992
- 1992-03-18 EP EP92302316A patent/EP0505157B1/de not_active Expired - Lifetime
- 1992-03-18 DE DE69224489T patent/DE69224489T2/de not_active Expired - Fee Related
-
1995
- 1995-04-24 US US08/428,799 patent/US5577218A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5577218A (en) | 1996-11-19 |
EP0505157A1 (de) | 1992-09-23 |
DE69224489D1 (de) | 1998-04-02 |
JPH04293134A (ja) | 1992-10-16 |
EP0505157B1 (de) | 1998-02-25 |
JP3105283B2 (ja) | 2000-10-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |