DE3438869A1

DE3438869A1 - Computersystem mit adressumwandlung

Info

Publication number: DE3438869A1
Application number: DE19843438869
Authority: DE
Inventors: Andreas Stanford Calif. Bechtolsheim
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1983-10-31
Filing date: 1984-10-24
Publication date: 1985-05-09
Also published as: SE455740B; GB2149158B; DE3438869C2; GB8424377D0; JPH0584532B2; US4550368A; FR2560411A1; SE8405456D0; FR2560411B1; JPS60114953A; SE8405456L; GB2149158A

Description

PATENTANWÄLTE ZENZ & HELBER · D*4^"OO ESSEN 1 · AM RUHRSTEIN 1 · TEL.: (O2O1) 412687 Seite ' (ί> "

S 534

Sun Microsystems, Inc. 2550 Garcia Avenue, Mountain View, Kalifornien 94043, V.ST.A.

Computersystem mit Adreßumwandlung

Die Erfindung betrifft allgemein die digitale Datenverarbeitung und insbesondere den Aufbau von Speichersystemen für Computer mit Adreßumwandlung und Speichermanagement.

In einem typischen Computersystem steht eine Zentraleinheit (CPU) direkt sowohl mit einem Adreß- als auch einem Datenbus in Verbindung. Diese Busse sind mit einem Hauptspeicher (oder einem Hauptspeichersystem) sowie anderen Einrichtungen, wie Eingabe/Ausgabe-Ports (I/O-Ports), Spezialprozessoren, Direktspei eher Zugriffseinheiten (DMA) und dergleichen verbunden. Die effiziente Ausnutzung des Computerhauptspeichers durch die CPU oder andere Einrichtungen ist im Hinblick auf die Vermeidung unerwünschter Zeitverzögerungen, auf Datenmehrdeutigkeit und im Hinblick auf eine Reduzierung von Systemkosten, kritisch.

Speichermanagementeinheiten (MMU¹s) ermöglichen Mehrfachadreßräume für getrennte Prozesse, gemeinsame Benutzung des Speichers für Prozesse, Verschiebung von logischen Prozeßadressen in physikalische Speicheradressen und den Schutz von gewünschten Speicherplätzen, indem nur bestimmte Operationen in diesen Bereichen, wie Lesen, Schreiben oder Ausführen, zugelassen werden.

Zusätzlich sind Speichermanagementeinrichtungen häufig mit sogenannten virtuellen Speicherfähigkeiten versehen. Virtuelle Speicher ermöglichen es, daß eine CPU eine größere Speicherkapazität adressieren kann, als physikalisch im Hauptspeicher vorhanden ist. Dies wird gewöhnlich durch die Aufteilung des gesamten Speicherraumes in viele kleine Einheiten gleicher Größe, sogenannte Seiten, erreicht. Der gesamte Speicherraum ist in einer sekundären Speichereinrichtung, z. B. einem Plattenspeicher abgespeichert. Während des Programmablaufes werden auf Anforderung nur solche Seiten in den Hauptspeicher gebracht, die benötigt werden, wobei sie nicht langer benötigte andere Seiten ersetzen. Virtuelle Speiehermanagementpläne weisen üblicherweise zur Unterstützung der Seitenaustauschoperation Mechanismen auf, wie das Festhalten eines Status für jede Seite, der angibt, ob die Seite kürzlich benutzt worden ist oder ob in sie eingeschrieben wurde.

Die Prinzipien des Speichermanagements sind seit langem bekannt und in bekannten Computereinrichtungen üblich. Die Verwendung von Speichermanagementsystemen ergibt normalerweise einen Leistungsverlust für das Computersystem, da jeder Zugriff zum Speicher durch die Speichermanagementeinheit übertragen und überprüft werden muß. Diese Zeit addiert sich zur Speicher-Zugriffszeit und ergibt eine Verzögerung zwischen dem Zeitpunkt, in dem der Prozessor die zu übertragende Adresse ausgibt und dem Datenerhalt durch den Speicher.

Zusätzlich ermöglichen bekannten Speichermanagementsysteme typischerweise nur der CPU den Zugriff auf die MMU und die Umwandlung einer virtuellen Adresse in eine reale Adresse. Andere Eingabe/Ausgabe- (I/O) Einrichtungen, z. B. Plattensteuereinheiten, greifen unter Verwendung physikalischer Adressen auf den Hauptspeicher zu. Die Verwendung physikalischer Adressen durch diese Einrichtungen kann Probleme verur-

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Sachen, da Adressen der I/O-Einrichtungen nicht in der gleichen Weise wie virtuelle Adressen von der CPU umgewandelt und geprüft werden. Wie beschrieben werden wird, schafft die vorliegende Erfindung ein verbessertes Speichermanagementsystem, welches zahlreichen Datenverarbeitungseinrichtungen die Umsetzung von besonderen Adressen auf einer Zyklus-pro-Zyklus Basis erlaubt, ohne daß die Notwendigkeit einer Rückladung der umgewandelten Daten erforderlich ist.

Es wird ein verbessertes Speichermanagementsystem angegeben, das besondere Anwendungsmöglichkeiten bei virtuelle Speichertechnik verwendenden Computern eröffnet. Das System weist eine CPU und andere Datenverarbeitungseinrichtungen, wie I/O-Einrichtungen, DMA-Einheiten, einen Systembus usw. auf, die über einen "virtuellen"-Adreßbus zur Übertragung virtueller Adreßinformationen an die MMU verbunden sind. Der Zugriff auf den virtuellen Bus wird durch Entscheidungsmittel gesteuert, um sicherzustellen, daß jeweils nur eine Einrichtung mit der MMU verkehren kann. In einem bevorzugten Ausführungsbeispiel ist der Adressraum in der MMU einer Vielzahl von Speicherräumen zugeordnet, wobei jeder Raum Umwandlungsdaten zur Verwendung durch mit dem virtuellen Bus verbundene spezielle Datenverarbeitungseinrichtungen enthält. Eine Einrichtung, die Zugriff zum virtuellen Bus erhält, identifiziert den besonderen zur Umsetzung ihrer Adresse zu verwendenden MMU Speicherraum, indem sie der MMU spezielle Kontextbits zur Bezeichnung des Speicherraumes aufgibt.

Der virtuelle Adreßbus teilt Speicheradressen in vorbestimmte reale (direkte) und virtuelle (indirekte) Adressensegmente auf. Die realen Adreßsegmente (niedriger Ordnung) sind direkt mit einem Computer-Hauptspeicherfeld (Hauptspeichermatrix) verbunden aus Zeilen und Spalten von Steuerleitungen gekoppelt, an deren Schnittpunkten Bitspeicherelemente vorgesehen

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sind. Während die realen Ädreßsegmente mit jeder der Zeilen oder Spalten des Hauptspeichers verbunden sind, sind die virtuellen Ädreßsegmente (höherer Ordnung) zusammen mit den Kontextbits mit einer Speichermanagementeinheit verbunden, die aufgrund der Kontextbits feststellt, welcher MMU Raum für die Umwandlung (translation) zu verwenden ist und die dann die virtuellen Segmente in reale physikalische Adressen umsetzt. Die umgewandelten indirekten (virtuellen) Ädreßsegmente werden dann mit den anderen Zeilen oder Spalten des Hauptspeicherfeldes verbunden, so daß die Zeilen und Spalten des Hauptspeicherfeldes einerseits von den direkten (realen) Adreßsegmenten und andererseits von den umgewandelten indirekten (ursprünglich virtuellen) Adreßsegmenten gesteuert werden. Die Zeilen und Spalten des Hauptspeicherfeldes sind mit Treiberschaltungen verbunden, die den Zugriff zu den Speicherelementen ermöglichen. Eine Zeitgabeschaltung ist für die Abtastung (strobing) der Zeilen- und Spaltentreiberschaltungen mit sequentiellen Pulsen vorgesehen. Während die direkten realen Ädreßsegmente als erste im Hauptspeicher ankommen und als erste abgetastet werden, kommen die umgewandelten virtuellen Ädreßsegmente wenig später an und werden als zweite abgetastet, wodurch der Zugriff zu den Speicherplätzen im Hauptspeicher ermöglicht wird. Die Zeit zwischen den zwei Abtastimpulsen wird für die Umwandlung der virtuellen Adressen in der MMU verwendet und überlappt sich mit dem Zugriff zum Hauptspeicher, wodurch die Hauptspeicherzugriffszeit verringert wird.

Zusätzlich minimiert die Erfindung die Ädreßumwandlungszeit der Speichermanagementeinheit, indem sie statische Hochgeschwindigkeits-RAMs (Direktzugriffsspeicher) für den Umwandlungsprozeß verwendet und indem sie die gleichen RÄM-Adreßleitungen sowohl für die Adreßeingabe als auch für den Zugriff auf die Eingänge der Speiehermanagementmittel benutzt, um die

Umwandlung zu ändern.

In der Zeichnung ist schematisch ein Ausführungsbeispiel der Erfindung dargestellt. Es zeigen:

Fig. 1 ein Blockschaltbild eines Hochgeschwindigkeitscomputer Speichers gemäß der Erfindung;

Fig. 2 ein Blockschaltbild einer speziellen Implementierung der in Fig. 1 dargestellten Speichermanagementmittel ;

Fig. 3 ein Zeitdiagramm, das das Eintreffen der direkten und umgewandelten indirekten Adressensegmente im Hauptspeicher im Verhältnis zu den Zeilen- und Spaltenadreß-Ansteuerimpulsen (strobes) darstellt;

Fig. 4 ein Blockschaltbild eines Hochgeschwindigkeitsspeichermanagementsystems gemäß der Erfindung; und

Fig. 5 eine schematische Darstellung der erfindungsgemäß vorgesehenen Anwendung von Kontextbits zur Identifizierung von spezifischen Umwandlungsräumen in der MMU.

Es wird ein verbessertes Speichermanagementsystem beschrieben, das besondere Anwendungsmöglichkeiten in Verbindung mit virtuelle Speichertechniken verwendenden Computersystemen eröffnet. In der folgenden Beschreibung werden zwecks Erläuterung spezifische Speichergrößen, Bitanordnungen, Zahlen, Datenraten usw. angegeben, um die vorliegende Erfindung zu verdeutlichen. Für den Fachmann ist es jedoch klar, daß die vorliegende Er-

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findung ohne diese speziellen Details ausgeführt werden kann. Andererseits sind bekannte Schaltungen in Form von Blockschaltbildern dargestellt, um die vorliegende Erfindung nicht unnötig mit Details zu belasten.

Im folgenden wird auf Fig. 1 Bezug genommen. Eine nicht gezeigte Zentraleinheit (CPU) steht mit dem System der vorliegenden Erfindung über einen Adreßbus 12 in Verbindung. Der Bus 12 weist eine Vielzahl von Einzelleitungen auf, die Adressen in Form von Multibitwörtern führen. Typischerweise verwenden Prozessoren Adreßbusse zwischen 16 und 32 Bits, in denen die Bits parallel über individuelle, einen Adreßbus bildende Leitungen oder Drähten übertragen werden. In der vorliegenden Erfindung sind die über den Adreßbus übertragenen Adressen so aufgebaut, daß die Bits niederer Ordnung ein direktes (reales) Adreßsegment für den Hauptspeicher bilden, wobei die Bits niederer Ordnung von dem Adreßbus über Leitung 14 abgetrennt werden. Adreßbits höherer Ordnung bilden ein indirektes (virtuelles) Adreßsegment, das über die Leitung 16 abgenommen und zu einer Speichermanagementeinrichtung 18 übertragen wird. Z. B. können für den Fall einer 24-Bit-Adresse 11 Bits niederer Ordnung die direkte, reale, über die Leitung 14 übertragene Adresse bilden, während 13 Bits höherer Ordnung als indirektes Adreßsegment über die Leitung 16 übertragen werden. Das am höchsten bewertete Bit kann ein über die Steuerleitung 20 übertragenes Kontrollbit sein.

Die Speichermanagementeinheit (MMU) 18 ist eine Direktzugriffsspeichereinheit relativ hoher Geschwindigkeit, z. B. ein schneller statischer RAM. Die MMU 18 erhält als Eingangssignal über die Leitung 16 das indirekte virtuelle Adreßsegment, die vom Prozessor gelieferte logische virtuelle Adresse und erzeugt als Ausgangssignal auf der Leitung 38 ein umgewandeltes physikalisches (reales) Adreßsegment. Das umgewandelte physi-

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kaiische Adreßsegment spezifiziert in Verbindung mit dem direkten Adreßsegment niederer Ordnung auf der Leitung 14 den aktuellen physikalischen Platz der gewünschten Daten im Hauptspeicher.

Der Prozessor weist ein Paar Datenbusse auf, wobei Daten über den Datenbus 22 zum Prozessor und über den Datenbus 2 4 vom Prozessor fließen. Vom Prozessor geht ebenso eine Schreibsteuerleitung 2 6 aus. Von den Datenbussen 22 und 24 und ebenso von der Steuerleitung 26 sind Leitungen abgezweigt, die zur Speichermanagementeinheit 18 und zum Hauptspeicher 28 führen. Zweigleitungen 32, 34 und 36 sind entsprechend mit den Datenbussen 22 und 24 und der Schreibsteuerleitung 2 6 verbunden. Die Zweigleitungen sind mit Treibern 33, 35 und 37 verbunden, die durch Dreiecke mit in Richtung des Datenflusses weisenden Spitzen dargestellt sind. Jeder der Treiber weist einen mit der Steuerleitung 2 0 verbundenen Freigabeport auf. Die Leitung 32 dient zur Übertragung von Daten von der Speichermanagementeinheit 18 über den Treiber 33 und den Datenbus 22 zum Prozessor. Vom Prozessor kommende Daten werden über die Leitung 36 und den Treiber 37 zur MMU 18 geleitet. Die Schreibsteuerleitung 26 übermittelt über die Leitung 34 und den Treiber 35 ein Signal zur Speichermanagementeinheit 18, was der MMU 18 ermöglicht, vom Prozessor über die auch das indirekte virtuelle Adreßsegment führende Leitung 16 übermittelte Daten einzuschreiben. Von der MMU 18 über die Leitung 32 ausgegebene Daten werden über die Leitung 3 8 und den Treiber 3 9 auch zum Hauptspeicher 28 übertragen. Der Treiber 39 wird durch Ansprechen der Leitung 41 durch eine Zeitgabeschaltung 43 freigeschaltet. Die Zeitgabeschaltung 43 erzeugt Zeilen- und Spaltenadreßabtastimpulse (strobes), ζ. B. Spaltenadreß-Abtastimpulse auf der Leitung 41 und dann auf der Leitung 45 und Zeilenadreßabtastimpulse auf der Leitung 52 und dann auf der Leitung 54.

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Der verwendete Hauptspeicher 28 weist Zeilen- und Spaltensteuerleitungen auf an deren Schnittstellen Speicherelemente angeordnet sind. Die Lage der Speicherelemente ist durch Adressen einschließlich der durch die Speichermanagementeinheit 18 in physikalische Adressen umgewandelten indirekten virtuellen Adreßsegmente, spezifiziert, die über die Leitung 38 und den Treiber 39 zum Hauptspeicher 28 für jede der Zeilen und Spalten des Hauptspeichers ausgegeben werden. Die andere der Zeilen und Spalten erhält über die Leitung 14 und den Treiber 4 7 ein direktes reales Adreßsegment. Die gleichen Leitungen, die Daten zwischen dem Prozessor und der MMU 18 übermitteln, dienen auch zur Verbindung an den Hauptspeicher 28. Die Datenbusse zu und vom Prozessor, nämlich die Leitungen 22 und 24, sind über die Treiber 53 und 57 an den Hauptspeicher 28 angeschlossen. Die Schreibsteuerleitung 26 ist über den Treiber 55 mit dem Hauptspeicher 2 8 verbunden. Die Treiber 53, 55 und 57 werden durch die Steuerleitung 20 aufgesteuert, die zum Zwecke der Anzeige, welche der beiden Einheiten mit dem Prozessor verbunden ist, zwischen der Speichermanagementeinheit 18 und dem Hauptspeicher 2 8 wählen kann.

Die Zeitgabeschaltung 43 erzeugt zwei aufeinanderfolgende Impulse zur Abtastung der Zeilen- und Spaltenadressenleitungen des Hauptspeichers 28. Der Zeilenadreß-Äbtastimpuls wird über die Leitung 52 und die Leitung 54 zu den Zeilensteuerleitungen übertragen. Der gleiche Impuls schaltet den Treiber 47 frei, so daß rechtzeitig für den Abtastimpuls Zeilenadressen im Hauptspeicher 28 ankommen. Die auf der Leitung 14 übertragenen direkten (realen) Adreßsegmente werden nicht umgewandelt, so daß bei der Übermittlung der direkten Adreßsegmente vom Prozessor keine Verzögerung auftritt. Der Abtastimpuls für die direkten Adreßsegmente erscheint etwas früher als ein zweiter über die Leitung 41 übertragener Impuls. Der zweite oder ver-

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zögerte Impuls dient zur Abtastung der umgewandelten indirekten virtuellen Adreßsegmente. Die von der Speichermanagementeinrichtung 18 in physikalische Adressen umgewandelten indirekten Adressen kommen etwas später als die umgewandelten indirekten Speicheradressen beim Hauptspeicher 28 an. In Fig. 3 ist die Zeitfolge der vom Hauptspeicher 2 8 empfangenen Signale gezeigt. Zum Zwecke der klareren Darstellung wurde das Eintreffen der entsprechenden Adressen und Zeilen/Spalten-Abtastimpulse voneinander getrennt. In der Praxis wurde gefunden, daß das Vorhandensein der MMU 18 eine Verzögerungszeit von angenähert 90 umsec bis zum Anlegen der umgewandelten virtuellen (jetzt physikalischen) Adressen an den Hauptspeicher 28 ergibt. Diese Zeitspanne entspricht angenähert der Verzögerungszeit zwischen dem Anlegen der Zeilen- und Spaltenadreß-Abtastimpulse.

Die in der Speichermanagementeinheit 18 gespeicherte Umwandlungstabelle kann durch Einschreiben neuer Daten in die Speichermanagementeinheit geändert werden. Die Steuerleitung 20 dient zur Freigabe oder Wahl des Schreib- und Lesezugriffs für die MMU 18 oder den Hauptspeicher 28, indem einerseits die betreffenden Treiber 33, 35 und 3 7 oder andererseits die Treiber 53, 55 und 57 freigegeben und gesperrt werden. Ein Einschreiben in die Speichermanagementeinheit 18 wird unter Verwendung der Steuerleitung 26, der Leitung 16 der indirekten virtuellen Segmentadresse und der Steuerleitung 2 0 vorgenommen. Anders ausgedrückt können die gleichen, zuvor zum Lesen der Umwandlungstabelle in der Speichermanagementeinheit 18 verwendeten Adreßleitungen für das Einschreiben einer neuen Tabelle in die MMU 18 verwendet werden.

Im Betrieb wird eine auf den Adreßbus 12 gegebene Adresse, wie vorher beschrieben, in ein direktes (reales) und ein indirektes (virtuelles) Adreßsegment aufgeteilt. Ein direktes Adreß-

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segment, z.B. eine Zeilenadresse, wird über die Leitung 14 in den Hauptspeicher 2 8 eingegeben, während ein indirektes virtuelles Adreßsegment, z.B. eine Spaltenadresse, über die Leitung 16 in die Speichermanagementeinheit 18 eingegeben wird. In der MMU 18, einem relativ schnellen Direktzugriffsspeicher, wird das indirekte virtuelle Adreßsegment in eine reale physikalische Adresse umgewandelt und über die Leitung 38 zum Hauptspeicher 28 übertragen. In dem Hauptspeicher gehen sequentielle Zeitgabeimpulse der Zeitgabeschaltung 43 ein, um die Zeilenadressen und die umgewandelten Spaltenadressen sequentiell zu den Zeilen- und Spaltensteuerleitungen des Hauptspeichers 2 8 auszutasten und so den Zugriff zu den gewünschten Speicherplätzen zu erhalten. Sobald vom Prozessor über die Leitung 12 eine Adresse empfangen und der Zeitgabeschaltung 43 über die Leitung 42 eine gültige Adresse angezeigt wird, erzeugt die Zeitgabeschaltung 4 3 auf der Leitung 5 2 einen Zeilenadreß-Abtastimpuls. Wenn die Speichermanagementeinheit 18 das indirekte Adreßsegment umgewandelt und das neue reale Adreßsegment auf die Leitung 38 gegeben hat, erzeugt die Zeitgabeschaltung 4 3 auf der Leitung 41 einen Spaltenadreß-Abtastimpuls.

Wie in Fig. 2 dargestellt, kann die Speichermanagementeinheit selbst aufgeteilt werden, und es können zwei Stufen von indirekten virtuellen Adressen zur Spezifizierung der gewünschten Lage im Hauptspeicher verwendet werden. Die linke Spalte 62 symbolisiert eine logische Multibitadresse eines Mikroprozessors. Die Erfindung wurde bisher unter Verwendung einer von einem Motorola-Prozessor 68010 mit einem 24-Bit-Adreßwort gelieferten Adresse realisiert. Es war nicht nötig, alle Adreßleitungen zu verwenden. Vier der Bits im Block 65 werden als von einer anderen Quelle gelieferte Kontext-Bits identifiziert, die zum Schalten zwischen 16 getrennten Teilen der mit unterbrochenen Linien 70 gekennzeichneten Speichermanagement-

einheit dienen. Die vier Kontext-Bits sind über die Leitung mit einem Segmentplan (segment map) 72 verbunden, der als Direktzugriffsspeicher zur Umsetzung virtueller Logikadressen in auf die Ausgangsleitung 73 gegebene umgewandelte Adressen dient. Das Eingangssignal für den Segmentplan 72 wird von dem indirekten virtuellen Adreßsegment abgeleitet, das durch den . Block 64 symbolisiert wird, wobei dieser angibt, welcher der getrennten Teile des Segmentplanes 72 zu benutzen ist. Wenn diese Identifikation durchgeführt ist, kann das indirekte virtuelle Adreßsegment des Blocks 64 umgewandelt werden. Ein direktes reales Adreßsegment wird durch den Block 66 symbolisiert und direkt über die entweder mit den Zeilen- oder Spalten-Steuerleitungen des Hauptspeichers verbundene Leitung 74 zum Hauptspeicher übertragen.

Wie vorher erwähnt, wandelt der Segmentplan 72 virtuelle logische Adressen des Blockes 6 4 in auf die Ausgangsleitung 73 gegebene Adressen um. Zusätzlich können über die Leitung 75 kodierte Datenbits in den Segmentplan 72 eingegeben werden, um den Speicher zu schützen. Z. B. kann über die Leitung 75 eine Lese- oder Schreibdatenanzeige, wie auch andere Schutzcodes, eingeben werden. Andere Leitungen, wie Leitung 76, können für weitere Schutz- oder Steuermaßnahmen vorgesehen werden. Die Leitungen 75 und 76 werden typischerweise auf Befehl von dem Prozessor gesteuert. Die durch den Segmentplan erzeugte Adresse 73 wird auf einen Seitenplan 82 (page map), einen Direktzugriffsspeicher, übertragen, der die gleiche oder eine unterschiedliche Größe im Vergleich zum Segmentplan 72 haben kann. Die Funktion des Seitenplans 82 besteht darin, die über die Leitung 73 übertragene Adresse aufzunehmen und mit einem zweiten indirekten virtuellen Adreßsegment, symbolisiert durch den Block 67, zu kombinieren, um eine reale physikalische Adresse zu erzeugen und auf die Ausgangsleitung 83 zu geben. Es ist daher zu sehen, daß die Speichermanagementeinheit 70 zwei

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Stufen von indirekten virtuellen Adressen verwendet, wobei eine erste Stufe, symbolisiert durch den Block 64, auf den Segmentplan 72 und eine zweite Stufe 67 auf den Seitenplan 82 übertragen wird. Beide Stufen stellen lediglich spezifizierte Ädreßbits dar, die von einem Adreßwort abgetrennt und direkt zu dem gewünschten Speicherplatz gekoppelt werden. Der Seitenplan 82 ist mit Steuerleitungen 85 und 86 versehen, die zu Schutzzwecken, ähnlich den Leitungen 75 und 76, verwendet werden können.

Wenn die Art der auszuführenden Operation gesichert ist und nicht ausgeführt werden kann, wird die Operation abgebrochen. Z. B. könnte eine Sicherung für NUR-LESEN eingegeben sein und eine Schreiboperation versucht werden. Die Schutzeinrichtung würde die Schreiboperation verhindern. Dieses wird durch Erzeugung eines Fehlersignales, das das Durchlaufen des Schreibimpulses sperrt, erreicht; selbst wenn der Zugriff auf den Hauptspeicher bereits eingeleitet wurde, bleiben die im Hauptspeicher befindlichen Daten ungeändert.

Das Ausgangssignal des Seitenplans 82 ist ein physikalisches reales Adreßsegment, das über die Leitung 83 entweder mit den nicht mit der Leitung 74 verbundenen Zeilen oder Spalten des Hauptspeichers verbunden ist. Die Leitungen 74 und 8 3 steuern zusammen die Zeilen und Spalten des Hauptspeichers gemäß Fig. 1. Die die Zeilen- und Spaltenadreß-Abtastimpulse liefernde Zeitgabeschaltung ist nicht gezeigt. Da die Leitung 74 direkt mit dem Hauptspeicher 2 8 verbunden ist, erreichen die auf dieser Leitung anstehenden Bits den Hauptspeicher etwas früher als das jetzt umgewandelte virtuelle Adreßsegment. Die Zeitgabeschaltung tastet als erstes das direkte Adreßsegment und als zweites das umgewandelte virtuelle Segment ab, so daß Zeilen- und Spaltenadreßleitungen des Hauptspeichers für den Zugriff spezifizierter Bitspeicherplätze im Hauptspeicherfeld akti-

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viert werden.

Einer der Vorteile der vorliegenden Erfindung ist dadurch gegeben, daß durch die Aufteilung der Adressen in direkte reale und indirekte virtuelle Segmente Zeit zum Zugriff auf den Hauptspeicher 28 gespart wird, weil der Zugriff zum Hauptspeicher bereits beginnt, bevor die virtuellen Speicheradressen durch die Speichermanagementeinheit 18 in physikalische Adressen umgewandelt sind. So ist der Zugriff zum Hauptspeicher zeitüberlappt oder "pipe-lined" mit der Umwandlung des indirekten virtuellen Adreßsegmentes. Das direkte reale Adreßsegment fließt ohne Zeitverlust direkt zum Speicher, während nur das indirekte virtuelle Segment umgewandelt wird. Durch gleichzeitiges Vorsehen einer Hochgeschwindigkeitsmangementeinrichtung, z.B. eines schnellen Direktzugriffsspeicher, kann die Umwandlungszeit minimiert werden, so daß sowohl die direkten als auch die umgewandelten indirekten Adreßsegmente durch nur leicht gegeneinander versetzte Zeitpulse in den Speicher getastet werden können.

Unter Bezugnahme auf Figur 4 wird die vorliegende Erfindung in Verbindung mit Systemen mit mehreren Datenverarbeitungseinrichtungen, die virtuelle Adreßverfahren benutzen, erläutert. Das System weist eine Speichermanagementeinheit (MMU) 100 auf, die der erläuterten und unter Bezugnahme auf die Figuren 1 und 2 beschriebenen ähnlich ist. Die MMU 100 ist, wie dargestellt, über virtuelle Adreßleitungen 104 mit einem "virtuellen" Adreßbus 102 verbunden, der in dem vorliegenden bevorzugten Ausführungsbeispiel eine Mehrzahl von Adressen in Form von Multibitwörtern führenden Einzelleitungen aufweist. Eine Mehrzahl von Datenverarbeitungseinrichtungen, wie z.B. eine CPU 106, ein Plattenschnittstellensteuergerät 108 und eine Netzwerkschnittstelle 110 können mit dem virtuellen Bus 102 gekoppelt sein. Die Netzschnittstelle 110 kann beispielsweise einen

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begrenzten Netzbereich, wie "Ethernet", "DECnet" o.dgl. mit der Erfindung verbinden. Zusätzlich ist, wie dargestellt, ein mit "realen" physikalischen Adressen arbeitender Systembus 120 für die Verbindung einer Mehrzahl (0 bis N+1) Systembuseinrichtungen 122 derart vorgesehen, daß der Systembus 120 über die Systembusschnittstelle 125 mit dem virtuellen Bus 102 verbunden ist. Wie beschrieben werden wird, betrachtet die MMU 100 den Systembus 120 mit allen mit ihm verbundenen Systembuseinrichtungen 122 als eine einzige Datenverarbeitungseinrichtung, die einen Bereich von vorbestimmten virtuellen Adressen verwendet.

Die MMU 100 ist durch physikalische Adreßleitungen 130 mit dem physikalischen Adreßbus 140 verbunden. Ein Hauptspeicher 128 ist durch den physikalischen Adreßbus 140 mit der MMU 100 verbunden, so daß, wie unter Bezugnahme auf die Figuren 1, 2 und 3 vorher beschrieben, die MMU 100 ein aus einer virtuellen Adresse in ein reales Adreßsegment umgewandeltes indirektes Adreßsegment an den Hauptspeicher 128 ausgibt. Ähnlich werden, wie vorher erläutert, auf dem virtuellen Adreßbus 102 anstehende, direkte (reale) Adreßsegmente unter Umgehung der MMU 100 direkt an den Hauptspeicher 128 angelegt. Die MMU 100 ist ferner über den physikalischen Adreßbus 140 mit verschiedenen datenverarbeitenden Betriebsmitteln verbunden. Diese umfassen Eingabe/Ausgabe- (I/O) Einrichtungen, denen einige physikalische Adreßräume zugeordnet sind, die allgemein einen von den Datenverarbeitungseinrichtungen, wie der CPU 106, dem Netzwerk 110 o.dgl. zugreifbaren Bereich physikalischer Adressen aufweisen. Es ist klar, daß das in Figur 4 dargestellte System lediglich den Fluß der Adressen und Befehle zwischen den Datenverarbeitungseinrichtungen sowohl auf den virtuellen als auch auf den realen Abschnitten des Systems darstellt und daß andere für den Betrieb des Systems erforderliche Leitungen, wie z.B. Daten- und Steuerleitungen, um die Übersichtlichkeit

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zu wahren, nicht dargestellt wurden.

Wie in Figur 4 gezeigt, greifen die Datenverarbeitungseinrichtungen, wie die CPU 106, die Plattensteuereinrichtung 108 oder die Systembuseinrichtungen 122 durch Erzeugung einer indirekte und direkte Adreßsegmente enthaltenden virtuellen Adresse auf dem virtuellen Bus 102 zum Hauptspeicher 128 und/oder zu den I/O-Adreßräumen zu. Es ist eine mit jeder Datenverarbeitungseinrichtung und jeder Schnittstelle verbundene Entscheidungseinrichtung 150 vorgesehen, um den Zugriff zum virtuellen Bus 102 zuzuordnen und sicherzustellen, daß jeweils nur eine Datenverarbeitungseinrichtung den virtuellen Bus 102 belegen und benutzen kann, wodurch eine Mehrdeutigkeit und ein Chaos verhindert werden. Die spezielle Implementierung der Entscheidungseinrichtung 150 kann verschiedene Entscheidungsprotokolle bekannter Art benutzen, um die Verwendung des virtuellen Busses 102 angemessen oder selektiv zuzuordnen. Der Systembus 120 wird für MMU 100 Operationen so angesehen, als wiese er eine einzige Einrichtung mit einem Bereich virtueller Adreßräume auf, die den mit dem Systembus 120 verbundenen verschiedenen Systembuseinrichtungen 122 untergeordnet sind.

Im folgenden wird auf Figur 5 Bezug genommen. Eine Datenverarbeitungseinrichtung, z.B. eine Plattenschnittstelle 108, sucht beispielsweise zu im Hauptspeicher 128 gespeichterten Daten zuzugreifen und gibt eine ein indirektes (virtuelles) Adreßsegment und ein direktes (reales) Adreßsegment enthaltende Adresse auf den virtuellen Bus 102, nachdem sie über die Entscheidungseinrichtung 150 auf den Bus 102 Zugriff erhalten hat. Wie dargestellt, enthält die durch die Plattenschnittstelle 108 (oder eine andere Einrichtung) gelieferte Adreßinformation Kontext-Bits 160, die einen einzigen vorher zugeordneten virtuellen Adreßraum innerhalb des Segmentplans 165 identifizieren. Dieser entspricht den umzuwandelnden Daten,

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die benötigt werden, um die virtuelle Adreßinformation der Plattenschnittstelle 108 in ein vom Hauptspeicher 128 verwendbares physikalisches Adreßsegment umzuwandeln. Wie gezeigt, weist der Segmentplan 165 vorgegebene Räume für jede mit dem virtuellen Bus 102 verbundene Datenverarbeitungseinrichtung auf, wie CPU Systemraum 166, CPU Benutzerräume 167 und 168, sowie Plattenschnittstellenraum 170 und den Netzwerkraum 172. Jeder dieser Adreßplätze innerhalb des Segmentplans 165 weist die notwendige Information zur geeigneten Umsetzung virtueller Adreßsegmente 176 auf, die durch die entsprechende Datenverarbeitungseinrichtung mit dem virtuellen Bus 102 verbunden sind. Wie unter Bezugnahme auf die Figuren 1 und 2 beschrieben wurde, wird ein zweites virtuelles Adreßsegment 178 nach der Kombination mit dem Ausgangssignal des Segmentplanes 165 mit einem Seitenplan 182 verbunden. Wie gezeigt, wird ein reales Adreßsegment 186 unter Umgehung der MMU 100 von dem physikalischen Adreßbus 140 direkt mit dem Hauptspeicher 128 oder einer anderen Einrichtung verbunden.

Im Betrieb ist die CPU 106 sowohl dem Systemraum 166 als auch einer Mehrzahl von Benutzerräumen, wie 167 und 168 zugeordnet, um sowohl die Umsetzung von virtuellen Adressen des Betriebssystems als auch von der Anwendersoftware zugeordneten virtuellen Adressen zu ermöglichen. In dem vorliegenden Ausführungsbeispiel ist jeder Adreßraum, wie der DMA Plattenschnittstellenraum 170 von Null bis zu einem vorbestimmten gewissen Bereich adressiert, und der Raum wird zu Beginn durch den Inhalt der Kontext-Bits 160 indentifiziert. Für einen Fachmann ist es klar, daß die Verwendung von Kontext-Bits 160 nicht immer erforderlich ist. Zum Beispiel ist es möglich, innerhalb der MMU 100 virtuelle Speicheradreßräume derart festzulegen, daß jede Datenverarbeitungseinheit, wie die CPU 106, die Systembusschnittstelle 125 und dergleichen einem speziellen virtuellen Adreßplatz zugeordnet ist. Zum Beispiel können der

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Plattenschnittstelle 108 zugeordnete virtuelle Adreßplätze innerhalb der MMU 100 die notwendigen Informationen zur geeigneten Umsetzung virtueller Adressen innerhalb eines für die Plattenschnittstelle vorgegebenen Bereiches aufweisen. Es wurde gefunden, daß die Verwendung von Kontext-Bits eine effizientere Ausnutzung von mit dem virtuellen Bus 120 verbundenen Datenverarbeitungsbetriebsmitteln erlaubt, da Adressen innerhalb jedes definierten Raumes des Segmentplans 165 gemäß den Adreßanforderungen der speziellen Datenverarbeitungseinrichtung zugeordnet werden können.

Obwohl jede Datenverarbeitungseinrichtung, wie die Netzwerkschnittstelle 110 ein Kontext-Bitregister aufweisen kann, so daß die Netzwerkschnittstelle 110 betreffende Kontext-Bits zur Übermittlung zur MMU 100 an den virtuellen Bus 102 angelegt werden können, kann auch ein einziges Kontext-Register von allen mit dem virtuellen Bus 102 verbundenen Datenverarbeitungseinrichtungen verwendet werden. In diesem Fall werden die Inhalte der Kontext-Bits zyklisch selektiv geändert, um die speziellen, eine virtuelle Adreßinformation innerhalb der MMU 100 enthaltenden Datenverarbeitungseinrichtungen zu berücksichtigen. Eine andere Implementierung der vorliegenden Erfindung braucht nur zwei Kontext-Register zu verwenden, eines für die Systemanwendung und eines für die Benutzeranwendung, wobei sowohl für die CPU 106 als auch alle anderen Datenverarbeitungseinrichtungen, wie die DMA Plattenschnittstelle 108, die Netzwerkschnittstelle 100 und die Systembusschnittstelle 125 Systemraum vorgegeben ist.

Wie bei dem in Figur 2 beschriebenen Ausführungsbespiel können kodierte Datenbits zum Speicherschutz über die Leitungen 75 und/oder 76 nach Bedarf in den Segmentplan 165 eingegeben werden. Ähnlich können Leitungen 85 und 8 6 beim Seitenplan 182 für die Datensicherung vorgesehen sein. Wenn die Art der

durchzuführenden Operation geschützt ist, können verschiedene bekannte Schutzroutinen zur Sicherung der Daten verwendet werden.

Es sei z.B. angenommen, daß eine mit dem Systembus 120 verbundene Systembuseinrichtung 122 zum Hauptspeicher 128 oder andere mit dem physikalischen Adreßbus 140 verbundene physikalische Adreßräume zugreifen will. Die spezielle Systembuseinrichtung verbindet die auf dem Systembus anstehende "virtuelle" Adresse (sowohl direkte als indirekte Adreßsegmente) mit der Systembusschnittstelle 125. Nach Erhalt der virtuellen Adresse von der Einrichtung 122 fordert die Schnittstelle 125 von der Entscheidungseinrichtung 150 Zugriff auf den virtuellen Bus 102. Wie oben festgestellt, wird die Systembusschnittstelle 125 sowohl von der Entscheidungseinrichtung 150 als auch von der MMU 100 einfach als andere, mit dem virtuellen Bus 102 verbundene Datenverarbeitungseinrichtung angesehen.

Wenn die Systembusschnittstelle 125 Zugriff auf den virtuellen Bus 102 erhält, legt sie die durch die Systembuseinrichtung 122 gelieferte Adreßinformation an die MMU 100 an. Direkte (reale) Adreßsegmente werden abgetrennt und, wie beschrieben wurde, direkt zum Hauptspeicher 28 übertragen, während die virtuellen Adreßsegmente zusammen mit den Kontext-Bits 160 über virtuelle Adreßleitungen 104 zur MMU 100 übertragen werden.

Wie in Figur 5 dargestellt, identifizieren die Kontext-Bits 160 einen speziellen Adreßraum innerhalb der MMU 100, der Umwandlungsdaten für die Umwandlung von virtuellen Systembusadressen in physikalische Adressen enthält. In der Praxis ist der dem Systembus 120 zugeordnete Adreßraum innerhalb des Segmentplanes 165 der MMU 100 in eine Mehrzahl von Bereichen

unterteilt, wobei jeder Bereich spezielle Umwandlungsdaten für jede einzelne Einrichtung 122 enthält. Demgemäß entspricht die durch den Inhalt der Kontext-Bits 160 identifizierte Adresse einem Unterteilungsbereich für die Umsetzung virtueller Adressen, die einer speziellen Buseinrichtung 122 zugeordnet sind. Nachdem die Umwandlung stattgefunden hat, wird das jetzt physikalische Adreßsegment an die physikalischen Adreßleitungen 130 angelegt und zusammen mit dem vorher übertragenen direkten (realen) Adreßsegment 186 zum Hauptspeicher 128 (oder einer anderen Einrichtung) gekoppelt.

Es wurde ein verbessertes Speichermanagementsystem beschrieben, das besondere Anwendungsmöglichkeiten in mit virtueller Speichertechnik arbeitenden Computersystemen eröffnet. Obwohl die MMU mit einem Segmentplan 165 und einem Seitenplan 182 dargestellt und beschrieben wurde, ist klar, daß die vorliegende Erfindung auch angewendet werden kann, wenn ein einziger Plan für die Umwandlung virtueller Adreßsegmente in physikalische Adreßsegmente verwendet wird.

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Claims

PATENTANWÄLTE ZENZ & HELBER ■ D 43OO ESSEN 1 ■ AM RUHRSTEIN 1 · TEL.: (0201) 412687 Seite S 534 Patentansprüche

1. Computersystem mit Adreß-Umwandlung,

dadurch gekennzeichnet, daß mehrere Datenverarbeitungseinrichtungen (106, 108, 110, 125) zur Übertragung von Speicheradressen mit einem virtuellen Adreßbus (102) selektiv verbindbar sind, wobei der Adreßbus (102) Mittel zur Aufteilung der Speicheradressen in direkte (186) und indirekte (176, 178) Adreßsegmente aufweist;

daß eine Entscheidungseinrichtung (150) mit den Datenverarbeitungseinrichtungen (106, 108, 110, 125) verbunden ist und letztere (106, 108, 110, 125) derart selektiv mit dem virtuellen Adreßbus (102) koppelt, daß jeweils nur eine der Datenverarbeitungseinrichtungen eine Speicheradresse an den virtuellen Bus (102) anlegt;

daß eine als Speicherfeld relativ hoher Geschwindikgeit ausgebildete Speichermanagementeinheit (18; 70; 100) vorgesehen ist, die auf Eingangsleitungen (104) die indirekten Segmente (176, 178) der Speicheradresse erhält, ein indirektes Adreßsegment (176, 178) aus einer logischen Adresse, spezifiziert durch eine Datenverarbeitungseinrichtung (106, 108, 110, 125), in eine physikalische Adresse umwandelt und einen Ausgang über physikalische Adreßleitungen (130) hat,

daß ein physikalischer Adreßbus (140) mit der Speichermanagementeinheit (100) und mit wenigstens einem eine Mehrzahl von physikalischen Adressen aufweisenden Datenverarbeitungsbetriebsmittel verbunden ist, wobei die physikalischen Adressen jeweils durch das direkte Adreßsegment (186) in Verbindung mit der über die physikalischen Adreßleitungen (130) verfügbaren indirekten Adresse (176, 178) definiert sind, wobei die Anord-

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nung so getroffen ist, daß eine Datenverarbeitungseinrichtung (106, 108, 110, 125) mit hoher Geschwindigkeit zum Datenverarbeitungsbetriebsmittel zugreifen kann, indem ein direktes Adreßsegment (186) direkt und ein umgewandeltes indirektes Adreßsegment (176, 178) zum Betriebsmittel geleitet werden, wobei ein physikalischer Adreßraum definiert wird.

2. Computersystem nach Anspruch 1, dadurch gekennzeichnet, daß die Speichermanagementeinheit (100) eine Mehrzahl von Umwandlungsräumen aufweist, von denen wenigstens einer jeder Datenverarbeitungseinrichtung (106, 108, 110, 125) derart zugeordnet ist, daß jedes der indirekten Adreßsegmente (176, 178) auf einen speziellen, Umwandlungsdaten für die Umwandlung eines indirekten Adreßsegmentes in eine physikalische Adresse enthaltenden Umwandlungsraum (165 ... 172) gerichtet ist.

3. Computersystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das indirekte Adreßsegment die spezielle Adresse desjenigen Umwandlungsraumes (165 ... 172) definierende Kontext-Bits (160) enthält, welcher (165 ... 172) der das indirekte Adreßsegment (176, 178) liefernden besonderen Datenverarbeitungseinrichtung (106, 108, 110, 125) zugeordnet ist.

4. Computersystem nach Anspruch 3, dadurch gekennzeichnet, daß die speziellen Kontext-Bits (160) in einem mit dem virtuellen Bus (102) verbundenen Kontext-Register gespeichert sind, dessen Inhalt aktualisiert wird, wenn eine andere Datenverarbeitungseinrichtung Zugriff auf den virtuellen Bus (102) erhält.

5. Computersystem nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß eines der datenverarbeitenden Betriebsmittel aufweist:

ein Speicherfeld mit Zeilen- und Spaltensteuerleitungen

O / O Π "> Γ*

ο 4 ο ο ο ο

für an den Kreuzungspunkten der Zeilen- und Spaltensteuerleitungen liegende Bitspeicherelemente, wobei der Platz der Speicherelemente durch umgewandelte indirekte Ädreßsegmente und direkte Adreßsegment bezeichnet ist und wobei die Zeilen- und Spaltensteuerleitungen so geschaltet sind, daß die einen das direkte Segmente der Speicheradresse und die anderen die umgewandelte indirekte Adresse auf den physikalischen Ädreßleitungen erhalten, und

eine Zeitgabeschaltung (43) zur Abtastung der Zeilen- und Spaltenadreßleitungen des Hauptspeicherfeldes (28), wobei ein Abtastimpuls für das direkte Speicheradreßsegment kurz vor dem Abtastimpuls für das umgewandelten indirekte Speicheradreßsegment erscheint und wobei die Äbtastimpulse die Verwendung von umgesetzten indirekten und direkten Ädreßsegmenten zur Spezifizierung von Speicherräumen im Hauptspeicherfeld veranlassen.

6. Computersystem nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß eine der Datenverarbeitungseinrichtungen eine Systembusschnittstelle (125) auf\ffeist, die einen eine Mehrzahl von physikalischen Adressen führenden Systembus (120) mit der Speichermanagementeinheit (18; 70; 100) über den virtuellen Bus (102) koppelt»

7. Computersystem nach Anspruch 6, dadurch gekennzeichnet, daß der Systembus (120) mit mehreren Systembuseinrichtungen (122) gekoppelt ist und daß jeder der Systerabuseinrichtungen (122) ein Teilsatz der dem Systembus (120) zugewiesenen virtuellen Adressen zugeordnet ist«

8. Computersystem nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, daß die Speichermanagementeinheit (18; 70; 100) in eine Segmentplaneinrichtung (72) und eine Seitenplaneinrichtung (82) unterteilt ist, daß die Segmentplaneinrich-

O ~t -^ ^j jO J

tung (72) so geschaltet ist, daß sie ein erstes indirektes Segment erhält und eine an die Seitenplaneinrichtung (82) angelegte Zwischenadresse erzeugt, daß die Seitenplaneinrichtung (8 2) so geschaltet ist, daß sie ein zweites indirektes Segment erhält und die Zwischenadresse und das zweite indirekte Segment in eine physikalische Adresse umwandelt, und daß die Segmentplaneinrichtung (72) die Mehrzahl von durch Kontext-Bits identifizierbaren Umwandlungsräumen enthält.

9. Computersystem nach Anspruch 8, dadurch gekennzeichnet, daß die Segmentplaneinrichtung (72) eine Eingangs-Schutzeinrichtung (75, 76) zur Festlegung von Bedingungen für den Datenzugriff aufweist.

10. Computersystem nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß die Seitenplaneinrichtung (82) eine Eingangs-Schutzeinrichtung (85, 86) zur Festlegung von Bedingungen für den Datenzugriff aufweist.

11. Computersystem nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß mit der Speichermanagementeinheit (18; 70; 100) eine Schreib-Freigabesteuerleitung (26) verbunden ist, die die Eingabeleitungen (16; 104) der indirekten Segmente sowohl für das Lesen als auch das Schreiben der Daten aus der und in die Speichermanagementeinheit (18; 70; 100) verwendet.

12. Computersystem nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß das Hochgeschwindigkeitspeicherfeld als statischer Direktzugriffsspeicher und das Hauptspeicherfeld als dynamischer Direktzugriffsspeicher ausgebildet sind.

13. Computersystem mit Adreßumwandlung gekennzeichnet durch,

O / O O Q P Q

ο k ο υ ο D α

einen Speicheradressen übertragenden Adreßbus (102), der mehrere von einem Prozessor versorgte parallele Ädreßleitungen und Mittel zur Aufteilung einer Speicheradresse in direkte und indirekte (virtuelle) Ädreßsegmente aufweist,

eine Speichermanagementeinheit (100),, die als Speicherfeld relativ hoher Geschwindigkeit ausgebildet und so angeordnet ist, daß sie die indirekten Segmente der Speicheradresse auf Eingangsleitungen (104) erhält, ein indirektes Adreßsegment aus einer vom Computer bezeichneten logischen Adresse in eine physikalische Adresse umwandelt und letztere über physikalische Ädreßleitungen (130) ausgibt,

ein Computer-Hauptspeicherfeld mit Zeilen- und Spaltensteuerleitungen für an den Kreuzungspunkten der Zeilen- und Spaltensteuerleitungen liegende Bit-Speicherelemente, wobei der Platz der Speicherelemente durch umgewandelte indirekte Ädreßsegmente und direkte Ädreßsegmente bezeichnet ist und wobei die Zeilen- und Spaltensteuerleitungen so geschaltet sind, daß die einen das indirekte Segment der Speicheradresse und die anderen die umgewandelte indirekte Adresse auf den physikalischen Ädreßleitungen (130) erhalten, und

eine Zeitgabeschaltung (43) zur Abtastung der Zeilen- und Spaltenadreßleitungen des Hauptspeicherfeldes (28), wobei ein Abtastimpuls für das direkte Speicheradreßsegment kurz vor dem Abtastimpuls für das umgewandelte indirekte Speicheradreßsegment durchläuft und wobei die Abtastimpulse die Verwendung von erscheint indirekten und direkten Adreßsegmenten zur Spezifizierung von Speicherräumen im Hauptspeicherfeld veranlassen.