JPH031260A - 計算機方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野） 本発明は、共有メモリを有するマルチプロセッサ方式に
係り、特に、このようなマルチプロセッサ方式において
、各プロセッサエレメントが上位プロセッサエレメント
との間にそれぞれ専用アービタと共有メモリを有する計
算機方式に関する。

〔従来の技術〕

従来、共有メモリを有するマルチプロセッサ方式として
は、例えば、「日経エレクトロエックス。

第４０７号、（１９８６年１１月３日号）Ｊ、第１１９
〜１２９ページに示されているものが知られている。第
４図は、上記従来方式の概略の構成を示すブロック図で
ある。

同図に示すように、従来の共有メモリを有する計算処理
装置においては、２つ以上の計算処理装置ＣＰＵＩ、Ｃ
ＰＵ２．　　・−・−間の共通バスに、１つの共有メモ
リが接続され、また、共有メモリへのアクセスの競合を
調整するためのバスアービタが接続されている。

〔発明が解決しようとする課題〕

上記従来方式では、共有メモリの容量は、共通バスのア
ドレス空間（共通バスのビット幅で表現し得るアドレス
幅）に限定され、拡張性にかけるという問題があった。

すなわち、システムを拡張大規模化して処理性能を向上
するためには、メモリ容量を拡張増大すること、および
、プロセッサエレメント（ここではＣＰＵＩ、ＣＰＵ２
．　−・−）の数を増加することが考えられるが、従来
方式のように各プロセッサエレメントから共通のアービ
タおよび共通の外部バスを介して外部の１個所にある共
有メモリにアクセスする方式では、単にＣＰＵ０数やメ
モリ容量を増やしても、共通バスがネックになって拡張
システムを実現することはできない。すなわち、共通バ
スはそのままにしてＣＰＵの数だけ増加しても、各ＣＰ
Ｕのアクセスが衝突し、ＣＰＵの数に見合うだけの処理
性能（スルーブツト）は得られない。ＣＰＵの数の増加
やメモリ容量の増加と合わせて、アービタやバス廻りも
改造してシステム全体の性能アップを図ることも考えら
れるが、それには多大の労力と経費を必要とする。そう
かといって、将来のシステム拡張に備えて予めアドレス
幅の広いバスを設置しておくのは不経済である。

このように、従来の共有メモリ方式のマルチプロセッサ
システムにおいては、共有メモリの最大アクセス空間は
、共通バスのアドレス空間と同じになり、この共通バス
アドレス空間の大きさが限られているため、実メモリ容
量をそれ以上増加させることは困難である。また、この
方式では、共有メモリを集中的に管理するために、複数
のプロセッサに共用される１つのＯ３が、共有メモリ上
に配置される。したがって、バスのアクセス頻度が高く
なり、上記のようなバスネックを解消するためプロセッ
サの増設個数が制限されるので、新たな機能を実現する
のに限度がある。

また、各プロセッサがアクセスするデータの範囲は、各
プロセッサに固有の部分が多いのにもかかわらず、そう
したデータのためにいつも集中的な共有メモリを用いる
のでは、効率的なアクセスができない。従来の集中型シ
ステムの長所を維持しながら、各プロセッサの機能を分
散化して、データの集中を解消することは望ましいこと
である。

従って、本発明の目的は、上記従来技術の問題点を克服
し、マルチプロセッサシステムにおいて、バスのアドレ
ス空間がネックになって実メモリ容量が制限されること
を無くすると共に、各プロセッサの機能を分散化してデ
ータの集中化を解消し、システムの機能の拡張大規模化
に際し、メモリバスやアービタの大幅な改造を要するこ
となく、メモリバス結合のみで各プロセッサを順次接続
することでシステム拡張を行なうことができる計算機方
式を提供することを目的とする。

〔課題を解決するための手段］ 上記「目的を達成するため、本発明の計算機方式は、各
プロセッサエレメントがそれぞれメモリを内蔵する形式
のマルチプロセッサシステムであって、それぞれのプロ
セッサエレメントには、前記メモリのほか、更に、ＣＰ
Ｕと、ＣＰＵの出力する論理アドレスを物理アドレスに
変換して内部メモリバスまたは外部メモリバスに出力す
るアドレス変換装置と、前記メモリを上位プロセッサエ
レメントのメモリバスのバスマスタと前記ＣＰ　ｔＪと
で（すなわち、上位プロセッサエレメントと下位プロセ
ッサエレメントとで）共有するため、両者（上位プロセ
ッサエレメントのバスマスタおよび前記ＣＰＵ）のアク
セスを調整し、バスを選択して切り替えるバスアービタ
・セレクタ（上位／下位間のメモリアクセスを調整する
アービタ、および、アービタの出力によってバスを切り
替えるためのバスセレクタ）とを内蔵し、これらのプロ
セッサエレメントは、メモリバス結合（前記外部メモリ
バスによる結合。この外部メモリバスは、アドレスバス
、データバス、および制御ハス（アドレスストローブ、
リードストローブ、ライトストローブ、ウェイト制御信
号など）から構成される。）のみで順次多段に（上位／
下位の関係で木構造に）接続するように構成する。

各プロセッサエレメントは、仮想アドレス空間を持ち、
この仮想アドレス空間でのアクセスにより、目的の実メ
モリ領域が自プロセッサエレメント内蔵のメモリにある
ときにはｊ亥自プロセッサエレメント内蔵メモリにアク
セスし、目的の実メモリ領域が（自分よりも）下位のプ
ロセッサエレメント内蔵のメモリにあるときには該下位
プロセッサエレメント内蔵のメモリにアクセスする。こ
のようにして、各プロセッサエレメントの内蔵メモリは
、自フ゛ロセッサエレメントと（自分よりも）上位のプ
ロセッサエレメントとの間で共用される（但し、自分よ
りも下位のプロセッサニレメンｉ・との間で自プロセッ
サエレメント内蔵の実メモリが共用されることはない。

）。

また、−１−記のプロセッサエレメントをｌチップに収
納することにより複数のチップを接続するだけで、全体
システムが小型で安価に実現できる。

更に、物理的、論理的に離れたプロセッサエレメントに
対しては、各プロセッサエレメントに汎用通信インタフ
ェースを持つ能動型のリモートアドレス＆データ通信制
御装置および、汎用通信インタフェースを持つ受動型の
リモートアドレス＆データ通信制御装置を設けることに
よって各プロセッサエレメントからは、あたかもメモリ
インタフェースでアクセスしたかのようにアクセスする
ことができる。

なお、任意の機能分散を実現するために、各プロセッサ
エレメントの共有メモリの一部に上位プロセッサエレメ
ントあるいは、該プロセッサエレメント内のプロセッサ
から各プロセッサエレメントの機能を登録できるレジス
タを設け、上記レジスタの内容によって、各プロセッサ
エレメントの処ｙＰ機能を変更あるいは追加することが
できる。

なおまた、隣接する上位プロセッサとの間で各プロセッ
サエレメントの自己診断により、上位プロセッサエレメ
ントの異常が下位プロセッサエレメントに共有メモリを
介して報告されたときは、異常報告を受けたプロセッサ
エレメント自身がすみやかに自プロセッサエレメントの
機能を変更すべく、変更機能を上記レジスタに登録し、
上位プロセッサを切り離すことによって該プロセッサエ
レメントよりも下位のプロセッサエレメント群を上位プ
ロセッサと独立して制御することが可能である。

〔作用］ 上記構成に基づく作用を説明する。

本発明によれば、それぞれデータを記憶するメモリを内
蔵する複数のプロセッサエレメントを有するマルチプロ
セッサにおいて、各プロセッサエレメントと互いに上下
に隣接するプロセッサ間で、メモリを共有するため下位
側のプロセッサエレメント内に上位プロセッサエレメン
トとの間のメモリアクセスをｆｉＩＩＩ整するアービタ
と、−１−記アービタの出力によってハスを切り替える
ためのハスセレクタを設け、ごれらプロセッサニレメン
Ｉ・をメモリバス結合のみで多段に（例えば木構造に）
接続する構成としたので、−Ｆ位ブＩ゛１セッサエレメ
ントからはアドレスバス５データバス、および、制御ハ
ス（アドレスストローブ、リードストローブ。

ライトストローブ７　ウェイト制御信号など）から構成
される外部メモリバスでのみ、下位プロセッサエレメン
ト内の共有メモリをアクセスできる。

また、各プロセッサエレメントはそれぞれ固有の仮想ア
ドレス空間を有し、この仮想アドレス空間を通じて共有
メモリにアクセスする。すなわら、上位プロセッサエレ
メントからみた外部仕様は、メモリとして動作し、自プ
ロセッサニレメン１−の下位プロセッサエレメントに対
しては、下位プロセッサエレメントをメモリとする計算
処理装置にみえるように動作する。したがって、互いに
上下に隣接する同一構造のプロセッサエレメントをメモ
リバスのみで順次多段に結合することによって、各プロ
セッサおよびバスのアドレス空間は有限でも、全体シス
テムとしては、それに制限されることなく、各プロセッ
サエレメントの内蔵メモリに対応して、実メモリ容量を
無限に拡張することがテキる。また、各プロセッサエレ
メントは、上位プロセッサエレメントからみて、すべて
同種のストアドメモリにみえることから、仮想メモリ空
間に存在するメモリを一元化できるので、バスアービト
レーション制御などの特別な外部論理を用意することな
く、各プロセッサエレメント間を直接あるいは、ドライ
バ／レシーバを介して配線するだけで、容易に全体シス
テムが構築できる。

また、各プロセッサエレメントが上位プロセッサとの共
有メモリを内蔵しているため、上位プロセッサエレメン
トから下位プロセッサエレメントに対して分担させるべ
き機能を登録することにより容易に機能分散が可能とな
る。

〔実施例〕

以下に、本発明の実施例を図面によって説明する。

第１図は、本発明の適用された計算機処理装置の一実施
例の構成図である。２台のプロセッサエレメント（ＰＥ
ａ）ｌａおよび（ＰＥｂ）Ｉｂをそれぞれ−Ｌ位、およ
び、下位に配置し、各ＰＥＩ（ｌａおよびｔｂ）は、内
部プロセッサＭＰＵ２（２ａおよび２ｂ）と、上位プロ
セッサエレメントとの共有メモり３（３ａおよび３ｂ）
と、上記共有メモリ３へのアクセスに関して、上位プロ
セッサエレメントのメモリバス等のバスマスタとの競合
を調停するバスアービタ＆セレクタ４（４ａおよび４ｂ
）、ならびに、上位プロセッサエレメントと内部プロセ
ッサエレメントの両者がハスアービタ＆セレクタ４　（
４ａ、４ｂ）を介して、アクセス可能な制御レジスタ５
（５ａおよび５ｂ）と、ＭＰＵ２が出力する論理アドレ
ス７（７ａおよび７ｂ）を物理アドレス８（８ａおよび
８ｂ）に変換するアドレス変換装置６（６ａおよび６ｂ
）とから構成される。なお、ｌｏａ、ｌＯｂは、各プロ
セッサエレメント間を結合する外部バス、１０ａ’、１
０ｂ’　は各プロセッサエレメント内の内部バスで、本
実施例の場合、内外のバスは直接つながっている。

第１図において、ＰＥａ　（１ａ）の内部プロセッサＭ
ＰＵａ　（２ａ）は、ＰＥｂ（ｌｂ）のアービタ＆セレ
クタ４ｂを介して、ＰＥｂ　（ｌ　ｂ）の内部プロセッ
サＭＰＵｂ　（２ｂ）と共に、ＰＥｂ（１ｂ）に内蔵す
る共有メモリ３ｂを共有する。

ＰＥａ　（ｌａ）は、ＰＥｂ（Ｉｂ）との共有メモＩＪ
　３　ｂをＭＰＵａ　（２ａ）の仮想アドレス空間の一
部に割り付け、アドレス変換装置６ａを介してＭＰＵａ
　（２ａ）の論理アドレス７ｄをＭＰＵｂ（２ｂ）の物
理アドレス８ａに変換する。ＭＰＵａ　（２ａ）のデー
タ線９ａは、直接ＰＥａ　（ｌａ）の外部バス１０ａへ
入出力されるとともに、アービタ＆セレクタ４ａへ接続
され、該アービタの調停に従って共有メモリ３ａまたは
制御レジスタ５ａへ入出力される。上位プロセッサＰＥ
ａ　（ｌａ）は、下位プロセッサＰＥｂ（ｌｂ）に対し
て分散させる機能を登録するため、ｐＥｂ（ｌｂ）内の
共有領域にある制御レジスタ５ｂまたは、バッファメモ
リに、分担させるべき機能を示す機能コードを登録する
。ＰＥｂ　（１ｂ）は、制御レジスタ５ｂ内の機能コー
ドを参照し、機能コードに対応して予め定められた機能
を実行する。つまり、上記のようなプロセッサエレメン
トを多数、使用する場合、第１図のＰＥａ　（ｌａ）と
ＰＥｂ（ｌｂ）のように、ＰＥを多段に接続することに
よって、ＰＥａ　（ｌａ）の論理アドレス空間とＰＥｂ
　（１ｂ）の論理アドレス空間とに実メモリを配置する
ことが可能である。この実メモリには、ＰＥａ（１ａ）
、ＰＥｂ　（ｌｂ）と同様の構造を持ったプロセッサ付
きメモリを使用する。このように順次多段に論理アドレ
ス空間を拡張することによって、実メモリ容量を任意に
拡張することができる。

第２図は、本発明による各プロセッサエレメントのメモ
リ領域に対するアドレス割り付けを示したものである。

本例では、同一の階層に２台のプロセッサエレメントが
並置して接続され、その１台に対してその下位の階層に
２台のプロセッサエレメントが並置して接続された場合
を示す。すなわち、上位プロセッサエレメント（図示せ
ず）の外部バス１０にプロセッサエレメントＰＥａ、と
ＰＥａ、が並置して接続され、該上位プロセッサエレメ
ントは、共有アドレス領域３０　ａ　（３０ａ　＋＋３
０ａｚ）をアクセスすることができる。しかし、同位に
あるＰＥａ、とＰＥａ２はそれぞれ独立していて、互い
に他のプロセッサエレメントの共有アドレス領域３０ａ
をアクセスすることはできない。各プロセッサエレメン
トＰＥａ、およびＰＥａ２のメモリは、上位プロセッサ
エレメントとの共有アドレス領域３０ａ　（３０ａ＋　
、３０ａｚ　）、下位プロセッサエレメントとの共有ア
ドレス領域３１ａ　（３１ａ＋　、３１ａｇ　）、及び
、自己の専用アドレス領域３２ａ　（３２ａ＋　、３２
ａｚ　）で構成される。次に、ＰＥａ、は、下位プロセ
ッサエレメントとしてＰＥｂ、とＰＥｂ２を持ち、これ
らの下位プロセッサエレメントとの共通アドレス３Ｂ域
３１ａ＋を持つが、注意すべきは、この領域：３１　ａ
　ｌ　は、３０ａや３２ａと違って自プロセッサエレメ
ントの実メモリではなく、その実メモリは、下位プロセ
ッサエレメントＰＥｂ、およびＰ　Ｌ’：　ｂ　、中の
−Ｌ位プ［１セ′シナエレメントとの共有アドレス領域
３０ｂｌ、３０ｂ２に存在することである。従って、プ
ロセッサエレメントＰＥａ。

は、領域３１ａｌを通じて、その下位のプロセッサエレ
メントＰＥｂ、またはＰＥｂ２の共有アドレス領域３０
ｂ１または３０ｂ２をアクセスすることができる。しか
し、同位にあるＰＥｂ、　とＰＥｂ、は、相互に相手の
共有アドレス領域にアクセスすることはできない。この
ようにして、ＰＥｂ、、ＰＥｂ、も、ＰＥａ、　と同様
のメモリ構成を取り、以下同様の構成を持つプロセッサ
エレメントを順次多段に接続することによって、メモリ
バスインタフェースのみで、全体システムヲ構築するこ
とができる。以上から明らかなように、各ＰＥ毎のアド
レス領域３０〜３２は、第１図でいえば、各Ｐ′Ｆ：？
、のアドレス変換装置６　（６ａ、６ｂ。

・−）の入力側から下方を見たときの、各ＰＥがアクセ
ス可能なメモリ領域を表すことになる。また、機能分散
については、各プロセッサエレメントに各プロセッサエ
レメントの機能分担を示す機能コードを登録する制御レ
ジスタを有するので、機能の関連形態に合わせて各プロ
セッサエレメントの機能を登録すること、および、上記
メモリバスを介し機能の関連形態に合わせた木構造状に
各プロセッサエレメントを接続することによって、用途
に適合する機能分散が可能となることは明白である。

次に、物理的、論理的に離れたプロセッサエレメントに
アクセスする場合について、第３図により説明する。同
図で、第１図と同一の部分には同一符号を付し説明を省
略する。第３図は、上位プロセッサエレメント（ＰＥａ
）ｌａと下位プロセッサエレメント（ＰＥｂ）１　ｂ、
　　（ＰＥｃ）１　ｃが物理的、論理的に遠方に離れて
いてバスを直接アクセスできない場合の論理アドレス出
力に関するものである。ＰＥａ　（ｌａ）は、ＰＥａ　
（ｌａ）の外部バス上に出力した論理アドレスが物理的
、論理的に遠方のプロセッサエレメントに対して割り付
けられた論理アドレスであることを検出してｐｒｙｂ（
ｌｂ）へ該論理アドレスおよびデータを送受信出力する
能動型アドレス＆データ通信制御２ｉ１１ａを持つ。こ
の能動型アドレス＆データ通信制御器１１ａは、モデム
、ＬＡＮなどの汎用通信インタフェースを持ら、プロセ
ッサエレメント間は、汎用通信インタフェースで接続さ
れる。−方、下位ブロモ・ンサエレメントＰＥｂ　（１
ｂ）は、上記の汎用通信インタフェースを持つ能動型ア
ドレス＆データ通信制御器１１ａにより出力される上位
プロセッサエレメントＰＥａ（ｌａ）からのアドレスお
よびデータを、受動型アドレス＆データ通信制御器１２
ｂを介して、１１０データとして受信する。受信した論
理アドレスは、該プロセッサの判断により自論理アドレ
スに変換して出力する。同様にして、ＰＥｂ（ｌｂ）は
、能動型アドレス＆データ通信制御器１１ｂ及び受動型
アＩ・レス＆データ通信制御器１２（二を介して、物理
的。

論理的に離れた下位プロセッサエレメントＰＥｃ（ｌｃ
）にアクセスすることができる。

本発明によるマルチプロセッサについて、第５図〜第１
Ｏ図を用いて詳細に説明する。マルチプロセッサの各プ
ロセッサエレメントＰＥは、第５図に示すようなアドレ
スフォーマットを持つ。

第５図において、５（２０１）は、Ｓ　ｅｇｍｅｎ　ｔ
Ｎ　ｕｍｂｅｒを、Ｐ（２０２）は、Ｐ　ａｇｅ　Ｎ　
ｕｍｂｅｒを示し、論理アドレスまたは、物理アドレス
として使用される。ＲＡ（２０３）は、Ｓ　ｅｇｍｅｎ
ｔ、　　Ｐ　ａｇｅの下位のアドレスで物理アドレスを
示す。

次に、第６図に１つのプロセッサエレメント（仮にＰＥ
、とする）のアドレス空間を示す。第７図は、第６図に
対応するプロセッサ構成を示す。

ＰＥ、のアドレス空間は、ｍ個のセグメントＳ０Ｓ、、
Ｓ２．　　・−、−、Ｓ、、　　・−’−”＋　　Ｓ　
＠−１からなり、各セグメントＳ、は、ｎ個のベージＰ
ｏ、Ｐ＋。

Ｐｚ、　　・−”’−’＋　　Ｐ　ｎ−１から構成され
る。ここで、セグメントＳ０　（第６図で、ＳがＯであ
る欄のセグメント）は、プロセッサエレメントＰＥＧ（
第７図の１００８）が直接アクセスできるアドレス空間
である。同様に、セグメント８１〜Ｓｍ−１（第６図で
Ｓが１〜ｍ−１である欄のセグメント）は、それぞれ、
プロセッサエレメントＰＥ、〜ＰＩΣＩ、１−１（第７
図の１００ｂｌ〜１ｏｏｂ、−、）が直接アクセスでき
るアドレス空間である。

セグメントＳ０のページＰ。（第６図でＰがＯのａ）は
、プロセッサエレメントＰＥ、の内部メモリであるとと
もに、プロセッサエレメントＰＥ。

の上位プロセッサエレメント（図示せず）との共有領域
である。この領域は、第２図の領域３０に相当する。同
様に、セグメントＳ０のページＰ〜Ｐｉ−１（第６図で
、ＳがＯ，Ｐが１−ｎ−１の欄）は、ＰＥ、が直接アク
セス可能な実メモリ領域であり、ＰＥ、（第７図で１０
０ａ）の下位のプロセッサエレメントＰＥ、〜ＰＥｎ−
＋　　（第７図で１００ｂｌ　〜１００ｂ、−１）との
共有メモリ領域である。この領域は、第２図の領域３１
に相当する。なお、本実施例では、第２図における自プ
ロセッサの専用領域３２に相当するものは設けていない
。

セグメント３１〜Ｓ、−１は、ＰＥ０の論理アドレス領
域であって、ＰＥ０からは直接アクセスすることはでき
ず、ＰＥ、〜ＰＥ□、を介してアクセスすることのでき
る領域である。このことを、第７図により説明する。第
７図で、ＩはセグメントＳｏの空間におけるプロセッサ
エレメント番号０．１，２．−−−−−、（ｍ−１）を
表し、ｉはその任意の１つを表す。ＪはセグメントＳ、
の空間におけるプロセッサエレメント番号０，１，２゜
（ｍ−１）を表し、ｊはその任意の１つを表す。ＰＥ、
〜ＰＥ、、（１００ｂ、〜ｌ　００　ｂ　、ｌｌ−＋　
）は、相互に同位にあり、かつ、ＰＥｏ　　（１００ａ
）に対してその直ぐの下位にある。また、ＰＩＥ、、〜
ＰＥＩ（１１−１１（１００ｃＩ　〜１００ｃ、、−，
）は、相互に同位にあり、かつ、ＰＥ、（１００ｂ、）
に対してその直ぐの下位にある。ＰＥ、は、空間Ｓ０と
Ｓ、に共通している。すなわち、第６図で、Ｓ−〇、Ｐ
＝ｉの領域と、Ｓ＝　ｉ、ｐ＝ｏの領域とは、実際には
一致する。

この構成によると、プロセッサエレメントＰＩＥ。

（ｌｏＯａ）が、セグメントＳ、のページＰＪをアクセ
スする場合は、ＰＥ、（１００ａ）の出力した論理アド
レスが、（セグメントＳ、内のページを直接アクセスで
きるプロセッサエレメントである）プロセッサエレメン
トＰＥ、（１００ｂｉ）に内蔵される上位プロセッサと
のインタフェース用のアドレスレジスタに、−旦記憶さ
れ、これをソフトウェアで参照し、プロセッサエレメン
トＰＥ、の論理アドレスとしてＰＥ、の下位のプロセッ
サエレメントＰ　Ｅｉ＋〜Ｐ　Ｅｔ　ｆ−１１（１００
Ｃ１〜１００ｃｔｎ−ｎ）に出力する。こうして、ｌ）
Ｕ？、、。

〜ＰＥ、。−１のうち該当したプロセッサエレメントＰ
Ｅ、、（１００ｃ、）との共有メモリをＰＥ。

（１００ｂ、）がアクセスすることになる。

次に、第８図に直接アクセスの場合のアドレス変換の説
明図を示す。まず、プロセ・ンサエレメン）ＰＥ、が、
−上位との共有メモリすなわち自己の内蔵メモリをアク
セスする場合から説明する。ＰＥ、内のＭＰＵ、２は、
第５図のアドレスフォーマットに従って論理アドレス７
を出力し、その論理アドレスをアドレス変換器６を通し
て物理アドレス８に変換し、自プロセッサＭＰＵ１２の
内蔵メモリ領域（仮にＳ、−０，Ｐｉ−０）としてアク
セスする。アドレス変換器６の出力である物理アドレス
８が、デコーダ３０３に入力され、デコーダ３０３は、
Ｓ、＝Ｏ，Ｐｉ　＝Ｏを検出してハス要求信号をアービ
タ３０４に出力する。アービタ３０４は、ＰＥ、の直ぐ
の上位プロセッサエレメント（このばあいはＰＥｏ）か
らのアクセスと自プロセッサエレメントのアクセスを、
ＭＰＵ１２からあらかじめ登録されたモードに従って調
停する。調停のモードとしては、自プロセッサエレメン
ト優先、上位プロセッサエレメント優先、対等、及び自
プロセッサエレメント単独アクセスなどのモードを設定
できる。モード設定は、ＭＰＵ。

２がモードレジスタ３１０に登録することにより、行う
。アービタ３０４の調停結果に従って、パス選択信号Ｓ
ＥＬ及びメモリセレクト信号ＭＳＥＬを出力する。例え
ば、ＳＥＬが′０°′の時が、自プロセッサエレメント
、“ｌｏ”の時が上位プロセツリーエレメントとする。

アービタの出力したメモリセレノｌ−信号ＭＳＣＩ、に
したがって共有メモリが選択され、自プｌコセツサＭＰ
ＬＪ、２又は、上位プロセッサニレメン＋−ＰＥ、の物
理アドレスＲＡがセレクタ３０５によって選ＩＲされ、
共有メモリ３内の該番地をアクセスすることができる。

上位プロセツナエＬ・メントＰＦ、。から共有メモリ３
をアクセスする場合は、ＰＥ、の外部パスからのアドレ
スを外部ハスサイクルのときにアドレスの有効性を示す
アドレスストローブＡＳでラッチし、アドレスレジスタ
３０７に記憶する。ＰＥ、からのアドレスを第８図のア
ドレスレジスタ３０７に示ずようにＳ、、Ｐ、、ＲＡで
表すと、ＰＥ、との共有メモリ３をアクセスするために
、５ｏ−０゜Ｐ、−ｉが出力され、アドレスレジスタ３
０７の出力をデコートするデコーダ３０８のデコード結
果にしたがって、アービタ３０４を経由して、共有メモ
リ３がアクセス可能となる。このとき、自プロセッサエ
レメントＰＥ、のアドレスであることを示すデコード信
号として使用されるページナンバーＰは、各ＰＥによっ
て異なるため、に位プロセッサのもとてのプロセッサナ
ンバをあらかじめ設定しておく必要がある。外部スイッ
チなどの外付は回路を要するものは、外部デバイスが増
加するなどの点でコスト高となるため、プロセッサエレ
メント内に内蔵するプロセッサナンバレジスタ（ＰＮＰ
）３０９を設ける。

次に、第９図によりプロセッサエレメントＰＥ。

から下位プロセッサエレメント内の共有メモリをアクセ
スするときのアドレス変換方法について述べる。節単の
ため、各プロセッサエレメントに内蔵のメモリの物理ア
ドレスは、各プロセッサエレメント自身がアクセスする
ときは、セグメントＳ−０，ベージＰ＝Ｏとする。プロ
セッサエレメントＰＥ、から出力される論理アドレスは
、第５図のアドレスフォーマットに従って、Ｓ、、Ｐ。

ＲＡが出力される。Ｓｏ　−ｔｏ　、　　Ｐｏ　−ｊｏ
　　（ｉ。

とｊ。は、セグメンＩ−３゜とページＰ０の値を示す）
とすると、まず、内蔵メモリをアクセスする場合は、デ
コーダ３０８によりｉ、−ｊ。−０が検出され、ＰＩＥ
。自身のメモリがアービタを経由してアクセスされる。

もう一つの場合として、セグメントＳ−０の他のプロセ
ッサ：Ｌレメントのメモリをアクセスする場合、！ｏ−
０．ｊｏ≠０がデコーダ３０Ｂにより検出され、ＰＥｏ
内のアドレス変換テーブルＤＡＴ３１１の索引ｊ。のエ
ントりが呼び出される。

ページテーブル３１１の内容３１２は、各論理ページに
対応する実ページと、該実ページの有効、無効を示すＰ
ａｇｅ　　Ｉｎｖａｌｉｄ　　Ｂｉｔ（ＩＢ）から構成
される。例えば、［Ｂ＝Ｏの時は、該実ページは有効で
あり、ダイレクトにアクセスできる。もし、プロセッサ
エレメントＰＥ、からセグメントＳ−０が出力されて、
ＰＥ。の下位プロセッサエレメントが、（ｎ−１）個よ
り少ないときは、ＩＢ＝１となることがあり、ＩＢ＝１
のときは、該実ページは、無効であるためＰＥ、内のプ
ロセッサＭＰＵ、にアドレス無効割込みとしていわゆる
ページフォールト割込みを発生させる。ページフォール
トを受は付けたＭＰＵ、は、二次記憶から該当する領域
を切り出してきて該実ページ」０に相当する実メモリに
ローディング、すなわちページインし、Ｐａｇｅ　　Ｉ
ｎｖａｌｉｄ　　Ｂｉｔ（［Ｂ）を■Ｂ＝Ｏにセットし
、所定のアドレスをアクセスする。Ｐａｇｅ　Ｉｎｖａ
ｌｉｄ　Ｂｉｔ　　（Ｉ　Ｂ　）が°“０°”のときは
、ページテーブル３１１のエントリページは、アクセス
するページの先頭アドレス（第９図では、ｊｏ“）を示
す。１０＝０であるので、実際には、Ｓ−０，Ｐ＝ＪＯ
、ＲＡのアドレスが、ＰＥ０の外部アドレスとして出力
される。

さらに、もう一つの場合として、１０≠０のときは、他
プロセッサエレメントＰＥ、。が管理するセグメントＳ
１゜を間接的にアクセスすることを示す。上記の場合は
、１０は、そのまま出力され、１０≠０であることによ
り、ＰＥ、の外部出力べ一ジｊ。′は、ＭＰＵ、の出力
したページｊ０が出力される。１ｏ＝ｏ、ｊｏ≠０のと
きは、ｊｏ＝ｊ０′であることは、先に、述べた。すな
わち、セグメント番号１０の値に従って、セレクタ３１
３の選択方向が決まり、プロセッサエレメントＰＥ。

から出力されるページアドレスｊ。″は、Ｊｏまたは、
ｊｏｏのどちらかが選択される。

以上、上位プロセッサエレメントのアドレス出力方法に
ついて述べたが、上位プロセッサニレメン１−〇ＰＥｏ
からの間接アクセスを受ける下位プロセッサエレメント
ＰＥ、のアドレス出力方法ヲ第１Ｏ図により述べる。下
位プロセッサニレメン１−　Ｐ　Ｅ　、は、上位プロセ
ッサニレメンＩ−ＰＥ。の出力アトレスを入力アドレス
レジスタ３０７でアドレスストローブＡｓにより一旦バ
ッファし、セグメントＳ０およびページＰ。をデコーダ
３０Ｂによりデコードする。間接アクセスの場合、Ｓ。

≠０であるから、（３０，ｐｏ）＝Ｈ，ｊｏ）（ｉとｊ
ｏは、セグメントＳ０とページＰ０の値）とすると、ｉ
≠０を検知するとともに、上位プロセッサエレメントＰ
Ｅ０にたいして、Ｗ　ａ　ｉ　を信号を返し、Ｍ））（
Ｊ、２に対しては、間接アクセスであることを示すため
、ページインデックス割込みコントロールステータスレ
ジスタＰＸＲ３１５にページインデックスフラグＰＸを
セットする。ＰＸＲ３１５には、ＰＸＩ割込みイネーブ
ルビットＰＸＩＥがあり、ＰＸＩＥ＝１のとき、ＡＮＤ
演算器３１６によりＰＸＩＥとＰＸとの論理積をとるこ
とによって、ＭＰＵ１　２にページインデックス割込み
ＰＸＩの入力を受は付ける。ＭＰＵ１２は、ＰＸＩを受
は付けると入力アドレスレジスタ３０７を参照し、ＰＥ
ｉの管理するセグメント内の論理ページｊ０をアクセス
するため、ＭＰＵＰ２Ｏ３理アドレス（Ｓ五、Ｐｉ　）
＝　（０，ｊｏ　）を出力する。ＰＥ、内の動的アドレ
ス変換装置ＤＡＴ６により、（Ｓ＋、Ｐｉ　）＝　（０
，ｊｏ　）は、ＰＥ、の実アドレス（ｓ、’、ｐ、”）
＝（０，ｊ）に変換される。上記の（Ｓ、’、Ｐｒ　’
）＝　（０，ｊ）とディスプレースメント物理アドレス
ＲＡが、ＰＥ、の下位プロセッサＰＥ、、に出力される
。Ｓ。

＝０のため、上記アドレスは、ＰＥ□が直接アクセス可
能なアドレス領域である。もし、ＰＸＩＥ＝Ｏのときは
、割込みがディスエーブルされるためＰＥ、のソフトウ
ェアで、ＰＸＩコントロールステーデーレジスタＰＸＲ
３１５を参照し、ＰＸ１Ｅ＝１のときと同様の動作を行
う。なお、Ｗ　ａ　ｉ　を信号は、ＭＰＵ、がデータを
アクセス完了するまで、発行し続けられる。

次に、物理的、論理的に離れたプロセッサにアクセス（
以下、リモートアクセスと呼ぶ）する場合について、第
１１図〜第１２図を用いて述べる。

第１１図は、リモートアクセスの動作説明図である。第
１２図は、リモートアドレス出力データのフォーマット
を示す。リモートアクセスするプロセッサエレメントを
ＰＥ、、リモートアクセスされるプロセッサエレメント
をＰＦ、ｔｊとする。

ＰＥ、内のプロセッサＭＰＵ、２がアドレス変換装置Ｄ
ＡＴ６を介してアドレスを出力すると、能動型アドレス
入出力制御器３２０内のリモートアドレスアクセステー
ブル３２１により、リモートアクセスか否かが判定され
る。リモートアクセスでない場合は、通常通り外部バス
からアドレスが出力される。リモートアクセスの場合は
、リモートアドレスアクセステーブル３２１による判定
結果であるリモートアクセス信号が、リモートバス制御
器３２２およびリモート送信バッファ３２３に出力され
る。リモートアクセス信号を受けたリモートバス制御器
３２２は、ＭＰＵ、２にＷ　ａ　ｉ　を信号を出力する
とともに外部バスの出力禁止信号をバスドライバ３２４
に出力する。さらに、リモートバス制御器３２２は、リ
モートアクセス信号を人力したとき、リモート送信バッ
ファ３２３へ設定するデータを生成させるため、ＦＣ，
ＤＬ発生Ｌｔ３２５及びリモート送信バッファ３２３ヘ
バス制御信号を出力する。リモート送信バッファ３２３
に設定するデータのフォーマットは、例えば、第１２図
に示すように、ファンクションコードＦＣ。

データ長ＤＬ、　アドレスＳ、Ｐ、ＲＡ、データＤから
構成される。ファンクションコードＦＣは、リモートア
クセスのｌ？／Ｗ　（リート／ライト）方向、データ幅
等をコード化した機能コードを設定する。データ長ＤＬ
は、汎用通信アダプタから送信する送信データ長を示す
。アドレスは、アドレス変換器ＤＡＴ３０２を経由した
後のセグメントＳ、ページＰ１　および物理アドレスＲ
Ａを格納する。最後に、ライト命令の場合は、その命令
のデータサイズに相当する出力データを設定し、リード
命令の場合は、その命令のデータサイズに相当するダミ
ーデータを設定する。すなわち、リモートアクセスによ
るライト動作の場合は、データを出力したことでライト
サイクルは、完了する。しかし、リード動作の場合は、
データが汎用通信インタフェースから返されるまでＷ　
ａ　ｉ　Ｌする。Ｗ　ａ　ｉ　を信号は、能動型アドレ
ス入出力制御器３２０からＰＥ、のメモリバスに返され
る。第１２図で示したフォーマットのデータが、リモー
ト送信バッファ３２３に格納されるとあらかしめ送受信
のための初期化がなされたＤ　Ｍ　Ａ　（Ｄ　ｔｒａｃ
ｔ　ＭｅｍｏｒｙＡｃｃｅｓｓ　）コントローラ３２６
が動作し、リモート送信バッファ３２３のデータを汎用
の送信アダプタ３２７にＤＭＡ転送し、ＰＥ、の能動型
アドレス入出力制御器３２０からリモートアクセスアド
レスおよびデータが出力される。

送受信ＤＭＡコントローラ３２６は、通常のＤＭＡコン
トローラと同じ動作をする。すなわら、ＰＰ、、内のプ
ロセッサＭＰＵ、２に対して、バス制御権を要求し、バ
ス制御権を獲得すると、リモート送信バッファ３２３と
送信アダプタ３２７の間で、バスを使用してＤＭＡ転送
を行なう。ＤＭＡ転送中は、送受信ＤＭＡコントローラ
３２６は、リモート送信バッファ３２３にリードアドレ
スを出力し、リモート送信バッファから第１２図のフォ
ーマットに従って格納された送信データを順次読み出す
と同時に、データバスを経由して、上記送信データが、
送信アダプタ３２７に直接書き込まれるように、送受信
コントローラ３２６から送信アダプタ３２７に送信スト
ローブが出力され、送信アダプタ３２７から順次、上記
送信データが出力される。

一方、ＰＥ、のリモートアクセスを受ける下位プロセッ
サＰＥ、Ｊは、上記リモートアクセスデータを受信アダ
プタ４２１で受信し、送信の場合と同様にあらかじめ設
定された受信ＤＭＡコントローラ４２２により、受信バ
ッファ４２３に格納される。受信バッファ４２３に入力
が完了すると、受信バッファ４２３からリモートアドレ
ス受信完了信号が、バスタイミング発生器４２４に出力
され、バスタイミング発生器４２４から、リモートアク
セスのバス制御信号例えば、アドレスストローブＡＳ”
　　リードストローブＦＩＤ’　　　ライトス（−ロー
ブＷＲが生成される。リモートアクセスのアドレススト
ローブＡＳ’により、受信バッファのデータがプロセッ
サエレメントＰＥ、、の−Ｌ位プロセッサ用のアドレス
レジスタ５０１に格納される。アドレスレジスタからは
、上位プロセッサからの直接アクセスの場合と同様にし
て、デコーダ、アービタ５０２を経由してメモリ選択信
号ＭＳＥＬが出力され、共有メモリ３ヘライトデータを
格納し、あるいは、共有メモリ３からリードデータを読
み出す。ライトの場合は、メモリ３ヘライトした段階で
アクセスが完了する。リードデータの場合は、返信バッ
ファ４２５ヘリードデータを設定するとともに、ハスタ
イミング発生器４２４からリモートアクセスフラグＲＭ
Ｆが出力され、返信用のＦＣ，ＤＬ発生器４２６に入力
される。

また、メモリ選択信号も、ＦＣ，ＤＬ発生器に入力され
、アドレスストローブＡＳ’　、リードストローブＲＤ
’　のバス制御信号を基本信号として、ＦＣ，ＤＬを生
成し返信バッファ４２５に格納する。返信バッファ４２
５からは、Ｐ　Ｅ、、内の送受信ＤＭＡコントローラ４
２２により、送信アダプタ４２７を経由して、第１２図
に示すようなフォーマットの返送データがＰＥ、に返さ
れる。ＰＥ。

では、受信アダプタ３２８と送受信ＤＭＡコントローラ
３２６で、リモート受信バッファ３２９に返信データを
受信する。リモート受信バッファ３２９のＦＣ，ＤＬと
、送信用のＦＣ，ＤＬ発生器３２５のＦＣ，ＤＬが一致
していることを、ＦＣ一致検出器３３０により検知して
、一致していれば受信完了を、不一致であれば、エラー
をリモートバス制御器３２２に返す。リモートバス制御
器３２２は、直ちに、Ｗ　ａ　ｉ　を信号をオフするこ
とによって、ＭＰＵ１２は、リモート受信バッファ３２
９のデータをリードしてデータの転送を完了する。ＦＣ
あるいは、ＤＬが一致しない場合は、ＦＣ一致検出器３
３０からエラー信号が出力され、リモートバス制御器３
２２を経由して、ＭＰＵ。

２にリードエラー割り込みを発行して、Ｗ　ａ　ｉ　を
信号を解除し、直ちにリードサイクルを完了する。

次に、本発明のもう一つの実施例として、第１３図に、
上位プロセッサエレメントからのアクセスを中継してさ
らに下位のプロセッサエレメント内の共有メモリへの間
接アクセスをハードウェアで実現する場合の実施例を示
す。第１３図に示すように、プロセッサエレメントＰ　
Ｅｏ　　（Ｐ　Ｅ　ａ　）、ＰＥ、（ＰＥｂ）　、ＰＥ
、（ＰＥｃ）は、それぞれＰＥ、の下にＰＥ、　、ＰＥ
、の下にＰＥ、が、メモリバスによって、順次多段に接
続されている。

プロセッサエレメントＰＥｏがプロセッサエレメントＰ
Ｅ、を介してプロセッサエレメントＰＥ。

の共有メモリをアクセスする場合について述べる。

各プロセッサエレメントＰＥは、ＭＰＵ２　（２ａ。

２ｂ、２ｃ）と、ＭＰＵ２の出力する論理アドレス７　
（７ａ、７’ｂ、７ｃ）を物理アドレス８（８ａ、８ｂ
、８ｃ）に変換する動的アドレス変換装置ＤＡＴ６　（
６ａ、６ｂ、６ｃ）を有している。

物理アドレス８　（８ａ、８ｂ、８ｃ）は、デコーダ４
１　（４１ａ、４１ｂ、４１ｃ）によりデコードされ、
ここで、内部の共有メモリ３　（３ａ、　　３ｂ、３ｃ
）へのアクセスか、あるいは、外部出力バッファを経由
して外部バスに接続されている下位プロセッサへのアク
セスかに従い、アービタ４（４ａ、４ｂ、４ｃ）または
、４３（４３ａ、４３ｂ、４３ｃ）にデコード信号を出
力する。同様にして、上位プロセッサから、領域デコー
ダ４０（４０ａ、４０ｂ、４０ｃ）、さらに、デコーダ
４２　（４２ａ、４２ｂ、４２ｃ）を介して、アービタ
４またはアービタ４３に上位プロセッサエレメントから
のデコード信号が出力される。アービタ４は、セレクタ
５ＥＬ４５　（４５ａ、４５ｂ４５ｃ）を介して、共有
メモリ３を選択する。外部メモリ領域をアクセスする場
合は、同様にして、アービタ４３およびセレクタ４６　
（４６ａ、４６ｂ、４６ｃ）を介して、出力バッファ４
４（４４ａ、４４ｂ、４４ｃ）から下位プロセッサエレ
メントの共有メモリをアクセスしようとする。セレクタ
４５．４６は、それぞれアービタ４または、４３から選
択信号を入力し、ＭＰＵのデータバス９　（９ａ、９ｂ
、９ｃ）または上位プロセッサエレメントからのデータ
４７　（４７ａ、４７ｂ、４７Ｃ）を選択信号によって
選択して出力する。

次に、プロセッサエレメントＰＥｏが、プロセッサエレ
メントＰＥ＋を経由して、プロセッサエレメントＰＥ、
の共有メモリをアクセスする場合について、述べる。プ
ロセッサエレメントＰＥｏ。

ＰＥ、　、ＰＥ、のセグメント番号Ｓは、ＰＥｏからみ
て、それぞれ０，１．２と仮定する。まず、プロセッサ
エレメントＰＥｏからプロセッサエレメントＰＥ、の共
有メモリ３Ｃをアクセスするために、ＭＰＵ２ａから論
理アドレス７ａとして、第５図のフォーマットに従って
セグメント番号Ｓ＝２、ページ番号Ｐ＝Ｏ１物理アドレ
スＲＡが、出力される。論理アドレス７ａは、動的アド
レス変換装置６ａを介して、物理アドレス８ａに変換さ
れるが、簡単のために物理アドレス８ａは、論理アドレ
ス７ａと同じ値とする。また、各プロセッサエレメント
内の共有メモリは、それぞれ１ページとする。第１３図
の構成における各プロセッサエレメントＰＥ０．ＰＥ、
、ＰＥ２のメモリ空間をそれぞれ第１４図、第１５図、
第１６図に示す。プロセッサエレメントＰＥ、のメそり
空間は、第１４図に示すように全体のメモリ空間が見え
る。

すなわち、セグメント＄＝０、セグメンＩ−Ｓ　＝　１
の両方にＰ＝Ｏ２Ｐ＝１の２ペ一ジ分のメモリ領域、Ｓ
＝２にＰ＝Ｏの１ペ一ジ分のメモリ領域を有するように
見える。プロセッサエレメントＰＥ。

のメそり空間は、第１５図に示すように、プロセッサエ
レメントＰＥ、のメモリ空間のうち、Ｓ−〇の空間を除
いたもので、自プロセッサセグメントＳ＝０の２さ−ジ
、他プロセツサセグメントＳ＝２の１ページの空間が見
える。

プロセッサエレメントＰＥ、のメモリ空間は、第１６図
に示すように、自プロセッサセグメントＳ＝０の１ペー
ジの空間のみが見える。

第１３図に戻って、ＭＰＵａ　（２ａ）が発行したアド
レスの流れについて述べる。ＭＰＵａ（２ａ）の出力し
た論理アドレス７ａが、動的アドレス変換装ＷＤＡＴ６
ａによって物理アドレス８ａに変換され、物理アドレス
８ａは、デコーダ４ａに入力される。デコーダ４ａは、
物理アドレス８ａをデコードし、Ｓ＝２．Ｐ＝Ｏのメモ
リ領域が、プロセッサエレメントＰＥ０のメモリ空間内
の他プロセツサエレメントに内蔵する共有メモリである
ことをデコードし、アービタ４３ａにアクセス要求信号
を出力する。デコーダ４ａからのアクセス要求信号を受
けたアービタ４３ａは、Ｍ　Ｐ　ＬＪ　２ａ側を選択す
る選択信号をセレクタ５ＥＬ４６ａに出力し、ＭＰＵａ
　（２ａ）のデータ９ａを人出カバツファ４４ａに出力
するとともにＭ　Ｐ　Ｕ　ａ　（２ａ）の物理アドレス
８ａを人出力バツファ４４ａに出力する。プロセッサエ
レメントＰＥ、の入出力バッファ４４ａが出力したアド
レスは、プロセッサエレメントＰＥ、の領域デコーダ４
０ｂに入力される。領域デコーダ４０ｂは、入力したア
ドレスがＳ＝２．Ｐ＝Ｏであるので、第１４図に示すプ
ロセッサエレメントＰＥ＋のメモリ空間の中でプロセッ
サエレメントＰＥｚのアクセスできるメモリ領域すなわ
ちＳ＝ｌ、Ｓ＝２の領域であることをデコードし、上位
プロセッサニレメンＩ−ＰＥ０にＷ　ａ　ｉ　を信号を
出力するとともに、アドレスをデコーダ４２ｂに出力す
る。プロセッサエレメントＰＥ、では、Ｗ　ａ　ｉ　を
信号を受けるとＷ　ａ　ｉ　を信号を受けている間、バ
スサイクルを引き延ばす。

デコーダ４２ｂは、アクセス領域が自プロセッサエレメ
ント内蔵の共有メモリか、下位プロセッサエレメントの
メモリかを判断する。この場合は、アドレスがＳ＝２．
Ｐ＝Ｏであるので、メモリ領域は、下位プロセッサエレ
メントのメモリＨＪｊＸであると判定し、プロセッサエ
レメントＰＥ、の場合と同様にしてデコーダ４２ｂ、ア
ービタ４３ｂ、人出力バツファ４４ｂを介して、下位プ
ロセッサエレメントＰＢｚの領域デコーダ４０ｃにアド
レスを中継出力する。一方、データは、アービタ４３ｂ
の出力する選択信号によってセレクタ４６ｂを介して、
アクセスの方向に従って入出力バッファ４４ｂに入出力
され、人出力バツファ４４ｂからアクセスの方向に従っ
て下位プロセッサニレメンＩＥ、に入出力される。プロ
セッサエレメントＰＥｚは、プロセッサエレメントＰＥ
、の場合と同様にして、領域デコーダ４０ｃで自ブロセ
ツナエレメントの管理領域であることを判定し、上位プ
ロセッサエレメントにＷ　ａ　ｉ　を信号を出力すると
ともに、デコーダ４２ｃによってアドレスがＳ＝２、Ｐ
＝Ｏであることから、自プロセッサエレメントの内蔵メ
モリ３Ｃの領域であることをデコードし、アービタ４Ｃ
は、自プロセッサＭＰＵ２ｃからのアクセスがない場合
、上位プロセッサエレメントからのアドレスを共有メモ
リ３Ｃに出力するとともにセレクタ４５ｃに上位プロセ
ッサニレメン！・ＰＥ、からのデータバスを選択する選
択信号を出力し、アクセスの方向に従って、メモリ３Ｃ
をリードあるいは、ライトする。アービタ４Ｃが、上位
プロセッサエレメントのバスを選択する選択信号を出力
したとき、領域デコーダ４０ｃは、上位プロセッサエレ
メントＰＥ、に対するＷ　ａ　ｉ　を信号出力を解除す
る。プロセッサニレメンｌ−ＰＥ。

は、下位プロセッサエレメントＰＥｚからのＷ　ａ　ｉ
　を信号を解除されたことにより、プロセッサエレメン
トＰＥ、かさらにその上位のプロセッサエレメントＰＥ
０に出力していたＷａｉｔ信号を、領域デコーダ４０ｂ
によって解除する。

もちろん、アクセスがリードの場合は、下位プロセッサ
エレメントのリードデータが、出力バッファ４４ｂ、セ
レクタ４６ｃを介して、上位プロセッサエレメントＰＥ
ｏの出力バッファ４４ａへ中継出力される。アクセス元
であるＭＰＵａ　（２ａ）は、プロセッサエレメントＰ
Ｅ、からのＷ　ａ　ｉ　を信号が解除されたことによっ
て、データバス９ａのデータをリードして、リードサイ
クルを完了する。

データライトの場合は、プロセッサエレメントＰＥ、は
、人出力バッファ４４ａにデータをライトすることによ
って、データのアクセスを完了する。従って、各プロセ
ッサの領域デコーダは、上位プロセッサからのライトア
クセスの場合は、もし、下位プロセッサエレメントのＭ
ＰＵ２とアクセスが競合したときは、アービタ４または
、４３からパスグランド信号ＢＧＥＸアを受は取ること
によって、下位プロセッサエレメントの内蔵メモリ３あ
るいは、出力バッファ４４にアクセスする。

パスグランド信号ＢＧＥＸ丁を受けてからのバス制御信
号（アドレスストローブ、リードストローブ、ライトス
トローブ、Ｗ　ａ　ｉ　を信号など）の入出力制御は、
領域デコーダ４０が行う。以上のように制御することに
より、−Ｌ位プロセッサエレメントＰＥ０から下位プロ
セッサエレメントＰＥ、の共有メモリ３Ｃをハードウェ
アで間接的にアクセスすることができる。

〔発明の効果］ 以上詳しく説明したように、本発明によれば、それぞれ
メモリを内蔵するプロセッサエレメント間を簡単なメモ
リバスインタフェースで順次多段に接続することによっ
て、各プロセッサは、逆にプロセッサ付きのメモリエレ
メントとみなすことができ、このようなメモリエレメン
トの多段接続構造（木構造）により、バスのアドレス幅
に依存せずに実メモリ容量を無限に拡張できる効果を奏
する。従って、システムを拡張し大規模化するには、バ
ス廻りやアービタの改造を要することなく、単に同一構
成のプロセッサエレメントを木構造に追加して行くだけ
で、実現できる。

また、上記メモリエレメント内にプロセッサが存在する
ため、木構造状に接続されるような機能分散化が容易に
実現できる効果がある。

さらに、アドレスとデータを送信して遠方プロセッサエ
レメントにアクセスするため、能動型アドレス＆データ
通信制御器、および、遠方プロセッサエレメントからア
クセスを受けたときアドレスとデータを返送する受動型
アドレス＆データ通信制御器を設けたことにより、論理
的、物理的に離れているようなプロセッサに対して間接
的にメモリインタフェースでアクセス可能となり、拡張
性に冨んだシステムが構築できる効果を奏する。

【図面の簡単な説明】

第１図は本発明による計算処理装置の一実施例の構成図
、第２図は本発明による各プロセッサエレメントのメモ
リ領域に対するアドレス領域割付けを示す図、第３図は
本発明における遠方プロセッサとの接続構成を持つ計算
処理装置の一実施例を示す構成図、第４図は共有メモリ
を持つマルチプロセッサの従来例の構成図、第５図は本
発明における各プロセッサエレメントの７１゛レスフオ
ーマツトの一例を示す図、第６図は本発明によるプロセ
ッサエレメントのメモリ空間の一例を示す図、第７図は
上位プロセッサから２段下の下位プロセッサへの間接ア
クセスを行なうプロセッサ構成を示すブロック図、第８
図は本発明におけるダイレクトアクセスの場合のアドレ
ス変換の説明図、第９図は本発明における上位プロセッ
サから下位プロセッサをアクセスしたときのアドレス変
換方法の説明図、第１０図は本発明における上位プロセ
ッサからの間接アクセスの説明図、第１１図は本発明に
おけるリモートアクセスの動作説明図、第１２図は本発
明におけるリモート送受信のデータフォーマットを示す
図、第１３図は本発明におけるハードウェアによる上位
プロセッサエレメントカラの２段下の下位プロセッサエ
レメントへの間接アクセスを行なうプロセッサの一実施
例の構成図、第１４図は第１３図の構成における最上位
プロセッサエレメントＰＥ、のメモリ空間を示す図、第
１５図は第１３図の構成における中間プロセッサエレメ
ントＰＥ、のメモリ空間を示す図、第１６図は第１３図
の構成における最下位プロセッサエレメントＰＥｚのメ
モリ空間を示す図である。 ｌａ、ｌｂ、ｌｃ　（ＰＥａ、ＰＥｂ、ＰＥｃ）（ＰＥ
、、ＰＥ、、ＰＥ、、−・−）　−一一一−−−プロセ
ッサエレメント、２　ａ、２　ｂ、２　ｃ−−ＭＰＵ。 ３　ａ　、　　３　ｂ　、　　３　ｃ−−−−−一共有
メモリ、４ａ、４ｂ。 ４　ｃ−−−−アービタ＆セレクタ、５ａ、５ｂ、５ｃ
・−・・制御レジスタ、６　ａ、　　６　ｂ、　　６　
ｃ−・−アドレス変換装置、７ａ、７ｂ、７ｃｍ・・−
・−論理アドレス、８　ａ、　　８　ｂ、　　８　ｃ−
−−−物理アドレス、９ａ、９ｂ。 ９　ｃ−−−−データ、１０　ａ、　　１０　ｂ、　　
１０　ｃ外部バス、１　ｔ　ａ、　　１　ｌ　ｂ、　　
１１　ｃ−−−−−−一能動型アドレス＆データ通信制
御装置、１２ａ、１２ｂ。 受動型アドレス＆データ通信制御装置。 第 図 第 図 第 図 Ｓ　：　Ｓｅｇｍｅｎｔ　Ｎｕｍ　ｂｅｒρ：　Ｐａｇ
、ｔ：：、　ＮｕｍｂｅｒＲＡ：　ＲｅＱＬ　Ａｄｄｒ
ｅｓＳ　（＠Ｔ里子アドレス第 図 第 図 Ｐ２Ｏ３））う出力さｆ１１５論理アドレス第 図 第 図 （Ｓｔ’、ＰＩ’）＝（０，Ｊ） ＦＧ　：　Ｆｕｎｃｔｉｏｎ　ＣｏｃＪＣＤし：データ
長 Ｓ　：ヤクンントナンバ Ｐ　；ぺこ゛クナンバ ＲＡ＝物理アドレス Ｄ　：送受信データ

Claims (1)

1. 【特許請求の範囲】 １、各プロセッサエレメントがメモリを内蔵する形式の
   マルチプロセッサシステムにおいて、各プロセッサエレ
   メントは、データを処理するＣＰＵと、前記ＣＰＵが出
   力する論理アドレスを物理アドレスに変換し、該物理ア
   ドレスを各プロセッサエレメントの内部メモリバスまた
   は外部メモリバスに出力するアドレス変換装置と、前記
   アドレス変換装置を介して前記ＣＰＵからアクセスされ
   るメモリと、前記アドレス変換装置と前記メモリとの間
   に設置され、前記メモリを上位プロセッサエレメントの
   メモリバスのバスマスタと前記ＣＰＵとで共有するため
   、両者のアクセスを調整し、バスを選択して切り替える
   バスアービタ・セレクタとを備え、各プロセッサエレメ
   ントをメモリバス結合のみで順次多段に接続したことを
   特徴とする計算機方式。 ２、前記ＣＰＵ，メモリ，アドレス変換装置，および，
   バスアービタ・セレクタからなるプロセッサエレメント
   を１チップに収納したことを特徴とする請求項１記載の
   計算機方式。 ３、前記各プロセッサエレメントを、メモリバス結合の
   みで木構造を構成するように接続したことを特徴とする
   請求項１記載の計算機方式。 ４、前記ＣＰＵは、バスマスタとなるプロセッサエレメ
   ントの仮想アドレス空間の順序番号を示すセグメントと
   、前記セグメント内のページ番号を示すページと、下位
   の物理アドレスとからなるアドレスフォーマットでアド
   レスを出力することを特徴とする請求項１記載の計算機
   方式。 ５、上位プロセッサエレメントからの入力アドレスを検
   出する手段を設け、前記検出手段によつて、自プロセッ
   サエレメントの直接管理下のアドレス領域にあるが自プ
   ロセッサエレメントの内蔵メモリ領域にないアドレスを
   検出したときに、前記上位プロセッサエレメントからの
   入力アドレスを自プロセッサエレメント内のＣＰＵで読
   み取り、これを自プロセッサエレメントの論理アドレス
   に変換して自プロセッサエレメントの下位のプロセッサ
   エレメントとの共有メモリ領域にアクセスすることによ
   つて、前記下位のプロセッサエレメントとの共有メモリ
   を前記上位プロセッサエレメントから間接的にアクセス
   することを特徴とする請求項１記載の計算機方式。 ６、自プロセッサエレメントが直接アクセスすることの
   できるアドレス領域を示す領域番号を格納する領域番号
   レジスタを備えたことを特徴とする請求項１記載の計算
   機方式。 ７、自プロセッサエレメント内に上位プロセッサエレメ
   ントと共有するメモリを持つマルチプロセッサシステム
   において、上位プロセッサエレメントと自プロセッサエ
   レメントとの共有メモリへのアクセスを調停するアービ
   タと、該アービタの調停モードを設定するアービタ調停
   モードレジスタとを備えたことを特徴とする計算機方式
   。 ８、各プロセッサエレメントがメモリを内蔵する形式の
   マルチプロセッサシステムのプロセッサエレメントにお
   いて、 物理的論理的に離れたプロセッサエレメントの管理下に
   あるメモリにアクセスするため、アドレスおよびデータ
   を非同期に送受信できる第１の通信手段と、 物理的論理的に離れた別のプロセッサエレメントから前
   記第１の通信手段と同様の通信手段によつてアクセスさ
   れたとき、そのアクセスアドレスおよびデータを非同期
   に受信し、前記別のプロセッサエレメントに代つて自プ
   ロセッサエレメントが前記アクセスアドレスに対応する
   メモリ領域をアクセスすると共に、リードアクセスの場
   合、前記アクセスアドレスおよびデータを前記別のプロ
   セツサエレメントへ非同期に送り返す第２の通信手段と
   、 を備えたことを特徴とする計算機方式。 ９、マルチプロセッサにおける各プロセッサエレメント
   を１チップに収納してなり、かつ、該１チップに収納し
   たプロセッサエレメントのそれぞれは、請求項５，７，
   および８記載のプロセッサエレメントのすべての構成を
   備えたことを特徴とする計算機方式。 １０、各プロセッサエレメントがメモリを内蔵するマル
   チプロセッサシステムにおいて、各プロセッサエレメン
   ト間をメモリバス結合により階層状または木構造状に接
   続し、上位プロセッサエレメントが次段のプロセッサエ
   レメントを介して次次段の内蔵メモリをハードウェアで
   間接的にアクセスするように構成したことを特徴とする
   計算機方式。