JPH0358163A - 疎結合型マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は疎結合型マルチプロセッサシステムに関し、特
に疎結合型マルチプロセッサシステムを構戊する複数の
プロセッサ間のデータ転送の制御方法に関する。

従来技術 従来、マルチプロセッサシステムにおいて、複数のプロ
セッサにより主記憶を共有する密結合型マルチプロセッ
サシステムではプロセッサ数を増加させると、主記憶バ
スのトラフィックの増大を招き、プロセッサ数を増やし
てもシステム性能はそれほど向上しない。

そこで、システム性能を向上させるために、主記憶を共
有せず、各プロセッサに大容量のローカルメモリを設け
、各プロセッサ間でデータのやりとりを行う疎結合型マ
ルチプロセッサシステムや、Ｉ／Ｏアクセス時にのみ共
有バスを用いる疎結合型マルチプロセッサシステムが考
えられている。

第３図および第４図は疎結合型マルチプロセッサシステ
ムの構戊例を示すブロック図である。第３図に示す疎結
合型マルチプロセッサシステムでは、プロセッサユニッ
ト６−１内のプロセッサ６１−１からのメモリアクセス
の大部分をローカルメモリ６２−ｌに対するものとする
ことによって、他のプロセッサユニット６−２〜６−４
との間を接続するシステムバス１００のバストラフィッ
クを軽減させている。

ここで、他のプロセッサユニット６−２〜６−４もプロ
セッサユニット６−１と同様の構戊であり、プロセッサ
ユニット６−１と同様の制御をすることによってシステ
ムバス１００のバストラフィックを軽減させている。

また、各プロセッサユニット６−１〜６−４間でデータ
のやりとりを行う場合には、各プロセッサユニット６−
１〜６−４はシステムバスｌＯＯに接続されているコモ
ンメモリ７に対してデータの書込みあるいは読出しを行
うことによってデータのやりとりを行う。

第４図において、プロセッサユニット８−１内のローカ
ルメモリ８３−１はアービタ（調停回路）８２−１１’
ｉしてプロセッサ８１−ｌおよびシステムバス１００に
接続され、通常はこのアービタ８２−ｔの調停によりプ
ロセッサ８１−１からのアクセスを受付け、システムバ
スｌＯＯを介して他のプロセッサユニット８−２〜８−
４からのアクセスがある場合にのみローカルメモリ８３
−１をプロセッサ８１−ｌから切離し、システムバス１
００を介して人力されるアクセスを受付けている。

これにより、他のプロセッサユニット８−２〜８−４が
システムバス１００を介して直接ローカルメモリ８３−
ｌをアクセスすることができる。

ここで、他のプロセッサユニット８−２〜８−４もプロ
セッサユニット８−１と同様の溝戊であり、その処理動
作もプロセッサユニット８−１と同様である。

このような従来の疎結合型マルチプロセッサシステムで
は、第３図に示すように構成されてぃる場合、コモンメ
モリ７を介して行うデータ転送において、たとえばプロ
セッサユニット６−１からプロセッサユニット６−２に
データを転送するとき、プロセッサユニット６−１から
コモンメモリ７への書込みと、プロセッサユニット６−
２によるコモンメモリ７からの読出しとを行わねばなら
ず、システムバス１００上で２回のデータ転送が必要と
なるとともに、データ転送時にプロセッサ６１−ｌの処
理が必要となることから、転送時間および転送処理のオ
ーバヘッドが大きくなるという欠点がある。

また、第４図に示すように構戊されている場合、すなわ
ちローカルメモリ８３−ｌをマルチボート化したダイレ
クトアクセス方式では、たとえばプロセッサユニット８
−１内のローカルメモリ８３−１が他のプロセッサユニ
ット８−２〜８−４からシステムバスｌ００を介してア
クセスされている間はプロセッサ８１−ｌからローカル
メモリ８３−１へのアクセスができなくなり、プロセッ
サ８１−１での処理が待たされてしまうためにプロセッ
サユニット８−１の処理性能が低下してしまうという欠
点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、プロセッサの待ち時間を軽減することが
でき、システム全体の処理性能を向上させることができ
る疎結合型マルチプロセッサシステムの提供を目的とす
る。

発明の構或 本発明による疎結合型マルチプロセッサシステムは、各
々システムバスを介して相互に接続された複数のプロセ
ッサからなる疎結合型マルチプロセッサシステムであっ
て、複数の記憶領域からなる記憶手段と、前記複数の記
憶領域各々に対応して設けら．れ、前記記憶領域に対す
る自プロセッサからのアクセスと他のプロセッサからの
アクセスとの競合を調停する調停手段と、前記複数の記
憶領域各々に対応して設けられ、前記調停手段の調停結
果に応じて前記自プロセッサからのアドレスと前記他の
プロセッサからのアドレスとを切替えるアドレス切替え
手段と、前記複数の記憶領域各々に対応して設けられ、
前記調停手段の調停結果に応じて前記自プロセッサに対
するデータと前記池のプロセッサに対するデータとを切
替えるデータ切替え手段とを前記複数のプロセッサ各々
に含むことを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構戊を示すブロック図であ
る。図において、本発明の一実施例によるプロセッサユ
ニット（図示せず）内のローカルメモリはｎ個のメモリ
部（バンク）１−１（ｉ−１．２　・・・・・・　ｎ）
からなり、各メモリ部１−１に対応して夫々アービタ（
調停回路）２−Ｉと、アドレス切替部３−１と、データ
切替部４−１とが設けられている。

アービタ２−１にはシステムバス（図示せず）のバンク
アドレス線１０２およびアクセス要求線１０４ε、プロ
セッサ（図示せず）からのバンクアドレス線１１２とが
接続されており、アービタ２−ｉはこれらの信号線を介
して入力される情報によりメモリ部１−１に対するアク
セスを調停し、その調停結果にしたがってアドレス切替
部３−ｉおよびデータ切替部４−１に切替信号を出力す
る。

アドレス切替部３−１はアービタ２−１からの切替信号
に応じてシステムバスのバンク内アドレス線１０３を介
して入力されるバンク内アドレスと、プロセッサからの
バンク内アドレス線１１３を介して入力されるバンク内
アドレスとを切替え、そのバンク内アドレスをメモリ部
１−１に送出する。

データ切替部４−ｉはアービタ２−ｉからの切替信号に
応じてシステムバスのデータ線１０１のメモリ１　１−
１への接続と、プロセッサからのデータ線ｌ１ｌのメモ
リ部１−１への接続とを切替え、メモリ部１−１はその
切替えられたデータ線を介してデータのやりとりを行う
。

第２図は本発明の一実施例のシステム摺或を示すブロッ
ク図である。図において、プロセッサユニット５−１は
プロセッサ５１−１とローカルメモリ５２−ｌとにより
構威され、ローカルメモリ５２−ｌは第１図に示すよう
な構戊となっている。

プロセッサ５１−ｌはシステムバス１００に接続されて
いるとともに、信号線１１０−１を介してローカルメモ
リ５２−１に接続されている。また、ローカルメモリ５
２−ｌもシステムバスｌ００に接続されている。

よって、プロセッサ５１−１は自ユニット内のローカル
メモリ５２−ｌに対してはシステムバスｌＯロを介する
ことなくアクセスすることができ、他のプロセッサユニ
ット５−２〜５−４内のローカルメモリ（図示せず）に
対してはシステムバスｌ００を介してアクセスすること
ができる。

ここで、他のプロセッサユニット５−２〜５−４もプロ
セッサユニット５−１と同様の構成であり、その処理動
作もプロセッサユニット５−１と同様である。

これら第１図および第２図を用いて本発明の一実施例の
動作について説明する。

プロセッサユニット５−１内のローカルメモリ５２−１
においては、各メモリ部１−１に対するアクセスがアー
ビタ２−１によって夫々独立に調停されており、プロセ
ッサ５１−１から各メモリ部１−Ｉへのアクセスと、シ
ステムバス１００を介して行われる各メモリ部１−１へ
のアクセスとのうち一方がアクセス可能となる。

すなわち、各アービタ２−１はシステムバス１ｏｏのア
クセス要求線１０４を介してアクセス要求が人力され、
システムバス１００のバンクアドレス線１０２を介して
入力されるバンクアドレスが割当てられたバンクアドレ
スに等しく、プロセッサ５１−ｌからメモリ部１−１へ
のアクセスがない場合に、アドレス切替部３−１および
データ切替部４−１が夫々システムバス１００のバンク
内アドレス線１０３およびシステムバスｌ００のデータ
線１０ｌに切替えるように制御する。

また、各アービタ２−１はシステムバス１００のアクセ
ス要求線１０４を介してアクセス要求が人力されないか
、あるいはシステムバス１００のバンクアドレス線１０
２を介して人力されるバンクアドレスが割当てられたバ
ンクアドレスに等しくないときに、プロセッサ５１−１
からのバンクアドレス線１ｌ２を介して入力されるバン
クアドレスが割当てられたバンクアドレスに等しい場合
に、データ切替部４−１がプロセッサ５１−１からのデ
ータ線ｉｌｌに切替えるように制御する。

さらに、各アービタ２−１はシステムバス１００のアク
セス要求線１０４を介してアクセス要求が入力されない
か、あるいはシステムバス１００のバンクアドレス線１
０２を介して入力されるバンクアドレスが割当てられた
バンクアドレスに等しくない場合に、アドレス切替部３
−１がプロセッサ５１−１からのバンク内アドレス線１
１３に切替えるように制御する。

これにより、各メモリ部１−１に対してプロセッサ５１
−１からのアクセスと、システムバスｌ００を介して行
われるアクセスとのうち一方がアクセス可能となる。

また、プロセッサ５１−１からのアクセスと、システム
バスｌ００を介して行われるアクセスとが同時に同一の
メモリ部１−１に対して行われなければ、プロセッサ５
１−１からのアクセスと、システムバスｌ００を介して
行われるアクセスとを夫々同時に実行することが可能と
なる。

このように、ローカルメモリ５２−１を複数のメモリ部
１−１に分割し、各メモリ部１−１毎にアービタ２−１
により自ユニットのプロセッサ５１−ｔからのアクセス
と他のプロセッサユニット５−２〜５−４からのアクセ
スとを調停するようにすることによって、各メモリ部１
−１を夫々プロセッサ５１−ｌまたは他のプロセッサユ
ニット５−２〜５−４からアクセス可能とすることがで
き、そのアクセスが同時に同一のメモリ部１−１に対す
るアクセスでなければ、自ユニットのプロセッサ５１−
１からのアクセスと他のプロセッサユニット５−２〜５
−４からのアクセスとを同時に独立して行わせることが
できる。

よって、ローカルメモリ５２−１が他のプロセッサユニ
ット５−２〜５−４からアクセスされているときでも、
他のプロセッサユニット５−２〜５−４がアクセスして
いるメモリ部とは異なるメモリ部へのアクセスであれば
、自ユニットのプロセッサ５１−１からのアクセスが待
たされることはな《、ブロセッサ５１−ｌの待ち時間を
軽減することができ、これによりシステム全体の処理性
能を向上させることができる。

尚、本発明の一実施例では４つのプロセッサユニット５
−１〜５−４がシステムバス１００を介して接続されて
いる場合について述べたが、プロセッサユニットがいく
つであっても適用できることは明白であり、これに限定
されない。

発明の効果 以上説明したように本発明によれば、複数の記憶領域各
々に対応して、この記憶領域に対する自プロセッサから
のアクセスと他のプロセッサからのアクセスとの競合を
調停する調停回路を設け、この調停回路の調停結果に応
じて自プロセッサから記憶領域へのアクセスと他のプロ
セッサから記憶領域へのアクセスとを切替えるようにす
ることによって、プロセッサの待ち時間を軽減すること
ができ、システム全体の処理性能を向上させることがで
きるという効果がある。

【図面の簡単な説明】

ｔｌ４１図は本発明の一実施例の構戊を示すブロック図
、第２図は本発明の一実施例のシステム構戊を示すブロ
ック図、第３図および第４図は従来例のシステム構或を
示すブロック図である。 主要部分の符号の説明 １−１〜１−ｎ・・・・・・メモリ部 ２−１〜２−ｎ・・・・・・アービタ ３−１〜３−ｎ・・・・・・アドレス切替部４−１〜４
−ｎ・・・・・・データ切替部５−１〜５−４・・・・
・・プロセッサユニット５１−１・・・・・・プロセッ
サ ５２−１・・・・・・ローカルメモリ

Claims (1)

【特許請求の範囲】
1. （１）各々システムバスを介して相互に接続された複数
   のプロセッサからなる疎結合型マルチプロセッサシステ
   ムであって、複数の記憶領域からなる記憶手段と、前記
   複数の記憶領域各々に対応して設けられ、前記記憶領域
   に対する自プロセッサからのアクセスと他のプロセッサ
   からのアクセスとの競合を調停する調停手段と、前記複
   数の記憶領域各々に対応して設けられ、前記調停手段の
   調停結果に応じて前記自プロセッサからのアドレスと前
   記他のプロセッサからのアドレスとを切替えるアドレス
   切替え手段と、前記複数の記憶領域各々に対応して設け
   られ、前記調停手段の調停結果に応じて前記自プロセッ
   サに対するデータと前記他のプロセッサに対するデータ
   とを切替えるデータ切替え手段とを前記複数のプロセッ
   サ各々に含むことを特徴とする疎結合型マルチプロセッ
   サシステム。