JPH0215152Y2 - - Google Patents

Description

【考案の詳細な説明】 （技術分野） 本考案は各従プロセツサの機能をタスクレベル
まで分散させた共有メモリつきマルチプロセツサ
に関するものである。

（従来技術） 従来のこの種の共有メモリを用いた技術として
クロスバースイツチ共有メモリがあるが、このメ
モリはバスの争奪を解決したり、自分に向けられ
ているデータを識別したりする機能がスイツチ行
列によつておこなわれるため必然的に回路の複雑
化を招き、制御に費用がかかり、また物理的にも
大きな構造となつてしまう。また、システムの汎
用性、冗長性を求めているがために、各CPUが
同等の立場をとらざるおえないので、共有メモリ
が多数のプロセツサからアクセスを可能とするた
めには必然的に待ち時間が生じることになる。こ
のようにクロスバースイツチ共有メモリは、問題
向きのマルチマイクロプロセツサシステムには不
向きであるという問題がある。

従来のマルチプロセツサにおいては、各プロセ
ツサが同等の立場にあつたため、複数のプロセツ
サから共有メモリへ同時にアクセスすることが必
然的に生じ、そのため共有メモリへのアクセスは
衝突を避けるために、セマフオ・クロスバースイ
ツチや時分割で使用権を得る等のようにソフト・
ハード共に複雑な制御方式を必要とするという問
題があつた。

（考案の目的） 本考案の目的は、このような問題点を解決し、
制御回路を簡単化し、応答性を良くした共有メモ
リつひマルチプロセツサを提供することにある。

（考案の構成） 本考案の共有メモリつきマルチプロセツサは、
主プロセツサと、この主プロセツサの指令によつ
て動作する従プロセツサと、これら主従プロセツ
サの間のバス入出力をデコードするバス制御回路
と、このバス制御回路の出力によつて前記主プロ
セツサから前記従プロセツサへおよびこの従プロ
セツサから主プロセツサへの各メツセージを一時
保持するレジスタと、前記主および従プロセツサ
の各メモリのうち各機能ごとに分割して共有され
うるメモリ領域からなる共有メモリと、この共有
メモリと前記主あるいは従プロセツサとの接続を
前記バス制御部からの指令によつて切換えるメモ
リスイツチ回路とを含み構成される。

本考案においては、主従型マルチプロセツサを
用いて各従プロセツサの機能をタスク・レベルま
で徹底した分散を図ることにより、同一メモリエ
リア（領域）の共有メモリへアクセスするプロセ
ツサを減らし、原則として主（マスタ）プロセツ
サ（以下「MCPU」と記す）と各機能ごとの従
（スレーブ）プロセツサ（以下「SCPU」と記す）
の２プロセツサのみで動作するようにしている。
この共有メモリのバス争奪の制御を単純化するた
めに、共有メモリへのアクセス用バスは、ハード
ウエア的に主側、従側に切り換えられるように
し、またMCPU，SCPU間の情報のやりとりは共
有メモリを使用せずにメツセージレジスタを介し
て行なえるようにし、またシステムによつては共
有メモリを分割することでメモリ切換えの制御を
単純化をはかれるものとしている。

（実施例） 以下図面により本考案を詳細に説明する。

第１図は本考案の一実施例のブロツク図であ
る。図において、１は主プロセツサ（MCPU）、
３は従プロセツサ（SCPU）、２は主従プロセツ
サ１，３間のバスインターフエースとなりＩ／Ｏ
命令がデコードされるバスコントローラ、４は
MCPU１からSCPU３へのメツセージ（コマン
ド）をラツチする主メツセージレジスタ、５は
SCPU３からMCPU１へのメツセージ（コマン
ド）をラツチする従メツセージレジスタ、７，９
は第１、第２の共有メモリ、６は第１の共有メモ
リ７のMCPU１あるいはSCPU３との接続を切換
えるスイツチ回路（ゲート回路）、８は第２の共
有メモリ９のMCPU１あるいはSCPUとの接続を
切換えるスイツチ回路（ゲート回路）、１０は
ROM，RAMからなる従プロセツサの個有メモ
リ、１１はMCPU１と接続される主バス、１２
はSCPU３と接続されるメモリバスである。

本図では、１個のMCPU１と１個のSCPU３と
からなる主従形を示しているが、SCPU３は複数
（Ｎ個）あるものとする。また、共有メモリ７，
９はMCPU１またはSCPU３からのＩ／Ｏ命令に
従つてハードウエア的に切換えられるものであ
る。すなわち、スイツチ回路６，８がMCPU１
側になつている時は、SCPU３側からのアクセス
がハードウエア的に不可能となる。但し、現在ど
ちらの側の回路が生きているかはMCPU１，
SCPU３共に知ることができるようになつている
ものとする。なお、これらの制御用回路は、全て
SCPUモジユール内で構成される。

第２図は第１図のメモリの構成を示すメモリ配
置図である。本実施例において、MCPU１のメ
モリは、固有メモリ２１，２３と、ｎ個のSCPU
と共有されうるメモリ領域２２とからなり、ｎ個
のSCPUのメモリは、各SCPUのｎ個の固有メモ
リ４１，４３，４５と、共有されうるｎ個のメモ
リ領域４２，４４，４６とからなるが、共有され
うるメモリが、それぞれ取出されて、これら
MCPUとSCPUとの間に設けられる。すなわち、
MCPUの共有されうるメモリ領域２２と、ｎ個
のSCPUのメモリ領域４２，４４，４６とが、ｎ
個の共有メモリ３１，３２，３３となつて設けら
れたものである。

本実施例において、インテリジエント化した通
信モジユールをSCPU３とし、第１の共有メモリ
７を送信バツフア、第２の共有メモリ９を受信バ
ツフアとしたシステムに適用する場合の説明をす
る。

まず、データを送信する場合は、共有メモリ７
の切換スイツチ６がMCPU１側になつているこ
とを確認して、送信バツフア（共有メモリ７）へ
伝送のデータをセツトする。この間主メツセージ
レジスタ４へ「データセツト中」のメツセージを
書き込んで置く。データがセツトされたら「デー
タレデイ」のメツセージを主メツセージレジスタ
４へ出力し、切換スイツチ６をSCPU３側へ切換
える。SCPU３側は、「データレデイ」のメツセ
ージを受け取ると、切換スイツチ６がSCPU３側
へ切り換わつていることを確認して送信動作へ入
るようにする。

次に、データを受信する場合は、SCPU３側で
データを受信終了した時点で従メツセージレジス
タ５へ「レシーブエンド」のメツセージを出力
し、切換スイツチ８をMCPU１側へ切換える。
このMCPU１側では、切換スイツチ８がMCPU
側となつていることを確認してデータ処理を行
う。このデータの処理が終了したら「データ処理
エンド」を主メツセージレジスタ４へ出力する。
但し、この場合送信用のメツセージとはバイトご
とに区別されており、この出力によつて送信用の
メツセージが消去されないものとする。また、
SCPU３側では、「データ処理エンド」のメツセ
ージを受けると、切換スイツチ８をSCPU３側へ
切り換えて受信待ちとなる。また、MCPU１で
データ処理中に受信要求がおこるシステムにおい
ては、受信バツフアをいくつかのブロツクに分け
て切換えを行なうようにする。

（考案の効果） 以上説明したように、本考案によれば、マルチ
プロセツサシステムの汎用性、冗長性をなくすこ
とにより、制御回路の複雑さを軽減し、また
SCPUのもつ機能をタスクレベルまで分散させる
ことにより、応答性を良くすることが可能とな
る。

【図面の簡単な説明】

第１図は本考案の一実施例のブロツク図、第２
図は第１図における主従プロセツサのメモリ配置
図である。 図において、１……主プロセツサ、２……バス
コントローラ、３……従プロセツサ、４……主メ
ツセージレジスタ、５……従メツセージレジス
タ、６，８……（メモリ）スイツチ回路、７，９
……共有メモリ、１０……固有メモリ、１１……
主バス、１２……メモリバス、である。

Claims (1)

【実用新案登録請求の範囲】
1. 主プロセツサと、この主プロセツサの指令によ
   つて動作する従プロセツサと、これら主従プロセ
   ツサの間のバス入出力をデコードするバス制御回
   路と、このバス制御回路の出力によつて前記主プ
   ロセツサから前記従プロセツサへおよびこの従プ
   ロセツサから主プロセツサへの各メツセージを一
   時保持するレジスタと、前記主および従プロセツ
   サの各メモリのうち各機能ごとに分割して共有さ
   れうるメモリ領域からなる共有メモリと、この共
   有メモリと前記主あるいは従プロセツサとの接続
   を前記バス制御部からの指令によつて切換えるメ
   モリスイツチ回路とを含む共有メモリつきマルチ
   プロセツサ。