JPS61294572A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS61294572A JPS61294572A JP13559585A JP13559585A JPS61294572A JP S61294572 A JPS61294572 A JP S61294572A JP 13559585 A JP13559585 A JP 13559585A JP 13559585 A JP13559585 A JP 13559585A JP S61294572 A JPS61294572 A JP S61294572A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- memory
- processor
- individual
- processors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は２つ以上のプロセッサが存在するマルチプロセ
ッサにおけるメモリアクセス方式に関する。
ッサにおけるメモリアクセス方式に関する。
従来、マルチプロセッサシステムにおいテハ、個別メモ
リ以外へメモリアクセスするために共有メモリ空間内の
共通バスに共通メモリを配置し、共通バスに関する競合
を調停した後で共通メモリにアクセスしている。また、
プロセッサ間通信を行う場合は、共通バスに関する競合
を調停した後、共通メモリにアクセスするようＫしてい
る。
リ以外へメモリアクセスするために共有メモリ空間内の
共通バスに共通メモリを配置し、共通バスに関する競合
を調停した後で共通メモリにアクセスしている。また、
プロセッサ間通信を行う場合は、共通バスに関する競合
を調停した後、共通メモリにアクセスするようＫしてい
る。
このような従来のマルチプロセッサシステムにおいては
、成るプロセッサが共通バスに配置された共通メモリに
アクセスしている間は、他のプロセッサは共通バスに配
置されている人出方機器および通信回線等にアクセスす
ることができない。
、成るプロセッサが共通バスに配置された共通メモリに
アクセスしている間は、他のプロセッサは共通バスに配
置されている人出方機器および通信回線等にアクセスす
ることができない。
本発明は、個々に個別バスおよび個別メモリを所有する
プロセッサが少なくとも２つ存在するマルチプロセッサ
システムにおいて、前記プロセッサのメモリ空間の一部
を共有する共通バスと、前記共通バスおよび前記個別バ
スによるアクセス競合を調停する競合回路と、前記共通
バスおよび前記個別バスによシアクセスされるポートメ
モリとから構成され、前記個別バスを経由して前記個別
メモリにアクセスする前記プロセッサと前記、共通バス
を経由して前記ポートメモリにアクセスする前記プロセ
ッサとが同時動作可能であり、かつ前記ポートメモリを
経由してプロセッサ間通信を行なうことを特徴とする。
プロセッサが少なくとも２つ存在するマルチプロセッサ
システムにおいて、前記プロセッサのメモリ空間の一部
を共有する共通バスと、前記共通バスおよび前記個別バ
スによるアクセス競合を調停する競合回路と、前記共通
バスおよび前記個別バスによシアクセスされるポートメ
モリとから構成され、前記個別バスを経由して前記個別
メモリにアクセスする前記プロセッサと前記、共通バス
を経由して前記ポートメモリにアクセスする前記プロセ
ッサとが同時動作可能であり、かつ前記ポートメモリを
経由してプロセッサ間通信を行なうことを特徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
本発明の一実施例を示す図を参照すると、ホストプロセ
ッサ１とこのホストプロセッサ１０個別メモリ２とは個
別バス１００によシ接続され、また個別バス１００と共
通バス３００とはホストプロセッサ１のバスインタフェ
ース５により接続される。スレーブプロセッサ３とこの
スレーブプロセッサ３の個別メモリ４とはスレーブプロ
セッサ３の個別バス２００によυ接続され、また個別バ
ス２００と共通バス３００とはスレーブプロセッサ３の
バスインタフェース６によシ接続される。
ッサ１とこのホストプロセッサ１０個別メモリ２とは個
別バス１００によシ接続され、また個別バス１００と共
通バス３００とはホストプロセッサ１のバスインタフェ
ース５により接続される。スレーブプロセッサ３とこの
スレーブプロセッサ３の個別メモリ４とはスレーブプロ
セッサ３の個別バス２００によυ接続され、また個別バ
ス２００と共通バス３００とはスレーブプロセッサ３の
バスインタフェース６によシ接続される。
競合回路７は個別バス２００と共通バス３００とに接続
され、ホストプロセッサ１によるポートメモリ８に対す
るアクセス要求とスレーブプロセッサ３によるポートメ
モリ８に対するアクセス要求との調停を行う。共通メモ
リ９．入出力機器１０゜および通信回線１１は共通バス
３００に接続される。
され、ホストプロセッサ１によるポートメモリ８に対す
るアクセス要求とスレーブプロセッサ３によるポートメ
モリ８に対するアクセス要求との調停を行う。共通メモ
リ９．入出力機器１０゜および通信回線１１は共通バス
３００に接続される。
このように構成されるマルチプロセッサにおいて、ホス
トプロセッサ１とスレーブプロセッサ３との間の通信を
行う場合、 （１）ａ信内容のデータが共通メモリ９を
介して送受される、また、（２）通信内容のデータがポ
ートメモリ８を介して送受されることがある。上記（１
）の場合はスレーブプロセッサ３が共通メモリ９にアク
セスしている間ホストプロセッサ１は共通メモリ９にア
クセスすることができないだけではなく、入出力機器ｌ
Ｏおよび通信回線１１に対してもアクセスできない。一
方、上記（２）の場合はスレーブプロセッサ３がポート
メモリ８にアクセスしている間であっても、ホストプロ
セッサ１は入出力機器１０および通信回［１１に対して
アクセスすることができる。また、ホストプロセッサ１
がポートメモリ８にアクセスしている間であっても、ス
レーブプロセッサ３は個別メモリ４にアクセスできる。
トプロセッサ１とスレーブプロセッサ３との間の通信を
行う場合、 （１）ａ信内容のデータが共通メモリ９を
介して送受される、また、（２）通信内容のデータがポ
ートメモリ８を介して送受されることがある。上記（１
）の場合はスレーブプロセッサ３が共通メモリ９にアク
セスしている間ホストプロセッサ１は共通メモリ９にア
クセスすることができないだけではなく、入出力機器ｌ
Ｏおよび通信回線１１に対してもアクセスできない。一
方、上記（２）の場合はスレーブプロセッサ３がポート
メモリ８にアクセスしている間であっても、ホストプロ
セッサ１は入出力機器１０および通信回［１１に対して
アクセスすることができる。また、ホストプロセッサ１
がポートメモリ８にアクセスしている間であっても、ス
レーブプロセッサ３は個別メモリ４にアクセスできる。
上述のことは図中一点鎖線で示されるスレーブプロセッ
ササブシステムが複数存在するマルチプロセッサシステ
ムにおいても同様である。
ササブシステムが複数存在するマルチプロセッサシステ
ムにおいても同様である。
以上説明したように本発明によれば、各々のプロセッサ
のメモリ空間の一部を共有する共通バスと、この共通バ
スと個別バスとＫよるアクセス競合を調停する競合回路
と、共通バスと個別バスとによりアクセスされるポート
メモリとを備えることにより、個別バスを経由して個別
メモリにアクセスするプロセッサの動作と共通バスを経
由してポートメモリにアクセスするプロセッサの動作と
を同時に行なわせてポートメモリ経由でプロセッサ間通
信を可能とする。
のメモリ空間の一部を共有する共通バスと、この共通バ
スと個別バスとＫよるアクセス競合を調停する競合回路
と、共通バスと個別バスとによりアクセスされるポート
メモリとを備えることにより、個別バスを経由して個別
メモリにアクセスするプロセッサの動作と共通バスを経
由してポートメモリにアクセスするプロセッサの動作と
を同時に行なわせてポートメモリ経由でプロセッサ間通
信を可能とする。
図は本発明の一実施例を示す構成図である。
Claims (1)
- 個々に個別バスおよび個別メモリを所有するプロセッサ
が少なくとも２つ存在するマルチプロセッサシステムに
おいて、前記プロセッサのメモリ空間の一部を共有する
共通バスと、前記共通バスおよび前記個別バスによるア
クセス競合を調停する競合回路と、前記共通バスおよび
前記個別バスによりアクセスされるポートメモリとから
構成され、前記個別バスを経由して前記個別メモリにア
クセスする前記プロセッサと前記共通バスを経由して前
記ポートメモリにアクセスする前記プロセッサとが同時
動作可能であり、かつ前記ポートメモリを経由してプロ
セッサ間通信を行なうことを特徴とするマルチプロセッ
サシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13559585A JPS61294572A (ja) | 1985-06-21 | 1985-06-21 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13559585A JPS61294572A (ja) | 1985-06-21 | 1985-06-21 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61294572A true JPS61294572A (ja) | 1986-12-25 |
Family
ID=15155491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13559585A Pending JPS61294572A (ja) | 1985-06-21 | 1985-06-21 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61294572A (ja) |
-
1985
- 1985-06-21 JP JP13559585A patent/JPS61294572A/ja active Pending
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