JPH03176754A

JPH03176754A - マルチプロセッサシステム

Info

Publication number: JPH03176754A
Application number: JP31543489A
Authority: JP
Inventors: Satoshi Mizuno; 聡水野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-12-06
Filing date: 1989-12-06
Publication date: 1991-07-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、バスで結合された共有メモリ型のマルチプロ
セッサシステムに係り、特に複数のバスにより複数のプ
ロセッサとメモリモジュールを結合したマルチプロセッ
サシステムに関する。

（従来の技術）従来、バス結合共有メモリ型マルチプロセッサシステム
のプロセッサ、バス、共有メモリは、一般に第４図に示
すように接続されている。この図に示すように、並列に
配置された複数（図では３つ）のプロセッサ１０，１１
．１２と、それに対応するバス◆インターフェース２０
．２１．２２とで各プロセッサモジュール３０．３１．
３２が構成されている。そして、各プロセッサ１０゜１
１．１２は、各バス・インターフェースを介して共有の
単一のバス４０に接続され、更に、バス４０は共有メモ
リ（メモリモジュール）５０に接続されており、各プロ
セッサ１０，１１．１２は、それぞれバス４０を通して
共有メモリ５０にアクセスする。

また、各プロセッサ１０，１１．１２から同時にバスア
クセス要求があると、バス４０成るいは各バス・インタ
ーフェース２０．２１．２２にあるバスアービタと呼ば
れる調停回路（不図示）が、なんらかの優先順位に基づ
いて調停を行い、いずれか１つのプロセッサ１０，１１
．１２のバスアクセス要求だけを受は付けるようにして
いた。

しかしながら、このようなバスの接続方式や調停方式で
は、各プロセッサ１０，１１．１２のバスアクセス要求
が多く、バス４０の使用頻度が高い場合、バスアクセス
権を取れなかったいずれかのプロセッサ１０，１１．１
２はバスアクセス権が取れるまで待たされるので、プロ
セッサ１０゜１１．１２の稼働率が下がり、システム全
体の性能が低下する。

このため、最近では第５図式るいは第６図に示すように
、各プロセッサ１０，１１．１２とバス・インターフェ
ース２０，２１．２２間にそれぞれキャッシュ・メモリ
６０，６１．６２を入れたり、成るいは複数（図では３
つ）のバス４０．４１．４２に、それぞれバス・インタ
ーフェース２０．２１．２２．２３を介してプロセッサ
１０゜１１．１２．１３と、メモリモジュール５０．５
１．５２を接続する方法が提案されている。

即ち、第５図に示したマルチプロセッサシステムでは、
各プロセッサ１０．１１．１２が共有メモリ５０の中の
特定の番地を一回アクセスすると、そのデータを各バス
・インターフェース２０，２１．２２を通して各キャッ
シュ・メモリ６０，６１．６２に持ってきた後に読み取
る。そして、その時のデータを各プロセッサ１０，１１
．１２が一回使用した後に再びそのデータを使いたい時
は、バス４０にアクセスすることなく各キャッシュ・メ
モリ６０，６１．６２から読み出すことができるので、
バス４０へのアクセスを減らすことができる。尚、キャ
ッシュ・メモリ６０，６１．６２は、一般にそれに対応
する他のプロセッサ１１゜１２．１３のキャッシュ・メ
モリ６０，６１．６２とデータの整合性を自動的に保つ
ような機能を備えている。

また、第６図に示したマルチプロセッサシステムでは、
各バス・インターフェース２０，２１゜２２．２３は各
プロセッサ１０，１１，１２．１３からのメモリアクセ
ス要求を受は取ると、先ず、各バス４０．４１．４２の
中からその時に使われていないものを遣択して、そのバ
ス４０又は４１又は４２に対してバスアクセス要求を出
す。この時、他のプロセッサ１０又は１１又は１２又は
１３からも同時に、このバス４０又は４１又は４２に対
してバスアクセス要求がでる場合もあるので、調停回路
（不図示）が調停を行って、バス使用権を与える１つの
プロセッサ１０又は１１又は１２又は１３を決める。ま
た、バス使用権を得ると、そのバス４０又は４１又は４
２を介してそれに対応したメモリモジュール５０又は５
１又は５２にアクセスしようとして、衝突が起きる場合
があるので、メモリアクセス時にも調停を行う。このよ
うに、複数（図では３つ）のバス４０，４１．４２によ
り各プロセッサ１０，１１．１２．１３からのバスアク
セス要求を分散させることができるので、単一のバス構
成に比べてより高いバス性能を得ることが可能となる。

しかしながら、第５図に示したマルチプロセッサシステ
ムにおいて、キャッシュメモリ６０，６１６２にないデ
ータをアクセスしようとした場合などは、やはりバス４
０へのアクセスになるので、この場合もバス４０の競合
がシステム全体に与える影響は無視できなくなる。一般
に、単一バスのシステムでは、プロセッサの台数は多く
てもせいぜい３２台前後が限度とされており、これ以上
プロセッサの台数を増やしてもバス競合のために、シス
テム全体の性能向上は望めない。

一方、第６図に示したマルチプロセッサのように、複数
（図では３つ）のバス４０，４１．４２を使用する場合
は、バス獲得とメモリアクセス時に調停が必要なことか
ら、プロセッサ１０，１１゜１２．１３がメモリモジュ
ール５０，５１．５２にアクセスするのに要する時間が
その分だけ大きくなり、調停のための回路も複雑になる
。また、複数（図では３つ）のバス４０，４１．４２が
、各プロセッサ１０，１１，１２．１３とメモリモジュ
ール５０．５１．５２に接続されているので、例えばキ
ャッシュ・メモリを各プロセッサ１０．１１．１２．１
３とバス４０，４１．４２の間に入れる場合には、各プ
ロセッサ１０．１１，１２゜１３のキャッシュ・メモリ
間でデータの整合性を保つために、全てのバス４０，４
１．４２を監視しなければならず、回路が複雑になる。

（発明が解決しようとする課題）前記したように、従来のバス結合共有メモリ型のマルチ
プロセッサシステムでは、単一のバス構成の場合、バス
競合が高い頻度で起こるため、バスに接続できるプロセ
ッサの台数には実用上の限界があった。また、複数のバ
ス構成の場合では、バス調停に時間がかかると共に調停
のための回路が複雑になり、また、キャッシュ・メモリ
を用いるとその制御が複雑になる等の問題点があった。

本発明は上記した課９題を解決する目的でなされ、回路
を複雑にすることなく、且つバス競合が少なくて効率の
よい並列処理を行うことができるマルチプロセッサシス
テムを提供しようとするものである。

［発明の構成］（課題を解決するための手段）前記した課題を解決するために本発明は、複数のプロセ
ッサと、それぞれ異なる連続したアドレス領域を割り当
てられた複数のメモリモジュールと、前記複数のプロセ
ッサをそれぞれ接続すると共に、前記複数のメモリモジ
ュールのうちいずれか１つのメモリモジュールをそれぞ
れ接続し、それぞれ独立にバス調停を行う複数のバスと
を有することを特徴とする。

（作用）本発明によれば、それぞれ独立にバス調停を行う複数の
バスを用いて、各メモリモジュールをそれぞれ各プロセ
ッサに接続することにより、複数のバスに各プロセッサ
からのバス要求が分散されてバス競合が少なくなり、メ
モリアクセスに要する時間を短縮できる。

（実施例）以下、本発明を図示の実施例に基づいて詳細に説明する
。

第１図は、本発明に係るマルチプロセッサを示す概略構
成図である。この図に示すように、本発明に係るマルチ
プロセッサは、並列に配置された複数（図では３台）の
プロセッサ１００，１０１゜１０２とそれに対応するバ
ス・インターフェース２００．２０１，２０２とから成
る各ブロセ・ソサモジュール３００，３０１，３０２と
、複数（図では４本）のバス４００，４０１，４０２，
４０３と、複数（図では４台）のメモリモジュール５０
０．５０１．５０２，５０３及び端末７００とハードデ
ィスク８００が接続される人出力モジュル９００から構
成されている。

各メモリモジュール５００，５０１，５０２゜５０３は
、それぞれ例えば４Ｍバイトの容量があって、連続した
異なる領域（ＭＩ、Ｍ２　、Ｍ３　。

Ｍ４）のアドレス範囲を持っており（第２図参照）それ
ぞれ異なるバス４００，４０１，４０２゜４０３に接続
されている。

本発明のマルチプロセッサは上記のように構成されてお
り、各バス・インターフェース２００゜２０１．２０２
は、それに対応した各プロセ・ンサ１００．１０１，１
０２のメモリアクセス要求を受けると、そのアドレスの
メモリモジュール５００．５０１，５０２，５０３が接
続されているバス４００又は４０１又は４０２又は４０
３に対してバスアクセス要求を出す。例えば、プロセッ
サ１００がアドレス９ＦＦＦＯＯのメモリモジュール５
０２の内容を読取る時には、プロセッサモジュール３０
０のバス・インターフェース２００は、バス４０２にバ
スアクセス要求を出す。この時、バス４０２は、他のプ
ロセッサ１０１又は１０２からも同時にバスアクセス要
求が出されていた場合には調停を行い、バスアクセス権
を与える１つのプロセッサ１００又は１０１又は１０２
を選ぶ。

そして、他のプロセッサ１０１又は１０２からのバスア
クセス要求がでていない場合には、プロセッサ１００に
バス使用権が与えられるので、メモリモジュール５０２
の内容を読み取ることができる。

このように、たとえ各プロセッサ１００，１０１．１０
２から同時にメモリアクセス要求が出されてもアクセス
する各メモリモジュール５００５０１．５０２，５０３
のアドレスにより、使用するバス４００，４０１，４０
２，４０３が異なる場合には、バス競合が起こらず効率
のよい並列処理を行うことができる。

また、各プロセッサ１００，１０１，１０２がアクセス
するデータの配置について考慮スルト、更にシステムの
性能を上げることができる。例えば、オペレーティング
システム（Ｏ３）のカーネルのコード及びデータをメモ
リモジュール５００に置き、プロセッサ１００，１０１
．１０２で実行するユーザプロセスのコード及びデータ
を、それぞれメモリモジュール５０１，５０２．５０３
に配置する。これにより、各プロセッサ１００゜１０］
、、１０２がユーザプロセスを実行する時には、それぞ
れ異なるバス４０１又は４０２又は４０３を使って各メ
モリモジュール５０１，５０２゜５０３にアクセスする
ので、バス競合がなく、効率よく各プロセッサ１００，
１０１，１０２が動作することができる。尚、各プロセ
ッサ１００゜１０１．１０２から１つのメモリモジュー
ル（例えばメモリモジュール５００）にアクセスが集中
しても、それらは単一バスの場合と全く同じように調停
されて処理されるので、全体として単一バス構成より劣
ることはない。

第３図は、本発明の他の実施例に係るマルチプロセッサ
システムを示す概略図である。本例では、各バス・イン
ターフェース２００，２０１，２０２とバス４００，４
０１，４０２．４０３との間に、それぞれキャッシュ・
メモリ６００〜６１１を接続した構成であり、同一のバ
ス、例えばバス４０２に接続されるキャッシュ・メモリ
６０１゜６０５．６０９間ではデータの整合性を保つよ
うに制御される。他の構成は前記実施例と同様である。

また、前記実施例において、プロセッサの台数が増えた
場合でも、平均して各メモリモジュールにプロセッサを
割り当てることで対応することができる。例えば、プロ
セッサの台数が１２台になった場合においては、メモリ
モジュール５００゜５０１．５０２，５０３にそれぞれ
プロセッサを４台ずつ割り当てればよい。

また、前記実施例では、各バス４００，４０１゜４０２
．４０３でそれぞれ別々にバス調停を行うので、バス調
停回路（不図示）も各バス４００゜４０１　４０２．４
０３で独立していてよい。また、各バス４００，４０１
，４０２，４０３に接続される各メモリモジュール５０
０，５０１，５０２．５０３は、各メモリモジュール５
００，５０１．５０２，５０３内でアドレスが連続して
いるので、必要に応じてバスとメモリモジュールの数を
容易に増やすことができ、拡張性に富んだシステムをＩ
ｊＩ或することが可能である。更に、各バス４００，４
０１，４０２，４０３は、機能的に通常の単一バスと同
じでよいので、従来の汎用のバスを使用することができ
、容易にシステムを構築することが可能である。

［発明の効果］以上、実施例に基づいて具体的に説明したように本発明
によれば、それぞれ独立にバス調停を行う複数のバスを
用いて、各メモリモジュールをそれぞれ各プロセッサに
接続することにより、複数のバスに各プロセッサからの
バス要求が分散され、効率のよい並列処理を行うことが
できるマルチプロセッサシステムを、バス調停回路等の
回路を複雑にすることなく容易に実現することができる
。

【図面の簡単な説明】

第１図は、本発明に係るマルチプロセッサシステムを示
す概略構成図、第２図は、メモリモジュールのアドレス
範囲を示す図、第３図は、本発明の他の実施例に係るマ
ルチプロセッサシステムを示す概略構成図、第４図、第
５図、及び第６図は、それぞれ従来のマルチプロセッサ
システムを示す概略構成図である。１００．１０１，１０２・・・プロセッサ２００．２０
１．２０２・・・バス・インターフェース３００．３０１．３０２・・・プロセッサモジュール４
００．４０１，４０２，４０３・・・バス５００．５０
１，５０２，５０３・・・メモリモジュール６００〜６１１・・・キャッシュ・メモリ９００・・・人出カモジュール

Claims

【特許請求の範囲】

複数のプロセッサと、それぞれ異なる連続したアドレス
領域を割り当てられた複数のメモリモジュールと、前記
複数のプロセッサをそれぞれ接続すると共に、前記複数
のメモリモジュールのうちいずれか１つのメモリモジュ
ールをそれぞれ接続し、それぞれ独立にバス調停を行う
複数のバスとを有することを特徴とするマルチプロセッ
サシステム。